CN114629507B

CN114629507B - 一种Turbo和LDPC码速率匹配和交织器共享存储设计方法

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Publication number: CN114629507B
Application number: CN202210088999.4A
Authority: CN
Inventors: 胡祝华; 霍科佳; 刘大可
Original assignee: Hainan University
Current assignee: Hainan University
Priority date: 2022-01-25
Filing date: 2022-01-25
Publication date: 2023-08-04
Anticipated expiration: 2042-01-25
Also published as: CN114629507A

Abstract

本发明提供了一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法：步骤1、输入数据流，并判断其交织类型；步骤2、对于步骤1中输入的数据进行预计算，同时确定交织器容量大小；步骤3、将数据流输入数据置换网络中，并进行相应的行列变换或者移位处理，利用地址生成单元根据地址映射公式生成写地址；根据使能信号和控制信号生成读地址；步骤4、将步骤3处理后数据根据写地址写入数据存储器中；步骤5、从数据存储器中根据读地址输出数据。利用本发明方法能够将两种编码的交织器功能集中在单一的体系结构中共享实现。不同标准的切换为基带处理器提供了新的选择，在一定程度上提高了整个系统的灵活性，解决了传统方法中多个传输标准分别实现多个交织器，造成硅成本极剧增加的问题。

Description

一种Turbo和LDPC码速率匹配和交织器共享存储设计方法

技术领域

本发明涉及通信和信息处理领域，具体说，涉及一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法。

背景技术

在无线传输过程中，通信链路由于信道特性的制约以及噪声等引起的传输错误，编码产生的码流会有成片的错误比特，导致接收端接收的数据无法通过纠错手段恢复出信源信号。为了尽可能降低连续错误带来的解码问题，在实际应用中通常将差错控制技术和交织器结合使用。首先，利用差错控制编码将包含数据比特的信息块转换为更长的编码块，用于信道传输。随后，交织器将编码块的比特顺序打乱输出。差错控制用于消除随机差错，而交织器用于打散编码后的比特序列。这样可以消除相邻比特的联系，将成块的错误比特分散，以最小化传输过程中突发噪声等因素带来的影响。

为了提高传输的可靠性，交织器在通信链路中必不可少。事实上交织器的实现消耗大量硅。对于多个标准分别实现多个交织器，会极大地造成硅成本的增加。因此设计一套可共享的硬件模块，将不同标准的交织结构融合，减少门电路，实现标准间切换，具有重要的意义。

对于块交织来说，传统的解决方案是使用两个RAM存储器,一个顺序存储，另一个使用不同的寻址方案进行读取。在已有的交织算法中，已经实现了不同标准下的码内交织、信道交织。此外,某些存在的解决方案也融合了不同类别的交织器在一个模块中，在必要情况下引入了并行处理单元。然而,在该领域的研究中,还没有一个可用于4G和5G下行信道通信链路，同时实现这两种标准的硬件共享交织模块。在考虑4G和5G共享存储交织模块实现时，交织算法的不同，行列地址的生成以及时钟的延迟等带来了巨大的挑战。

发明内容

本发明的目的是一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法，对Turbo码任意码长情况下提出寻址公式，对LDPC码在不同调制阶数下提出相应交织算法，做出与之对应的地址变换。同时本发明方法设计的地址生成单元和存储模块使编码后的Turbo码和速率匹配后的LDPC码使用相同硬件分别实现交织功能，解决了传统方法中多个传输标准分别实现多个交织器，造成硅成本极剧增加的问题。

1.本发明的技术方案提供了一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法，包括以下步骤：

步骤1、输入数据流，并判断其交织类型；

步骤2、对于步骤1中输入的数据进行预计算，同时确定交织器容量大小；

步骤3、将数据流输入数据置换网络中，并进行相应的行列置换或者移位处理，然后利用地址生成单元根据地址映射公式产生写地址，根据控制信号和使能信号生成读地址；

步骤4、将步骤3处理后数据根据写地址写入数据存储器中；

步骤5、从数据存储器中根据读地址输出数据。

2.进一步地，所述步骤2中对数据的预计算包括：若是Turbo码，则确定其填充比特数ND与块交织器行数RTC；若是LDPC码，则在速率匹配后输出比特流E并确定其调制阶数Qm。

3.进一步地，所述步骤2中交织器硬件模块包括：控制系统和存储系统，控制系统包括程序存储器(PM)，指令解码器(ID)，存储系统包括地址生成单元(AGU),数据置换网络(DPN)，数据存储器(DM)。

4.进一步地，所述步骤3中Turbo码地址映射公式由以下方式实现：

对于任意码长的Turbo码，每个比特的输入索引与输出索引对应关系如下：子块0：

子块1：

子块2：

其中，所述i为比特流进入块交织器时索引，所述j为块交织后进入比特收集区的索引，所述ND与RTC的含义同本发明内容3所述。

5、进一步地，所述步骤3中LPDC码地址映射公式由以下方式实现：

对于任意码长的LPDC码，当E/32不是整数时，填充最少比特使之被32整除。

当调制阶数为1(即行数为1)时，将E个比特分为若干组，每组32比特，依次写入数据存储器中，顺序读出。当调制阶数为2时，将编码后的序列进行位置变换。位置对应关系如下，其中t是位置置换后的比特序列。

当调制阶数为4时，位置对应关系如下。

当调制阶数为8时，位置对应关系如下。

其中，所述E与Qm的含义同本发明内容3所述，所述i与j的含义同本发明内容4所述，j为整数且j∈[0,31]，i为整数且

本发明的有益效果是：

(1)本发明将Turbo码与LDPC码的交织公式进行改进，提出一个共享存储交织方法用于实现Turbo码和LDPC码信道交织，将两种编码的交织器功能集中在单一的体系结构中共享实现，节约了硅成本。不同标准的切换为基带处理器提供了新的选择，在一定程度上提高了整个系统的灵活性。

附图说明

图1是本发明一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法的摘要附图；

图2是本发明实施例中共享存储模块硬件架构；

图3是本发明实施例中共享存储模块硬件电路；

图4是本发明实施例中共享存储模块指令格式；

图5是本发明实施例中Turbo码删除null比特寻址实现流程；

图6是本发明实施例中Turbo码与LDPC码整合的寻址方案；

图7是本发明实施例中LDPC码比特交织前地址映射算法实现.；

图8是本发明实施例中Turbo码功能仿真结果；

图9是本发明实施例中LDPC码功能仿真结果；

图10是本发明实施例中生成的版图及参数；

具体实施方式

以下将结合实施例和图1-10对本发明的构思、具体步骤及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、特征和效果。显然，所描述的实施例只是本发明的一部分实施例，而不是全部实施例，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。

本发明实施例参考了3GPP TS 36.212(3GPP TS 36.212.V15.4.0(2018-12),Multiplexing and channel coding)、3GPP TS 38.212(3GPP TS 38.212.V15.4.0(2018-12),Multiplexing and channel coding)与《5G无线系统设计与国际标准》(《5G无线系统设计与国际标准》[J].电信技术,2019(10):2)，对下行链路中Turbo码与LDPC码的速率匹配过程进行研究，得到块交织地址寻址公式，提出共享存储设计方法，实现了在4G和5G下行信道通信链路中同时实现这两种标准的硬件共享交织模块。

该方法包括以下步骤：

步骤1、输入数据流，并判断其交织类型；

步骤2、对于步骤1中输入的数据进行预计算，同时确定交织器容量大小。

若是Turbo码，则确定其填充比特数与其交织器的行数，若是LDPC码，则在速率匹配后输出比特流并确定其调制阶数，同时确定其共享存储硬件模块容量大小。

在预计算阶段，对于输入的已知码长的Turbo码，在后续输入交织器时列数固定为32。当比特流长度不是32整数倍时，在比特首段添加ND个NULL比特以使比特流填满一整行。在确定ND值和块交织器行数RTC后，根据块交织器行数RTC和列数32两个参数，即可以确定块交织器大小。

对于输入的LDPC码，物理层在接收到MAC层的一个传输块后，首先添加16或24比特的CRC，其次，如果该码块包含的比特数超过一定值，进行码块分割。分割后的码块各自添加CRC，每个码块独立编码，进行速率匹配，LDPC码通过循环缓存实现速率匹配。根据3GPP TS38.212规定，编码后的比特放入环形循环缓冲区中，进行比特选择，比特选择的起点和冗余版本号rvid相关(rvid＝0,1,2,3)，在传输时根据冗余版本从环形缓存器中顺序读取，最终输出长度为E的比特流。同时根据《5G无线系统设计与国际标准》，得到交织器的行数R，R为调制阶数(对于QAM，调制阶数是2，对于16QAM，调制阶数为4，对于256QAM，调制阶数是8)。

根据输入数据大小，按照最大数据设计硬件。对于Turbo码，每个码块大小是6144比特。本发明实施例将3路比特流在一个硬件模块上完成交织，最大数据是6144×3＝18432比特。块交织器列数是32，一行写入32bit，最多写入存储器576行。对于LDPC码，编码长度为N，其中N＝66Z(BG1)或50Z(BG2)，扩展因子Z最大值是384，因此编码最大长度为66×384＝25344。比特交织在信道编码之后，按编码最大长度设计存储。为了将Turbo码的块交织和LDPC码比特交织通过一套地址计算单元和存储单元实现，存储模块设为800×32大小SRAM。该SRAM块有800个地址，每个地址可以存取32bits。

如图2所示，硬件模块包括控制逻辑和存储系统，控制系统包括程序存储器(PM)，指令解码器(ID)，存储系统包括地址生成单元(AGU),数据置换网络(DPN)，数据存储器(DM)。

如图3所示，本发明实施例所设计的硬件主要有地址生成模块、数据处理模块和数据存储模块。地址生成模块可根据不同控制信号生成读地址和写地址。数据写入时，地址生成模块产生的地址分别给数据处理模块和存储模块，前者用于实现行列置换，存储模块按照地址存储处理后的比特；数据读取，根据控制信号，地址生成单元产生不同读地址，从存储模块中读出对应的数据。

步骤3、将数据流输入数据置换网络中，利用地址生成单元根据地址映射公式产生写地址与读地址。

利用存储共享模块处理Turbo码和LDPC码的交织，需要根据预计算阶段和执行阶段设计相应的指令对硬件执行不同的操作。如图4所示，Turbo码块交织之前，有一个填充指令；数据处理先经过一个32×32大小的行列置换网络，然后再进入数据存储器根据相应的顺序读出，这里本发明实施例还要设计一个循环指令设置32×32SRAM的循环使用次数。

若仅考虑Turbo码交织，根据3GPP TS 36.212，Turbo码编码之后输出3路比特流，分别进入3个子块交织器。Turbo码速率匹配流程如图1所示，对于第0个子块交织和第1个子块交织，比特流按行进入，交织器列数为32，数据进入交织器之后按照表1进行列间置换，其中P(j)是第j个置换列的原始列位置，列置换之后，数据按列依次输出。

表1 Turbo码块交织列置换表

对于第2个子块交织，地址映射公式为公式1，其中输入比特序列是dk(2)，输出序列是vk(2)。3路比特流在分别经过块交织后，进入比特收集区，进行比特收集、选择和传输，完成速率匹配。

在公式(1)中，

在本发明所提出方法中，Turbo码编码输出的比特流，每次处理32比特。数据进入寄存器，寄存器划分为多个memory bank，32比特分别放入32个bank，依次从第一行开始进行循环移位，从不同的memory bank读出32个比特。为了实现表1的列置换，本发明实施例通过地址生成单元产生指定的地址，按照地址从32个地址中读取数据，写入数据存储模块。对于第2个子块的交织，在数据列置换读出时，最后一列比特向上循环移位一次，即可实现公式(1)的地址映射。

比特流进入块交织器的时候，索引是i，块交织之后，进入比特收集区的索引为j，对于任意码长的Turbo码，每个比特的输入索引与输出索引对应关系如下：

子块0：

子块1：

子块2：

同时，由于在预计算阶段设置了ND值，根据公式(2)(3)(4)可得出填充的NULL比特在交织之后的比特索引位置，从而打掉NULL比特。

若是单独进行LDPC码交织，5G NR最终确定了采用行列交织器进行比特交织，根据《5G无线系统设计与国际标准》介绍，交织方法如下：采用矩形行列交织器，交织器的行数是预计算中的R，交织器按照行写入列读出的置换方式进行数据重排序。

在本发明所提出的方法中，LDPC码在速率匹配之后，长度为E的比特流进入块交织器，块交织器行数是Qm(1、2、4、8)，列数为E/Qm，比特按行进入，按列输出。

按照标准中交织算法，实现如下。其中E是编码后比特长度，Qm是调制阶数，e是交织前序列，f是交织后序列，有

其中，j为整数且j∈[0，Q_m-1]，i为整数且

数据存储器大小为800×32，在调制阶数Qm是1、2、4、8中任何一个情况下，都要将数据写入该存储器中并正确读出。

为了与标准中交织输出顺序一致，当调制阶数为1(即行数为1)时，将E个比特分为若干组，每组32比特，依次写入数据存储器中，顺序读出。当调制阶数为2时，为保持原来输出比特顺序不变，本发明实施例将编码后的序列进行位置变换。位置对应关系如下，其中t是位置置换后的比特序列。

其中，j为整数且j∈[0,31]，i为整数且

当调制阶数为4时，位置对应关系如下。

其中，j为整数且j∈[0,31]，i为整数且

当调制阶数为8时，位置对应关系如下。

其中，j为整数且j∈[0,31]，i为整数且

对于任意码长的LPDC码，在预计算阶段，得出比特选择之后的比特长度E以及调制阶数Qm，当E/32不是整数时，在每一行填充最少比特使之被32整除。然后根据地址映射公式，输入数据存储器，按照相应的读地址读出，完成块交织。通过对比Turbo码和LDPC码寻址公式，发现地址运算相同的单元可做融合实现，具体方案如图5-7所示。

步骤4、将步骤3处理后数据根据写地址写入数据存储器中。

步骤5、从数据存储器中根据读地址输出数据。

本发明实施例的硬件设计首先在matlab上进行算法仿真，然后基于Quartusprime，用Verilog描述并进行调试，通过Modelsim完成波形仿真和功能验证。在SMIC 28nm工艺、运行频率50MHZ下，通过Synopsys综合，最终得出该硬件的存储模块面积开销、相应的功耗以及两种编码的吞吐量。

对于Turbo码，本发明实施例通过控制信号，依次将32×32大小的SRAM中的数据输入数据存储器中，并按相应地址输出，平均每个时钟处理16比特数据，如图8所示经过行列交织的数据在进入数据存储器之后，依次在下个时钟上升沿正确读出相应序列。

对于LDPC码，每个时钟处理32比特，如图9所示，在使能信号控制下，时钟上升沿正确从数据存储器读出相应比特。

通过synopsys版图设计综合，生成版图如图10所示，本发明实施例只对存储模块进行综合，面积0.17μm2。在该模块下，Turbo码和LDPC码吞吐量分别达到800Mbps、1600Mbps。

表2版图参数

表3本发明实施例设计和已有的块交织设计对比

在论文(Y.Han,P.Harliman,S.W.Kim,J.Kim and C.Kim,"A Novel Architecturefor Block Interleaving Algorithm in MB-OFDM Using Mixed Radix System,"in IEEETransactions on Very Large Scale Integration(VLSI)Systems,vol.18,no.6,pp.1020-1024,June 2010,doi:10.1109/TVLSI.2009.2018091.)中，UMB中的MB-OFDM标准下的块交织提出新的架构，通过FPGA实现，最大时钟频率达到500MHZ，总功耗294.21mW。在论文(Ma C,Ping L.Efficient implementation of rate matching for LTE Turbocodes[C]//Future Computer and Communication(ICFCC),2010 2nd InternationalConference on.IEEE,2010.)中,对Turbo码整个速率匹配部分进行FPGA实现，本发明实施例只对块交织部分的存储模块做硬件综合实现。同时其提出了一种3GPP Turbo码速率匹配的硬件实现方案，本发明所提出的方法与之相比，不仅增加了LDPC码的比特交织，而且面积也减小很多。已存在研究(张振东,吴斌,朱勇旭,周玉梅.IEEE 802.11n无线局域网中的多模交织研究与实现[J].电子科技大学学报,2011,40(03):383-387.)对交织模块的行写列读，进行了置换合并，在硬件实现上只需要一次读写完成。本发明方法在此基础上，一个时钟处理多个比特，提高了系统吞吐量。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内虽然上面结合本发明的优选实施例对本发明的原理进行了详细的描述，本领域技术人员应该理解，上述实施例仅仅是对本发明的示意性实现方式的解释，并非对本发明包含范围的限定。实施例中的细节并不构成对本发明范围的限制，在不背离本发明的精神和范围的情况下，任何基于本发明技术方案的等效变换、简单替换等显而易见的改变，均落在本发明保护范围之内。

Claims

1.一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法，其特征在于：包括以下步骤：

步骤1、输入数据流，并判断其交织类型；

所述预计算，具体包括：

若是Turbo码，则确定其填充比特数ND与块交织器行数RTC；

若是LDPC码，则在速率匹配后输出比特流E并确定其调制阶数Qm；

步骤3、将数据流输入数据置换网络中，并对每一行的32比特进行相应的行列置换或者移位处理；

然后利用地址生成单元根据地址映射公式产生写地址；根据控制信号和使能信号生成读地址；

其中，当处理Turbo码时，通过地址映射公式产生写地址的方法包括：

对于任意码长的Turbo码，输出每个比特的输入索引与最终经过数据存储器输出的索引对应关系，具体如下：

子块0：

子块1：

子块2：

其中，i为比特流进入块交织器时索引；

j为块交织后进入比特收集区的索引；

所述ND为填充比特数，RTC为块交织器行数；

当处理LDPC码时，通过地址映射公式产生写地址的方法包括：

对于任意码长的LPDC码，当E/32不是整数时，填充最少比特使之被32整除；

当调制阶数为1(即行数为1)时，将E个比特分为若干组，每组32比特，依次写入数据存储器中，顺序读出；或者

当调制阶数为2时，将编码后的序列进行位置变换，位置对应关系如下：

其中t是位置置换后的比特序列；

E为速率匹配后输出的比特流；

Qm为比特流E的调制阶数；

i为比特流进入块交织器时索引，i为整数且

j为块交织后进入比特收集区的索引；

步骤4、将步骤3处理后数据根据写地址写入数据存储器中；

步骤5、从数据存储器中根据读地址输出数据。

2.根据权利要求1所述一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法，其特征在于：所述步骤2中交织器硬件模块包括：控制系统和存储系统，控制系统包括程序存储器(PM)，指令解码器(ID)，存储系统包括地址生成单元(AGU),数据置换网络(DPN)，数据存储器(DM)。

3.根据权利要求1所述的一种Turbo和LDPC码速率匹配和交织器的共享存储设计方法，其特征在于：

编码后的序列进行位置变换的方法，具体包括：

当调制阶数为4时，位置对应关系如下：

当调制阶数为8时，位置对应关系如下：

其中t是位置置换后的比特序列；

E为速率匹配后输出的比特流；

Qm为比特流E的调制阶数；

i为比特流进入块交织器时索引，i为整数且j为块交织后进入比特收集区的索引。