CN106506010A - 一种基于dvb‑s2标准多码率兼容的ldpc编码器 - Google Patents
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Abstract
本发明提供了一种基于DVB‑S2标准多码率兼容的LDPC编码器，包括控制信号生成单元和校验比特更新单元；所述控制信号生成单元根据设定的编码码率和编码起始标识信号产生用于控制整个编码器运转的状态控制信号、每一输入的待编码信息比特对应于DVB‑S2标准所提供的地址表中对应行的若干地址、该编码码率对应的控制标识信号，并输出至校验比特更新单元；所述的校验比特更新单元通过状态控制信号和控制标识信号的控制，将待编码信息比特与其对应的若干地址中读取的校验比特进行模二加运算，并将运算结果写入原地址。本发明通过将控制单元和运算单元分离设计，实现了多种码率兼容的LDPC编码器，只需要在外部接口设置相应的编码码率，即可完成相应码率的编码运算。
Description
技术领域
本发明涉及信道编解码技术领域，特别涉及一种基于DVB-S2标准多码率兼容的LDPC编码器。
背景技术
DVB-S2标准是ETSI(欧洲电信标准协会)推出的新一代数字卫星广播标准。该标准中使用了BCH码和LDPC码的级联码作为信道编码方案。为适应不同应用场景和提高卫星的传输性能，DVB-S2标准采用了可变编码调制的方案，即多种码率的LDPC信道编码方案和多种高阶调制方案联合使用，根据应用场景的改变，使用适当码率的LDPC信道编码和适当的高阶调制方案，获得最大的传输性能。
DVB-S2标准中对LDPC码总共提出了11种不同码率编码方案，每种码率的编码方案给出了一个相应的种子矩阵，编码器在编码过程中通过寻找种子矩阵提供的地址，计算更新相应地址的校验比特，完成编码。
DVB-S2标准LDPC编码提供的算法如下：
LDPC编码后的码字为c＝(i0,i1,…,ik-1,p0,p1,…,pm-1)。其中io,…,ik-1是信息比特，p0,…,pm-1是校验比特。编码过程是一个求p0,…,pm-1的过程。ETSI的协议A83-1中定义了如下的步骤：
步骤1)初始化p0＝p1＝p2＝…＝pm-1＝0；
步骤2)根据协议Annex B和Annex C中各表格(Address Table)的第一行(根据编码率选取相应的表格)，对信息比特i0进行累积(模2加运算)；
步骤3)DVB-S2中的编码都是以360为组进行的，因为360是所有码率下的校验块长度的最大公约数，对im,m＝1,2,…,359，将im与第{x1+(mmod360)x q}mod(n–k)位的校验比特做模2加运算，其中，x表示表格中第一行所示的数字(校验比特地址)；
步骤4)对第361位信息比特i360，根据表格中第二行与相应位的校验比特做模2加运算，随后的359为信息比特，im,m＝361,362,…,719，与第{x2+(mmod360)x q}mod(n–k)位的校验比特做模2加运算，其中，x2表示表格中第二行所示的数字；
如上所示，依次对各组信息比特做累积(模2加)，直到表格的最后一行，完成最后一组的累积，用完所有的信息位；
步骤5)从i＝1起，做如下运算：pi＝pi⊕pi-1,i＝1,2,…m-1，得到最终的校验比特。
基于上述输入编码信息位同时与多位校验比特进行运算的算法要求，以及种子矩阵大小各不相同等因素影响，增加了多码率LDPC编码电路的实现难度；为了降低运算难度，在现有的编码技术中可采用各种码率的编码器分别单独实现其编码功能，或者将不同码率的LDPC码采用同一个存储器来存储种子地址，但是由于编码的运算结构不同，这样就增加了电路实现的硬件开销。
发明内容
本发明的目的在于，为了降低现有技术中的多码率LDPC编码电路在编码过程中的复杂度，提出了一种基于DVB-S2标准多码率兼容的LDPC编码器。该DVB-S2标准多码率兼容的LDPC编码器主要特点在于将编码器划分为两个主要的功能单元，包括控制信号生成单元和校验比特更新单元，通过控制单元和运算单元的分离来简化多码率兼容的编码器设计架构。
为了实现上述目的，本发明提供的一种基于DVB-S2标准多码率兼容的LDPC编码器，包括控制信号生成单元和校验比特更新单元；所述控制信号生成单元根据设定的编码码率和编码起始标识信号产生用于控制整个编码器运转的状态控制信号、每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的若干地址、该编码码率对应的控制标识信号，并输出至校验比特更新单元，所述的若干地址表示所述编码码率下LDPC的编码帧校验区域中校验比特的位置；所述的校验比特更新单元通过状态控制信号和控制标识信号的控制，将待编码信息比特与其对应的若干地址中读取的校验比特进行模二加运算，并将运算结果写入原地址。
作为上述技术方案的进一步改进，所述的控制标识信号包括：校验比特输出标识、CT_1标识和CT_2标识；所述的校验比特输出标识表示待编码信息比特输入结束后所显示的编码帧校验区域的起始位置，所述的CT_1标识表示在设定的编码码率下，每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数大于等于8的行结束标识，所述的CT_2标识表示在设定的编码码率下，每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数等于3的行结束标识。
作为上述技术方案的进一步改进，控制信号生成单元包括：编码状态生成单元、地址及控制标识生成单元和延时单元。
所述的编码状态生成单元：根据外部输入的编码起始标识信号、输入时钟和复位信号产生工作状态信号，用于指示编码器中其他单元的工作状态，所述的工作状态包括编码状态和空闲态；
所述的地址及控制标识生成单元：通过设定的编码码率、工作状态信号、时钟和复位信号产生校验比特更新单元需要的读地址、写地址和该编码码率对应的控制标识信号；所述的读地址和写地址表示在设定的编码码率下，分别用于读取和写入操作的每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的若干地址；
所述的延时单元：接收编码状态生成单元产生的工作状态信号，并将延时处理后的工作状态信号发送至校验比特更新单元。
作为上述技术方案的进一步改进，所述的地址及控制标识生成单元包括：寄存器、行地址累加器、种子地址ROM单元、地址生成器、缓存器；
所述的寄存器：用于存储种子地址表的初始地址，将设定的编码码率所对应的种子地址表初始地址发送至行地址累加器，所述的种子地址表表示设定的编码码率所对应的DVB-S2标准LDPC码在ETSI中的地址表；
所述的行地址累加器：通过累加设定的编码码率所对应的种子地址表初始地址后产生行地址和种子地址表的行跳转标识，并根据行地址累加计数产生设定的编码码率的校验比特输出标识、CT_1标识和CT_2标识；
所述的种子地址ROM单元：根据行地址和种子地址表的行跳转标识生成与设定的编码码率所对应的种子地址表；
所述的地址生成器：接收种子地址ROM单元输出的种子地址表和行跳转标识，通过DVB-S2标准提供的LDPC编码算法生成每一输入的待编码信息比特的读地址，并将读地址分别输入缓存器和校验比特更新单元；
所述的缓存器：将接收到的读地址延迟后输出至校验比特更新单元，作为每一输入的待编码信息比特的写地址。
作为上述技术方案的进一步改进，所述的校验比特更新单元包括：RAM块读写使能控制单元、模2加和累加运算单元、输出判断单元和若干列RAM存储单元；
所述的RAM块读写使能控制单元：接收设定的编码码率、待编码信息比特及其对应的读地址、写地址、CT_1标识、CT_2标识；通过设定的编码码率选择相应的参与校验比特更新运算的RAM存储单元，并控制RAM存储单元读写使能；通过CT_1标识和CT_2标识控制，将待编码信息比特与其对应的读地址读取的校验比特进行模二加运算，并将运算结果写入写地址对应的RAM存储单元；
所述的模2加和累加运算单元：根据DVB-S2标准提供的LDPC编码算法，将所有RAM存储单元中的校验比特按地址顺序进行模二加运算和累加运算，并将运算结果输出至输出判断单元；
所述的输出判断单元：将输入的待编码信息比特直接输出，并通过校验比特输出标识控制，将从模2加和累加运算单元接收的运算结果依次输出；
所述的RAM存储单元：用于存储读地址中的校验比特。
作为上述技术方案的进一步改进，所述设定的编码码率包括：1/2码率、3/5码率、2/3码率、3/4码率的DVB-S2标准LDPC码。
作为上述技术方案的进一步改进，所述种子地址ROM单元中的列数为13，所述校验比特更新单元中设有13列RAM存储单元。
本发明的一种基于DVB-S2标准多码率兼容的LDPC编码器优点在于：
1、本发明的LDPC编码器通过将控制单元和运算单元分离设计，实现了一种兼容DVB-S2标准的多种码率LDPC的编码器架构设计，只需要在外部接口设置相应的编码码率，即可完成相应码率的编码运算。
2、本发明的地址及控制标识生成单元通过设计合适的ROM读取机制，通过仅仅改变外部输入的编码码率，即可快速的生成校验比特运算更新单元所需的读写地址，优化了设计，减少了ROM资源占用。
3、本发明的校验比特运算更新单元采用了独特的RAM存储单元和运算结构设计，使得不同的码率的编码可以在相同的运算单元上完成，且使得输入的数据能够同时与多位不同地址的校验比特进行数学运算，从而简化了编码器整体设计，同时提升了编码速率。
附图说明
图1为本发明的一种基于DVB-S2标准多码率兼容的LDPC编码器外部接口示意图。
图2为本发明的一种基于DVB-S2标准多码率兼容的LDPC编码器内部结构示意图。
图3为本发明实施例中的地址及控制标识生成单元结构示意图。
图4为本发明实施例中的校验比特更新单元结构示意图。
具体实施方式
下面结合附图和实施例对本发明所述的一种基于DVB-S2标准多码率兼容的LDPC编码器进行详细说明。
如图1所示，是本发明提供的一种基于DVB-S2标准多码率兼容的LDPC编码器外部接口示意图，其输入接口包括码率、帧同步信息、时钟、复位和输入数据；其输出接口包括编码数据。所述的时钟用于驱动本发明编码器中设置的各单元保持同步工作，复位用于在校验比特更新单元运行之初，对电路中的寄存器附上初始值，将控制信号生成单元赋予初始运行状态。
如图2所示，是本发明提供的一种基于DVB-S2标准多码率兼容的LDPC编码器内部结构示意图。下面结合图2对整个基于DVB-S2标准多码率兼容的LDPC编码器的结构进行详细的描述。所述的LDPC编码器按照功能划分为左右两大部分，如图2所示，包括控制信号生成单元和校验比特更新单元，左半部分用于产生编码器运转的各种控制信号和读写地址信息；右半部分用于进行编码的校验位比特运算。
所述控制信号生成单元的具体功能包括：根据设定的编码码率和编码起始标识信号产生用于整个编码器运转的状态控制信号、每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的若干地址和该编码码率对应的控制标识信号，这两类信号是通过控制信号生成单元内部的编码状态生成单元、地址及控制标识生成单元和延时单元来合作生成的。
基于上述结构的LDPC编码器，如图2所示，所述的编码状态生成单元的功能包括：根据外部输入的编码起始标识信号、输入时钟和复位信号产生一个全局的工作状态信号，所述的工作状态包括编码码字中标识符填充状态、编码状态、空闲态等，用于指示编码器其他单元的工作状态。由于编码后的码字是按照各个协议的帧格式组织起来的，有可能需要在编码完成后的帧格式中的特定位置(一般是开头或结尾)加上一些特定的帧的信息，比如用于无线传输后的地面接收机跟踪的特定字符串，或者一些帧的长度、格式信息等。在编码器送入的数据帧格式中已经预留了填充信息比特位，而设置一个标识符填充状态用来在编码之前填充上述信息。
所述的地址及控制标识生成单元的功能包括：通过设定的编码码率、输入的工作状态信号、时钟和复位信号产生校验比特更新单元需要的读地址、写地址和该编码码率对应的控制标识信号，所述的控制标识信号可包括：校验比特输出标识、CT_1标识、CT_2标识，这些控制标识信号用来控制校验比特更新单元的工作状态。
所述的延时单元：用来协调各单元之间状态信号传递的时延不同的问题。
所述的校验比特更新单元的功能是运算并更新数据帧的校验比特位，其通过控制信号生成单元产生的状态控制信号、不同码率对应的控制标识信号以及读写地址，完成对输入数据进行不同码率条件下的编码运算，即完成待编码信息比特与其对应的若干地址中读取的校验比特进行模二加运算，并将运算结果写入原地址的运算。独立的运算模块能够更方便的实现不同码率编码的兼容设计。
如图2所示，编码状态生成单元接收到上级单元提供的帧同步信号，在时钟的作用下产生对应的工作状态信号，该帧同步信号包含编码起始标识。
所述的工作状态信号有三种，包括：空闲态、编码态和故障态。当编码器上电运行时，此时如果未收到上级单元提供的帧同步信号或者收到上级单元提供的帧同步信号但是没有开始编码时，工作状态信号输出为空闲态；当编码器开始进行编码工作时，工作状态信号输出为编码态；其余不符合上述两种情况的工作状态为故障态，当编码器处于故障态时，其工作状态信号自动跳转到空闲态。空闲态用于指示编码器中的各单元恢复至初始状态，编码态用于指示编码器中的各单元启动编码过程，开始进行编码操作。
编码状态生成单元产生的工作状态信号分别发送给延时单元和地址及控制标识生成单元。延时单元将收到的工作状态信号延时处理后再发送给校验比特更新单元。由于CT_1标识、CT_2标识等信号是在工作状态信号的作用下生成的，即在工作状态信号之后产生的，但是对于校验比特运算单元而言，需要这些信号同时输入才能实现正常的运转，因此需要利用延时单元对工作状态信号进行延时输出。所述的工作状态信号用于指示地址及控制标识生成单元、校验比特更新单元的工作状态。
地址及控制标识生成单元接收编码器外部设定的编码码率和编码状态生成单元产生的工作状态信号，在时钟的作用下，能够产生4种码率对应的读地址、写地址、校验比特输出标识、CT_1标识、CT_2标识。
在DVB-S2标准提供的LDPC编码算法中，每个输入的待编码信息比特要与DVB-S2标准中提供的地址表中对应行的若干地址进行模2加运算，且运算后的数据要存储回原地址。该地址表中数据表示的是该码率下LDPC的编码帧校验区域中校验比特位的位置。因为，编码帧在校验比特更新单元运算过程中是存储在对应于该码率校验区域长度的若干块RAM存储单元中，所以在对于每个输入的待编码信息比特，地址及控制标识生成单元都要产生该码率条件下，DVB-S2标准中提供的地址表中对应行的若干地址。
所述的读地址表示的在设定的编码码率下，每个输入的待编码信息比特对应于DVB-S2标准提供的地址表中对应行的若干地址，用于将存储在校验比特更新单元中的RAM存储单元中的相关的校验比特位读出。
所述的读地址以延时几个时钟周期后输出的数据，作为每个输入的待编码信息比特的写地址，用于将每个输入的待编码信息比特与对应读地址中的校验比特进行模2运算后的结果写回RAM存储单元中校验比特运算前的地址。
所述的校验比特输出标识表示编码帧中输入的待编码信息比特结束后所显示的编码帧校验区域开始的位置，也就是编码帧中第一个校验比特存储的位置。校验比特输出标识用于指示校验比特更新单元开始执行校验比特的输出。相同编码帧长度，不同码率的编码情况下，校验比特输出标识的位置不同。
在DVB-S2标准提供的地址表中，每个输入的待编码信息比特对应行的若干地址个数不同。分为两种情况：一种情况为对应行的地址个数大于等于8；另一种情况是对应行的地址个数等于3。
所述的CT_1标识是在某种设定的编码码率下，每个输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数大于等于8的行结束标识，用于指示校验比特更新单元运算。
所述的CT_2标识是在某种设定的编码码率下，每个输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数等于3的行结束标识，用于指示校验比特更新单元运算。
实施例一
基于上述结构的LDPC编码器，在本实施例中，以码长64800，码率1/2、3/5、2/3、3/4的4种DVB-S2标准LDPC码，结合图3详细描述地址及控制标识生成单元的具体结构及工作过程。所述的地址及控制标识生成单元包括：寄存器、行地址累加器、种子地址ROM单元、地址生成器、缓存器。
4种码率对应的DVB-S2标准LDPC码在ETSI中给出了对应的地址表，通过这些地址表和简单的累加运算能够生成整个编码需要的地址，我们称这些地址表为种子地址表。如图3所示，4种码率对应的种子地址表依次存储在地址及控制标识生成单元的一个种子地址ROM单元中，4种码率对应的种子地址表在ROM存储器中的初始地址存储在寄存器中。
当地址及控制标识生成单元输入的工作状态信号为空闲态时，其不工作；当地址及控制标识生成单元输入的工作状态信号为编码态时，外部设置的码率信息发送给4种码率至寄存器和行地址累加器。寄存器选择码率信息对应的种子地址表初始地址发送到行地址累加器。行地址累加器通过累加码率信息所对应的种子地址表初始地址后产生种子地址ROM单元需要的行地址和行跳转标识。行跳转标识由行地址累加器根据DVB-S2标准提供的LDPC编码算法产生。
种子地址ROM单元的列数设定为13，这是2/3码率LDPC码的种子地址表的地址行中地址的个数，也是4种码率中地址行中地址最多的个数。设定为13能够兼容其他几种码率的LDPC码的种子地址表。
所述的地址生成器接收到种子地址ROM单元输出的种子地址表和行跳转标识，通过DVB-S2标准提供的LDPC编码算法生成对应每个输入待编码信息比特的读地址，并将读地址分别输入缓存器和校验比特更新单元。在读地址输入缓存器后，需延迟几个时钟后输出为写地址至校验比特更新单元。
在地址及控制标识生成单元接收外部发送的码率信息过程中，行地址累加器产生行地址累加计数，并根据行地址累加计数产生对应码率的校验比特输出标识、CT_1标识、CT_2标识。
基于上述结构的LDPC编码器，在本实施例中，以码长64800，码率1/2的DVB-S2标准LDPC码，结合图4详细描述校验比特更新单元的具体结构及工作过程。如图4所示，所述的校验比特更新单元由若干列RAM存储单元、RAM块读写使能控制单元、模2加和累加运算单元和输出判断单元组成。
其中，RAM存储单元的个数设定为13(图4中示出的个数为8个)，这是4种码率中地址行中地址最多的个数。RAM存储单元设定为13可以兼容其他几种码率的LDPC码的校验比特更新运算。RAM块读写使能控制单元接收码率信息、待编码信息比特及其对应的读地址、写地址、CT_1标识、CT_2标识；用来控制选定码率下参与校验比特更新运算的RAM存储单元的读写使能。当校验比特更新单元输入的工作状态信号为空闲态时，校验比特更新单元不工作；当校验比特更新单元输入的工作状态信号为编码态时，外部设定的1/2码率发送给RAM块读写使能控制单元，此时RAM块读写使能控制单元根据码率信息选择相应的参与校验比特更新运算的8个RAM存储单元。所述的输出判断单元根据前级提供的校验比特输出标识判断输出的数据是待编码信息比特或者更新后的校验比特。
所述的模2加和累加运算单元根据DVB-S2标准提供的LDPC编码算法，在所有参与运算的RAM存储单元结束运算后，将所有RAM存储单元中的校验比特按地址顺序进行模2加运算和累加运算，并将运算结果输出至输出判断单元。
在校验比特更新单元收到地址及控制标识生成单元产生的校验比特输出标识前，每个待编码的信息比特输入校验比特更新单元，同时将地址及控制标识生成单元产生的读地址、写地址、CT_1标识、CT_2标识也输入到校验比特更新单元，此时RAM块读写使能控制单元通过CT_1标识和CT_2标识控制，将输入的待编码信息比特与其对应的读地址读取的RAM存储单元中的校验比特进行异或运算，然后将运算得到的结果再存回输入的写地址所对应的RAM存储单元，同时输出判断单元将输入的待编码信息比特直接输出。
当校验比特更新单元收到地址及控制标识生成单元产生的校验比特输出标识时，模2加和累加运算单元将各参与校验比特更新运算的RAM存储单元中的数据按地址顺序进行模2加运算和累加运算。同时，输出判断单元根据前级提供的校验比特输出标识，将从模2加和累加运算单元接收到的运算结果依次输出，直到一帧编码帧输出完毕，工作状态信号改变后，再重复上述编码操作过程。
总之，所述的LDPC编码器以不同码率的LDPC码种子地址按顺序存储在同一个ROM单元中，共用一个运算单元，通过结构设计实现输入不同参数，进行不同的码率的编码。这样一种通用的结构能够继续扩展到更多种码率的编码器的实现，如：可以实现DVB-S2中的11种码率LDPC码的兼容，而仅仅需要增加少量的ROM资源来存储新增的码率的LDPC码种子地址，运算单元不需要修改，具有很好的扩展性。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，包括控制信号生成单元和校验比特更新单元；所述控制信号生成单元根据设定的编码码率和编码起始标识信号产生用于控制整个编码器运转的状态控制信号、每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的若干地址、该编码码率对应的控制标识信号，并输出至校验比特更新单元，所述的若干地址表示所述编码码率下LDPC的编码帧校验区域中校验比特的位置；所述的校验比特更新单元通过状态控制信号和控制标识信号的控制，将待编码信息比特与其对应的若干地址中读取的校验比特进行模二加运算，并将运算结果写入原地址。
2.根据权利要求1所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述的控制标识信号包括：校验比特输出标识、CT_1标识和CT_2标识；所述的校验比特输出标识表示待编码信息比特输入结束后所显示的编码帧校验区域的起始位置，所述的CT_1标识表示在设定的编码码率下，每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数大于等于8的行结束标识，所述的CT_2标识表示在设定的编码码率下，每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的地址个数等于3的行结束标识。
3.根据权利要求1或2所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述的控制信号生成单元包括：编码状态生成单元、地址及控制标识生成单元和延时单元；
所述的编码状态生成单元：根据外部输入的编码起始标识信号、输入时钟和复位信号产生工作状态信号，用于指示编码器中其他单元的工作状态，所述的工作状态包括编码状态和空闲态；
所述的地址及控制标识生成单元：通过设定的编码码率、工作状态信号、时钟和复位信号产生校验比特更新单元需要的读地址、写地址和该编码码率对应的控制标识信号；所述的读地址和写地址表示在设定的编码码率下，分别用于读取和写入操作的每一输入的待编码信息比特对应于DVB-S2标准所提供的地址表中对应行的若干地址；
所述的延时单元：接收编码状态生成单元产生的工作状态信号，并将延时处理后的工作状态信号发送至校验比特更新单元。
4.根据权利要求3所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述的地址及控制标识生成单元包括：寄存器、行地址累加器、种子地址ROM单元、地址生成器、缓存器；
所述的寄存器：用于存储种子地址表的初始地址，将设定的编码码率所对应的种子地址表初始地址发送至行地址累加器，所述的种子地址表表示设定的编码码率所对应的DVB-S2标准LDPC码在ETSI中的地址表；
所述的行地址累加器：通过累加设定的编码码率所对应的种子地址表初始地址后产生行地址和种子地址表的行跳转标识，并根据行地址累加计数产生设定的编码码率的校验比特输出标识、CT_1标识和CT_2标识；
所述的种子地址ROM单元：根据行地址和种子地址表的行跳转标识生成与设定的编码码率所对应的种子地址表；
所述的地址生成器：接收种子地址ROM单元输出的种子地址表和行跳转标识，通过DVB-S2标准提供的LDPC编码算法生成每一输入的待编码信息比特的读地址，并将读地址分别输入缓存器和校验比特更新单元；
所述的缓存器：将接收到的读地址延迟后输出至校验比特更新单元，作为每一输入的待编码信息比特的写地址。
5.根据权利要求4所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述的校验比特更新单元包括：RAM块读写使能控制单元、模2加和累加运算单元、输出判断单元和若干列RAM存储单元；
所述的RAM块读写使能控制单元：接收设定的编码码率、待编码信息比特及其对应的读地址、写地址、CT_1标识、CT_2标识；通过设定的编码码率选择相应的参与校验比特更新运算的RAM存储单元，并控制RAM存储单元读写使能；通过CT_1标识和CT_2标识控制，将待编码信息比特与其对应的读地址读取的校验比特进行模二加运算，并将运算结果写入写地址对应的RAM存储单元；
所述的模2加和累加运算单元：根据DVB-S2标准提供的LDPC编码算法，将所有RAM存储单元中的校验比特按地址顺序进行模二加运算和累加运算，并将运算结果输出至输出判断单元；
所述的输出判断单元：将输入的待编码信息比特直接输出，并通过校验比特输出标识控制，将从模2加和累加运算单元接收的运算结果依次输出；
所述的RAM存储单元：用于存储读地址中的校验比特。
6.根据权利要求4所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述设定的编码码率包括：1/2码率、3/5码率、2/3码率、3/4码率的DVB-S2标准LDPC码。
7.根据权利要求6所述的基于DVB-S2标准多码率兼容的LDPC编码器，其特征在于，所述种子地址ROM单元中的列数为13，所述校验比特更新单元中设有13列RAM存储单元。
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