CN111627855A - 互连结构及其形成方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法，包括在半导体结构上方形成掩模叠层。掩模叠层具有第一掩模层和第二掩模层，其中第二掩模层布置在第一掩模层和半导体结构之间。该方法还包括在掩模叠层中图案化第一图案。第一图案包括：第一开口，其具有形成在第一掩模层中的第一侧壁；第二开口，其具有形成在第二掩模层中的第二侧壁；以及第三开口，其具有形成在半导体结构中的第三侧壁。第一图案的相应开口的第一、第二和第三侧壁围绕中心轴形成，其中第二开口的第二侧壁的位置分别比第一开口和第三开口的第一侧壁和第三侧壁更远离中心轴。

Description

互连结构及其形成方法
本申请是申请号为201980001307.4、申请日为2019年6月27日、发明名称为“互连结构及其形成方法”的中国发明专利申请的分案申请。
背景技术
半导体器件广泛用于各种电子设备，例如智能电话、笔记本电脑、数码相机和其他设备。通常，典型的半导体器件包括具有有源器件(例如晶体管、电容器、电感器和其他部件)的衬底。这些有源器件最初彼此隔离，随后在有源器件上方形成互连结构以产生功能电路。这种互连结构可以包括横向互连，例如导线或布线；以及垂直互连，例如导电通孔或接触插塞。
对更小和更快的半导体器件的需求不断增长，这些半导体器件同时能够支持更多数量的日益综合和复杂的功能。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也增加了半导体器件的处理和制造的复杂性。随着半导体器件的尺寸在先进技术节点中缩小到更小的亚微米尺寸，在互连结构中的导线(或导电沟槽)的顶部临界尺寸(CD)和导电通孔的底部CD之间制造具有足够的CD差的互连结构变成越来越大的挑战。
发明内容
本发明构思涉及一种新颖的蚀刻工艺，以产生包括导电沟槽和导电通孔的互连结构，例如双镶嵌结构。导电沟槽可以具有顶部临界尺寸(CD)，并且导电通孔可以位于导电沟槽下方并且具有底部CD。在相关的蚀刻工艺中，可能难以在互连结构的顶部CD和底部CD之间制造具有足够的CD差的互连结构以满足设计要求。例如，在相关的蚀刻工艺中，可以在内部形成有开口的半导体结构上方形成掩模层。为了获得所需的顶部CD值，可以应用修整工艺以扩展掩模层中的开口，并且可以通过随后的蚀刻工艺将扩展的开口转移到半导体结构中以形成沟槽开口。然而，修整工艺还可能减小掩模层的厚度，这导致在随后的蚀刻工艺期间的保护不足。
在本公开中，根据电路设计，引入了一种新颖方法以产生双镶嵌结构，该双镶嵌结构在与导电通孔相关联的底部CD和与导电沟槽相关联的顶部CD之间具有足够的CD差。在本公开中，可以在半导体结构上方形成第一掩模层，并且可以在第一掩模层和半导体结构之间设置第二掩模层。可以形成图案，该图案包括形成在第一掩模层中的第一开口、形成在第二掩模层中的第二开口、以及形成在半导体中的第三开口。通过使用第一掩模层作为保护层，可以应用修整工艺来扩展第二掩模层中的第二开口。因此，可以在第二掩模层中获得扩展开口，同时由于第一掩模层的保护而保持第二掩模层的高度。随后通过应用蚀刻工艺将扩展的开口转移到半导体结构中以形成具有所需CD的沟槽开口。另外，在蚀刻工艺期间，第二掩模层的保持高度可以提供足够的高度。
根据本公开的一方面，公开了一种用于制造半导体器件的方法，其中掩模叠层形成在半导体结构上方。掩模叠层包括第一掩模层和布置在第一掩模层和半导体结构之间的第二掩模层。随后在掩模叠层中图案化第一图案，该第一图案包括具有形成在第一掩模层中的第一侧壁的第一开口、具有形成在第二掩模层中的第二侧壁的第二开口、以及具有形成在半导体结构中的第三侧壁的第三开口。在第一图案中，相应开口的第一、第二和第三侧壁围绕中心轴形成。第二开口的第二侧壁的位置分别比第一开口的第一侧壁和第三开口的第三侧壁更远离中心轴。
在一些实施例中，掩模叠层还包括形成在第一掩模层上方的抗蚀剂层。在所公开的方法中，在抗蚀剂层中图案化第二图案。然后执行第一蚀刻工艺以将第二图案转移到第一掩模层、第二掩模层和半导体结构中，以便形成延伸到半导体结构中的第三图案。此外，执行第一修整工艺以去除抗蚀剂层和第二掩模层的一部分，以便形成第一图案的第二开口。
可以去除第一掩模层并且可以执行第二修整工艺以使第二掩模层凹陷以形成第四图案。第四图案包括形成在第二掩模层中的第四开口和形成在半导体结构中的第五开口。然后根据第四图案执行第二蚀刻工艺以形成互连开口，该互连开口包括沟槽开口和通孔开口。
在可替换实施例中，可以通过蚀刻工艺去除第一掩模层。蚀刻工艺进一步蚀刻第二开口和第三开口的侧壁。在一些实施例中，第二开口的临界尺寸(CD)大于第一开口的CD和第三开口的CD。
在实施例中，第三开口可具有锥形轮廓。在执行第二修整工艺以使第二掩模层凹陷之后，第四开口的临界尺寸大于第二开口的临界尺寸。
半导体结构还可包括设置在中心轴上的待连接区域、形成在待连接区域上方的阻挡层、以及形成在阻挡层上方的多个电介质层。
在一些实施例中，在第二蚀刻工艺期间，蚀刻半导体结构中的未被第二掩模覆盖的暴露区域以形成具有顶部临界尺寸的沟槽开口。还通过第二蚀刻工艺蚀刻第五开口的侧壁和底部，以形成暴露待连接区域的通孔开口。通孔开口的底部临界尺寸小于顶部临界尺寸。
根据本公开的另一方面，提供了一种用于制造半导体器件的方法，其中掩模叠层形成在半导体结构上方。掩模叠层包括形成在抗蚀剂层中的第一图案、形成在抗蚀剂层下方的第一掩模层、以及形成在第一掩模层和半导体结构之间的第二掩模层。然后执行第一蚀刻工艺。第一蚀刻工艺根据第一图案蚀刻半导体结构，以将第一图案转移到第一掩模层、第二掩模层和半导体结构中，从而形成第二图案。第二图案具有延伸到半导体结构中的侧壁。
在所公开的方法中，可以随后执行第一修整工艺，所述第一修整工艺去除抗蚀剂层和第二掩模层的一部分以形成第三图案。第三图案具有第一开口、第二开口和第三开口，第一开口具有形成在第一掩模层中的第一侧壁，第二开口具有形成在第二掩模层中的第二侧壁，第三开口具有形成在半导体结构中的第三侧壁。此外，相应开口的第一侧壁、第二侧壁和第三侧壁围绕中心轴形成，并且第二开口的第二侧壁的位置分别比第一开口的第一侧壁和第三开口的第三侧壁都更远离中心轴。
此外，去除第一掩模层并执行第二修整工艺以使第二掩模凹陷，从而形成第四图案。第四图案包括形成在第二掩模层中的第四开口和延伸到半导体结构中的第五开口。随后根据第四图案执行第二蚀刻工艺，以将第四图案转移到半导体结构中，从而形成互连开口。互连开口包括沟槽开口和通孔开口。
根据本公开的又一方面，可以提供一种用于制造半导体器件的方法，其中形成半导体结构。半导体结构包括设置在中心轴上的待连接区域、形成在待连接区域上方的阻挡层、以及形成在阻挡层上方的多个电介质层。在半导体结构上方进一步形成掩模叠层。掩模叠层包括第一掩模层和布置在第一掩模层和半导体结构之间的第二掩模层。随后在掩模叠层中形成第一图案。第一图案包括：第一开口，其具有形成在第一掩模层中的第一侧壁；第二开口，其具有形成在第二掩模层中的第二侧壁；以及第三开口，其具有形成在半导体结构的多个电介质层中的第三侧壁和设置在阻挡层上方的底部。相应开口的第一侧壁、第二侧壁和第三侧壁围绕中心轴布置，并且第二开口的临界尺寸分别大于第一开口和第三开口的临界尺寸。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1A至1D是相关示例，其示出了制造诸如双镶嵌结构的结构的中间步骤的各种截面视图。
图2至图8是根据本公开的示例性实施例的在所公开的方法中制造互连结构(诸如双镶嵌结构)的各种中间步骤的截面及俯视图。
图9是根据本公开的实施例的用于制造互连结构的示例性过程的流程图。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而并非限制性的。例如，在随后的描述中在第二特征上方或第二特征上形成第一特征可以包括其中第一和第二特征是可以以直接接触而形成的特征的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。装置可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
本公开的各方面提供了用于形成镶嵌结构的掩模轮廓的技术。该技术包括两个修整工艺，例如受保护的修整工艺和常规修整工艺。受保护的修整工艺在横向方向上修整掩模层，其中垂直方向由保护层防止修整，并且常规修整工艺在横向方向和垂直方向(具有相同或不同的修整速率)上修整掩模层。与仅使用常规修整工艺的相关示例相比，两个修整工艺可以在横向方向上增加双镶嵌结构的顶部开口而不使用厚掩模层。因此，两个修整工艺的技术可用于降低双镶嵌结构的电阻而不消耗过多的掩模层材料。
图1A至1D示出了使用常规修整工艺制造诸如双镶嵌结构的结构的相关示例的中间步骤的截面图。图1A示出了半导体结构100的截面图，该半导体结构100具有形成在第一电介质层118中的待连接区域120。待连接区域120可以是触点、栅极、源极区域、漏极区域、下层金属线结构等。如图所示，在待连接区域120上方形成阻挡层116。另外，在阻挡层116上方形成第二电介质层114，在第二电介质层114上方形成第三电介质层110，以及第四电介质层108形成在第三电介质层110上方。当然，半导体结构100仅是示例，并且该结构可以具有其他膜或部件，例如附加触点、电介质层等。
如图1A所示，在半导体结构100上方形成掩模叠层101。掩模叠层101包括诸如非晶碳层的掩模层106、诸如SiON层的电介质抗反射涂层(DARC)104、以及光致抗蚀剂层102。在其他实施例中，附加层也可以包括在掩模叠层101中。例如，底部抗反射涂层(BARC)可以位于光致抗蚀剂层102和DARC 104之间。
图案122可以形成在光致抗蚀剂层102中。图案122可以根据任何合适的技术来形成，例如光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光致抗蚀剂涂层(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)等。
图1B示出了通孔蚀刻工艺，其可以将图案122转移到碳层106中，并进一步转移到第四电介质层108、第三电介质层110和第二电介质层114中，以形成开口124。开口124可以具有形成在碳层106中的第一子开口124a、以及形成在半导体结构100中的第二子开口124b。第一子开口124a可以具有侧壁124a’，并且第二子开口124b可以具有侧壁124b’。第一子开口124a和第二子开口124b可以围绕中心轴A-A’设置。应注意，DARC 104可在通孔蚀刻工艺之后被消耗。
图1C示出了可以应用于使碳层106凹陷的修整工艺，其中碳层106可以沿垂直于第四电介质层108的顶表面108’的垂直方向和平行于第四电介质层108的顶表面108’的水平方向凹陷。因此，形成在碳层106中的第一子开口124a可以沿水平方向扩展，以暴露第四电介质层108的一部分。相比图1B和图1C，在修整工艺之后，第一子开口124a的侧壁124a’的位置更远离中心轴A-A’。另外，碳层106的厚度也随着修整工艺沿垂直方向而减小。在一些实施例中，修整工艺可以是通过使用诸如O2、N2、H2和Ar的气体的等离子体处理。因此，第二子开口124b不受修整工艺的影响。如图1B和1C所示，第二子开口124b的侧壁124b’保持在距中心轴A-A’相同的位置。
在图1D中，可以应用沟槽蚀刻工艺来蚀刻半导体结构100。在沟槽蚀刻工艺之后，可以形成包括沟槽开口125a和通孔开口125b的双镶嵌开口125。沟槽蚀刻工艺去除由第一子开口124a暴露的第四电介质层108、第三电介质层110和第二电介质层114的部分，以形成沟槽开口125a。沟槽开口125a可具有等于D1的顶部CD。沟槽蚀刻工艺还可以沿垂直方向和水平方向扩展第二子开口124b，以形成通孔开口125b。如图1D所示，在沟槽蚀刻工艺之后，第二子开口124b可以延伸穿过第二电介质层114和阻挡层116，以暴露待连接区域120。子开口124b也可以在第二电介质层114中沿水平方向扩展。通孔开口125b可具有等于D2的底部CD，D2小于顶部CD的D1。双镶嵌开口125可以填充在导电材料中，以在后续工艺中形成双镶嵌结构。
如上所述，在一些实施例中，需要在双镶嵌结构的顶部CD和底部CD之间存在足够的CD差。沟槽开口的顶部CD需要满足第一目标值(例如，大于第一目标值)以减小双镶嵌结构的电阻，并且通孔开口的底部CD被控制在第二目标值内，以防止通孔和相邻的待连接区域之间的电短路或防止通孔从下面的待连接区域(例如待连接区域120)脱落。为了获得沟槽开口所需的顶部CD，上面在图1中描述的修整工艺需要使碳层106水平地凹陷到目标值，以便提供下面的层(即，第四电介质层108、第三电介质层110)的充分曝光。然而，碳层也可以通过修整工艺垂直地凹陷，这导致碳层的厚度减小。减小的碳层厚度可以减少沟槽蚀刻工艺的工艺窗口，因为在随后的蚀刻工艺期间碳层可能无法为未暴露的半导体结构提供足够的保护。
图2至图8是根据本公开的方面的制造双镶嵌结构的各种中间步骤的截面图。图2示出了半导体结构200，其具有与半导体结构100类似的配置。如图所示，半导体结构200具有形成在第一电介质层218中的待连接区域220、形成在第一电介质层218和待连接区域220上方的阻挡层216、位于阻挡层216上方的第二电介质层214、形成在第二电介质层214上方的第三电介质层210、以及形成在第三电介质层210上方的第四电介质层208。当然，图2中所示的结构仅仅是示例，并且半导体结构200可以包括附加层或附加部件。例如，半导体结构200可以包括其他接触结构、栅极区域、源极区域、漏极区域等。半导体结构200还可以包括基于技术要求的其他膜层。
掩模叠层201布置在半导体结构200的第四电介质层208上方。类似于图1，掩模叠层201可包括诸如碳层的第一掩模层206、诸如DARC层的第二掩模层204、以及光致抗蚀剂层202。第一图案222根据诸如光刻工艺的任何合适的技术形成在光致抗蚀剂层202中。当然，图2仅仅是示例，并且掩模叠层可以包括附加层，例如底部抗反射涂层(BARC)、硬掩模层等。
在图2的示例性实施例中，待连接区域220可以是由Cu制成的下层金属线结构。需要说明的是，待连接区域220可以是其他合适的导电区，例如源极接触结构、漏极接触结构、栅极接触结构等。阻挡层216可以是厚度从
Figure BDA0002525422940000071
到
Figure BDA0002525422940000072
的TiN。第二电介质层214可以是厚度从
Figure BDA0002525422940000073
至
Figure BDA0002525422940000074
的SiO层。第三电介质层210可以是厚度从
Figure BDA0002525422940000075
至
Figure BDA0002525422940000076
的NDC层。第四电介质层208可以是厚度从
Figure BDA0002525422940000081
至
Figure BDA0002525422940000082
的SiO层。碳层206的厚度范围可以从
Figure BDA0002525422940000083
到
Figure BDA0002525422940000084
DARC层204可以具有从
Figure BDA0002525422940000085
至
Figure BDA0002525422940000086
的厚度，并且光致抗蚀剂层202可以具有从
Figure BDA0002525422940000087
至
Figure BDA0002525422940000088
的厚度。另外，基于电路设计，第一图案222可具有50nm与200nm之间的CD。
在图3中，可以应用第一蚀刻工艺。第一蚀刻工艺可以根据第一图案222蚀刻半导体结构200和掩模叠层201，以将第一图案222转移到DARC层204、碳层206中，并进一步延伸到半导体结构200中以形成围绕中心轴B-B’定位的第二图案224。例如，如图2所示，第二图案224可以穿过第四电介质层208、第三电介质层210，并延伸到第二电介质层214中。第二图案224可以具有侧壁224a和延伸到第二电介质层214中并定位在阻挡层216上方的底部224b。如图所示，待连接区域220也可以位于中心轴B-B’上。
在一些实施例中，第一蚀刻工艺可使用蚀刻气体，例如O2、CF4、CHF3等。第一蚀刻工艺可以在15℃至60℃的温度、20Torr与80Torr之间的压力、600W与1000W之间的源功率、以及0W与400W之间的偏置功率下操作。第一蚀刻工艺可以是电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(CCP)蚀刻、反应离子蚀刻(RIE)等。在一些实施例中，第二图案224可以具有1000nm至3000nm之间的深度T1，在第二图案224的底部224b处具有范围从70nm至110nm的CD1，并且在第四电介质层208中具有100nm与140nm之间的CD0。
在图4A中，可以应用第一修整工艺步骤。第一修整工艺步骤可以去除光致抗蚀剂层202，并且进一步在横向方向(例如，平行于晶片表面的水平方向)上凹陷或底切碳层206的一部分以形成第三图案226。第三图案226可包括形成在DARC层204中的第一开口226a、形成在碳层206中的第二开口226b、以及形成在半导体结构中并具有锥形轮廓的第三开口226c。如图4A所示，第三开口226c可以穿过第四电介质层208、第三电介质层210、并延伸到第二电介质层214中以形成底部226c”。底部226c”可以以T2的深度定位在阻挡层216上方。
仍然参考图4A，第一开口226a可具有第一侧壁226a’，第二开口226b可具有第二侧壁226b’，并且第三开口226c可具有第三侧壁226c’。如图所示，第二开口226b的第二侧壁226b’的位置比第一开口226a的第一侧壁226a’和第三开口226c的第三侧壁226c’更远离中心轴B-B’。在一些实施例中，第一开口226a可具有130nm与170nm之间的CD3。第二开口226b可具有在200nm与240nm之间的CD2。第三开口226c可以具有与第二图案224中的位于半导体结构200中的部分相同的尺寸。因此，第四电介质层208处的第三开口226c的CD可以等于CD0，并且底部226c”处的第三个开口的CD可以等于CD1。
图4B是在第一修整工艺之后的半导体结构200的俯视图。第一开口226a和第二开口226b可具有大致圆形的形状。如图4B所示，第二开口226b的第二侧壁226b’的位置分别比第一开口和第三开口的第一侧壁226a’和第三侧壁226c更远离中心轴B-B’。应该提到的是，虽然示出为大致圆形形状，但是第一开口226a、第二开口226b和第三开口226c可以具有其他形状，例如正方形、三角形或基于技术要求的任何其他合适的形状。
在一些实施例中，第一修整工艺可以是通过使用诸如O2、N2、H2、Ar等气体的等离子体处理。第一修整工艺可以在10℃和80℃之间的温度、在60Torr和80Torr之间的压力、以及在500W和1200W之间的源功率下操作。第一修整工艺可以使用与第一蚀刻工艺相同的设备操作。
在图5中，可以应用穿透工艺来去除DARC层204。在穿透性工艺之后，可以形成图案227。图案227可以具有形成在碳层206中的顶部开口227a和形成在半导体结构200中的底部开口227b。顶部开口227a可以具有侧壁227a’和等于CD4的CD。底部开口227b可以具有侧壁227b’和CD等于CD5的底部227b”。底部227b”与阻挡层216之间的距离是T3。将图4A的第三图案226与图5的图案227相比较，可以看出，穿透工艺可以使第三图案226中的第二开口226b扩展，以形成顶部开口227a。因此，顶部开口227a的CD4大于图4A中所示的第二开口226b的CD2。穿透工艺可以进一步蚀刻第三开口226c的第三侧壁226c’和底部226c”，以形成底部开口227b。比较图4A中所示的第三开口226c和底部开口227b，底部开口227b的底部227b”更深地延伸到第二电介质层214中。因此，T3小于图4A中所示的T2。在一些实施例中，T3可以小于在
Figure BDA0002525422940000091
到
Figure BDA0002525422940000092
之间的范围内的T2。
在一些实施例中，穿透工艺可以是类似于第一蚀刻工艺的等离子体蚀刻工艺。例如，穿透工艺可以使用类似的蚀刻气体、温度、压力、源功率、偏置功率和设备来进行第一蚀刻工艺。然而，与第一蚀刻工艺相比，穿透工艺具有更短的工艺时间。在一些实施例中，穿透工艺的工艺时间在5秒至30秒的范围内。
在图6中，可以应用第二修整工艺步骤以使碳层206凹陷以形成第四图案228。第四图案228可以具有在碳层206中形成的第四开口228a和在半导体结构200中形成的第五开口228b。在第二修整工艺期间，碳层206可以沿水平方向和垂直方向凹陷。因此，图5中所示的顶部开口227a可以由于碳层206沿水平方向的凹陷而扩展以形成第四开口228a。在第二修整工艺之后，可以暴露第四电介质层208的一部分。另外，第四开口228a的CD6可以大于图5中所示的CD4。
在一些实施例中，碳层206沿垂直方向的凹陷可以减小碳层206的厚度。在一些实施例中，图5中所示的底部开口227b可以不受第二修整工艺的影响，并且第五开口228b可以具有与底部开口227b相同的尺寸。在一些实施例中，根据修整工艺，第五开口228b可具有与底部开口227b不同的尺寸。例如，第五开口228b可以具有底部CD7，其大于底部开口227b的底部CD5。
在一些实施例中，第二修整工艺可以在与第一修整工艺类似的工艺条件下操作。例如，第二修整工艺可以通过氧等离子体、由N2/O2混合气体产生的等离子体、或其他合适的等离子体来实现。
在图7中，可以根据第四图案228施加第二蚀刻工艺，以将第四图案转移到半导体结构200中，从而形成互连开口(或双镶嵌开口)230。互连开口230可以包括沟槽开口230a和通孔开口230b。在第二蚀刻工艺期间，可以去除半导体结构200中的未被碳层206覆盖的暴露区域的部分，以形成具有顶部CD8的沟槽开口230a。例如，如图7所示，第二蚀刻等离子体可以去除第四电介质层208、第三电介质层210的暴露区域，并且还去除第二电介质层214的暴露区域的一部分以形成沟槽开口230a。另外，可以通过第二蚀刻工艺蚀刻第五开口228b的侧壁228b’和底部228b”，以形成暴露待连接区域220并具有底部临界尺寸CD9的通孔开口230b。在第二蚀刻工艺之后，通孔开口230b的侧壁230b’的位置可以比第五开口228b的侧壁228b”更远离中心轴B-B’。
在一些实施例中，沟槽开口的顶部CD8可以在200nm至400nm的范围内。通孔开口的底部CD9可以在60nm至150nm的范围内。通孔开口的深度T4可以在
Figure BDA0002525422940000111
至
Figure BDA0002525422940000112
的范围内。第二蚀刻工艺可以应用包括CF4、CHF4、CH2F2、Ar、N2或其他合适的蚀刻气体的蚀刻气体。第二蚀刻工艺可以在15℃至60℃的温度、20Torr与80Torr之间的压力、600W与1000W之间的源功率、以及0W与400W之间的偏置功率下操作。第二蚀刻工艺可以是电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(CCP)蚀刻、反应离子蚀刻(RIE)等。
在图8中，图7中所示的互连开口230随后可以通过导电阻挡层232(例如Ta层、TiN层、TaN等)来覆盖，然后通过诸如电镀工艺、CVD工艺、PVD工艺、溅射工艺或其他合适的沉积工艺的工艺来填充导电层234，例如Cu、W、Ru等。可以应用诸如CMP工艺的表面平坦化以去除第四电介质层208上方的过量导电层以形成互连结构236。
图8示出了在半导体结构200中形成的示例性互连结构236。互连结构236具有双镶嵌结构，其包括导电阻挡层232和导电层234。导电层234填充沟槽开口230a以形成导电沟槽236a，并填充通孔开口230b以形成导电通孔236b。互连结构236通过导电通孔236b电连接到待连接区域220。
图9是根据本公开的实施例的用于制造3D-NAND结构的示例性过程900的流程图。
过程900开始于步骤910，其中在半导体结构上方形成掩模叠层。如上所述，掩模叠层可包括形成在抗蚀剂层中的第一图案、形成在抗蚀剂层下方的第一掩模层、以及设置在第一掩模层和半导体结构之间的第二掩模层。半导体结构可以包括待连接区域、形成在待连接区域上方的阻挡层、以及形成在阻挡层上方的多个电介质层。在一些实施例中，第一掩模层可以是DARC层，并且第二掩模层可以是碳层。在一些实施例中，可以如参考图2所示来执行步骤910。
然后，过程900进行到步骤920，其中可以应用第一蚀刻工艺。第一蚀刻工艺可以根据第一图案蚀刻半导体结构，以将第一图案转移到第一掩模层、第二掩模层和半导体结构的一部分中，从而形成第二图案。第二图案具有侧壁和延伸到半导体结构中的底部。在一些实施例中，可以如参考图3所示来执行步骤920。
在过程900的步骤930中，执行第一修整工艺。第一修整工艺可以去除抗蚀剂层，并且进一步凹陷或底切第二掩模层的一部分以形成第三图案。第三图案包括形成在第一掩模层中的第一开口、形成在第二掩模层中的第二开口、以及形成在半导体结构中的第三开口。第一开口具有第一侧壁，第二开口具有第二侧壁，并且第三开口具有第三侧壁。相应开口的第一、第二和第三侧壁围绕中心轴形成，并且第二开口的第二侧壁的位置分别比第一和第三开口的第一和第三侧壁更远离中心轴。在一些实施例中，可以如参考图4所示执行步骤930。
然后，过程900进行到步骤940，其中通过穿透工艺去除第一掩模层。穿透工艺可以是短时间段内的等离子体处理。此外，可以应用第二修整工艺来使第二掩模凹陷以形成第四图案。第四图案包括形成在第二掩模层中的第四开口和延伸到半导体结构中的第五开口。在一些实施例中，可以如参考图5和图6所示来执行步骤940。
在过程900的步骤950中，可以根据第四图案应用第二蚀刻工艺，以将第四图案转移到半导体结构中，以便形成互连开口。互连开口可以包括沟槽开口和通孔开口，以暴露待连接区域。此外，互连开口随后可以被导电阻挡层(例如Ta层)覆盖，然后通过电镀工艺填充导电层，例如Cu。可以应用诸如CMP工艺的表面平坦化以去除半导体结构的顶表面上方的过量导电层，以在半导体结构中形成互连结构。在一些实施例中，可以如参考图7和图8所示执行步骤950。
应当注意，可以在过程900之前、期间和之后提供附加的步骤，并且对于过程900的附加实施例，可以以不同的顺序替换、消除或执行所描述的一些步骤。在随后的工艺步骤中，在半导体结构200上方可以形成各种附加互连结构(例如，具有导线和/或通孔的金属化层)。这种互连结构将半导体结构200与其他接触结构和/或有源器件电连接以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的附加器件特征。
与相关示例相比，本文描述的各种实施例提供了若干优点。例如，为了形成在与沟槽开口相关联的顶部CD和与互连结构的通孔开口相关联的底部CD之间具有足够CD差的互连结构，相关示例具有工艺限制，例如掩模保护不足，或与干法蚀刻或光刻相关的不足够的工艺窗口。在本公开中，可以在半导体结构上方形成第一掩模层，并且可以在第一掩模层和半导体结构之间设置第二掩模层。可以形成图案，该图案包括形成在第一掩模层中的第一开口、形成在第二掩模层中的第二开口、以及形成在半导体中的第三开口。可以应用修整工艺以通过使用第一掩模层作为保护层来扩展第二掩模层中的第二开口。因此，可以在第二掩模层中获得扩展开口，同时由于第一掩模层的保护而保持第二掩模层的高度。随后通过应用蚀刻工艺将扩展的开口转移到半导体结构中以形成具有所需CD的沟槽开口。另外，在蚀刻工艺期间，第二掩模层的保持高度可以提供足够的高度。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在半导体结构上方形成掩模叠层，所述掩模叠层包括第一掩模层和布置在所述第一掩模层和所述半导体结构之间的第二掩模层；
图案化所述掩模叠层中的第一图案，所述第一图案包括具有形成在所述第一掩模层中的第一侧壁的第一开口、具有形成在所述第二掩模层中的第二侧壁的第二开口、以及具有形成在所述半导体结构中的第三侧壁的第三开口，其中相应开口的所述第一侧壁、第二侧壁和第三侧壁围绕中心轴形成，并且所述第二开口的第二侧壁的位置分别比所述第一开口的第一侧壁和所述第三开口的第三侧壁更远离所述中心轴；以及
利用穿透工艺去除所述第一掩模层，所述穿透工艺使所述第二开口扩展以形成顶部开口，并蚀刻所述第三开口的第三侧壁和底部以形成底部开口。
2.根据权利要求1所述的方法，其中，所述掩模叠层还包括形成在所述第一掩模层上方的抗蚀剂层，并且图案化所述掩模叠层以形成所述第一图案还包括：
在所述抗蚀剂层中图案化第二图案；
执行第一蚀刻工艺，所述第一蚀刻工艺将所述第二图案转移到所述第一掩模层、所述第二掩模层和所述半导体结构中，并形成延伸到所述半导体结构中的第三图案；以及
执行第一修整工艺以去除所述抗蚀剂层和所述第二掩模层的一部分，以形成所述第一图案的所述第二开口。
3.根据权利要求2所述的方法，还包括：
去除所述第一掩模层并执行第二修整工艺以使所述第二掩模层凹陷，从而形成第四图案，所述第四图案包括形成在所述第二掩模层中的第四开口和形成在所述半导体结构中的第五开口；以及
根据所述第四图案执行第二蚀刻工艺，以形成包括沟槽开口和通孔开口的互连开口。
4.根据权利要求3所述的方法，还包括：
通过蚀刻工艺去除所述第一掩模层，所述蚀刻工艺还蚀刻所述第二开口和所述第三开口的侧壁。
5.根据权利要求1所述的方法，其中所述第二开口的临界尺寸(CD)大于所述第一开口的CD和所述第三开口的CD。
6.根据权利要求1所述的方法，其中所述第三开口具有锥形轮廓。
7.根据权利要求3所述的方法，其中在执行所述第二修整工艺以使所述第二掩模层凹陷之后，所述第四开口的临界尺寸大于所述第二开口的临界尺寸。
8.根据权利要求3所述的方法，其中，所述半导体结构还包括：设置在所述中心轴上的待连接区域、形成在所述待连接区域上方的阻挡层、以及形成在所述阻挡层上方的多个电介质层。
9.根据权利要求8所述的方法，其中，执行所述第二蚀刻工艺还包括：
蚀刻所述半导体结构的未被所述第二掩模层覆盖的暴露区域，以形成具有顶部临界尺寸的所述沟槽开口；以及
蚀刻所述第五开口的侧壁和底部以形成所述通孔开口，所述通孔开口暴露所述待连接区域并且具有小于所述顶部临界尺寸的底部临界尺寸。
10.一种用于制造半导体器件的方法，所述方法包括：
在半导体结构上方形成掩模叠层，所述掩模叠层包括形成在抗蚀剂层中的第一图案、形成在所述抗蚀剂层下方的第一掩模层、以及形成在所述第一掩模层和所述半导体结构之间的第二掩模层；
执行第一蚀刻工艺，所述第一蚀刻工艺根据所述第一图案蚀刻所述半导体结构，以将所述第一图案转移到所述第一掩模层、所述第二掩模层和所述半导体结构中，以形成第二图案，所述第二图案具有延伸到所述半导体结构中的侧壁；
执行第一修整工艺，所述第一修整工艺去除所述抗蚀剂层和所述第二掩模层的一部分以形成第三图案，其中所述第三图案具有第一开口、第二开口以及第三开口，所述第一开口具有形成在所述第一掩模层中的第一侧壁，所述第二开口具有形成在所述第二掩模层中的第二侧壁，所述第三开口具有形成在所述半导体结构中的第三侧壁，其中相应开口的所述第一侧壁、第二侧壁和第三侧壁围绕中心轴形成，并且所述第二开口的第二侧壁的位置分别比所述第一开口的第一侧壁和第三开口的第三侧壁更远离所述中心轴；以及
利用穿透工艺去除所述第一掩模层，所述穿透工艺使所述第二开口扩展以形成顶部开口，并蚀刻所述第三开口的第三侧壁和底部以形成底部开口。
11.根据权利要求10所述的方法，其中所述第二开口的临界尺寸(CD)大于所述第一开口的CD和所述第三开口的CD。
12.根据权利要求10所述的方法，其中所述第四开口的临界尺寸(CD)大于所述第五开口的CD。
13.根据权利要求10所述的方法，其中在执行所述第二修整工艺以使所述第二掩模层凹陷之后，所述第四开口的临界尺寸大于所述第二开口的临界尺寸。
14.根据权利要求10所述的方法，其中，去除所述第一掩模层包括：
通过蚀刻工艺去除所述第一掩模层，所述蚀刻工艺还蚀刻所述第二开口和所述第三开口的侧壁。
15.根据权利要求10所述的方法，其中，所述半导体结构包括：设置在所述中心轴上的待连接区域、形成在所述待连接区域上方的阻挡层、以及形成在所述阻挡层上方的多个电介质层。
16.根据权利要求15所述的方法，其中，执行所述第二蚀刻工艺还包括：
蚀刻所述半导体结构的未被所述第二掩模层覆盖的暴露区域，以形成具有顶部临界尺寸的所述沟槽开口；以及
蚀刻所述第五开口的侧壁和底部以形成所述通孔开口，所述通孔开口暴露所述待连接区域并且具有小于所述顶部临界尺寸的底部临界尺寸。
17.根据权利要求10所述的方法，其中所述第三开口具有锥形轮廓。
18.一种用于制造半导体器件的方法，所述方法包括：
形成半导体结构，所述半导体结构包括设置在中心轴上的待连接区域、形成在所述待连接区域上方的阻挡层、以及形成在所述阻挡层上方的多个电介质层；
在所述半导体结构上方形成掩模叠层，所述掩模叠层包括第一掩模层和布置在所述第一掩模层和所述半导体结构之间的第二掩模层；
图案化所述掩模叠层中的第一图案，所述第一图案包括第一开口、第二开口以及第三开口，所述第一开口具有形成在所述第一掩模层中的第一侧壁，所述第二开口具有形成在所述第二掩模层中的第二侧壁，所述第三开口具有形成在所述半导体结构的所述多个电介质层中的第三侧壁和设置在所述阻挡层上方的底部，其中相应开口的第一侧壁、第二侧壁和第三侧壁围绕所述中心轴布置，并且所述第二开口的临界尺寸分别大于所述第一开口的临界尺寸和所述第三开口的临界尺寸；以及
利用穿透工艺去除所述第一掩模层，所述穿透工艺使所述第二开口扩展以形成顶部开口，并蚀刻所述第三开口的第三侧壁和底部以形成底部开口。
19.根据权利要求18所述的方法，其中，所述掩模叠层还包括形成在所述第一掩模层上方的抗蚀剂层，并且图案化所述掩模叠层以形成所述第一图案还包括：
在所述抗蚀剂层中图案化第二图案；
执行第一蚀刻工艺，所述第一蚀刻工艺将所述第二图案转移到所述第一掩模层、所述第二掩模层和所述半导体结构中，并形成第三图案，所述第三图案具有延伸到所述半导体结构的所述多个电介质层中的侧壁和设置在所述阻挡层上方的底部；以及
执行第一修整工艺以去除所述抗蚀剂层和所述第二掩模层的一部分，以形成所述第一图案的所述第二开口。
20.根据权利要求19所述的方法，还包括：
去除所述第一掩模层并执行第二修整工艺以使所述第二掩模层凹陷，从而形成第四图案，所述第四图案包括形成在所述第二掩模层中的第四开口和形成在所述半导体结构中的第五开口；以及
根据所述第四图案执行第二蚀刻工艺以形成包括沟槽开口和通孔开口的互连开口，其中，所述沟槽开口形成在所述多个电介质层中，所述通孔开口设置在所述沟槽开口下方，并且还暴露所述待连接区域。
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