CN111599824A - 一种阵列基板、制备方法以及显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板、制备方法以及显示装置。该阵列基板中，第一薄膜晶体管的有源层包括同层设置的多晶硅以及金属氧化物，且金属氧化物在衬底上的投影位于多晶硅在衬底上的投影内。可见，该第一薄膜晶体管采用金属氧化物作为沟道，由于金属氧化物的电子迁移率高于多晶硅晶体管的沟道电子迁移率，因此能够降低第一薄膜晶体管的漏电流。除此，金属氧化物与多晶硅同层设置，使得多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，此时，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，使得像素电路的整体厚度降低，且多晶硅晶体管的有源层刻蚀孔无需采用额外的深孔刻蚀工艺。

Description

一种阵列基板、制备方法以及显示装置
技术领域
本发明涉及显示技术领域，更具体地说，涉及一种阵列基板、制备方法以及显示装置。
背景技术
混合型晶体管像素电路(Hybrid TFT)是指像素电路中的晶体管既包括多晶硅晶体管，又包括金属氧化物晶体管。发明人发现，目前在制备该像素电路时，首先制备多晶硅晶体管，之后制备金属氧化物晶体管，这导致像素电路的整体厚度较大、多晶硅晶体管的有源层的刻蚀孔的深度较大，进而增大工艺难度。
因此，如何提供一种阵列基板，能够降低混合型晶体管像素电路的膜层厚度，进而降低刻蚀孔工艺难度，是本领域技术人员亟待解决的一大技术难题。
发明内容
有鉴于此，本发明提供了一种阵列基板，能够降低混合型晶体管像素电路的膜层厚度。
为实现上述目的，本发明提供如下技术方案：
一种阵列基板，包括衬底以及设置在所述衬底上的至少一个第一薄膜晶体管，所述第一薄膜晶体管的有源层包括多晶硅以及金属氧化物，其中，金属氧化物与多晶硅位于同层，且所述金属氧化物在所述衬底上的投影位于所述多晶硅在所述衬底上的投影内。
一种阵列基板的制备方法，包括：
提供一衬底；
在所述衬底的一侧表面形成至少一个第一多晶硅岛以及至少一个第二多晶硅岛，所述第一多晶硅岛开设有凹槽；
遮挡所述第二多晶硅岛，对所述第一多晶硅岛进行离子注入，形成P型半导体；
遮挡所述第二多晶硅岛以及所述第一多晶硅岛的沟道，对所述第一多晶硅岛的源漏两极进行离子注入，形成N型半导体；
在所述第一多晶硅岛的凹槽内填充金属氧化物。
一种显示装置，包括任意一项上述的阵列基板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明提供了一种阵列基板、制备方法以及显示装置，该阵列基板包括衬底以及设置在所述衬底上的至少一个第一薄膜晶体管，该第一薄膜晶体管的有源层包括同层设置的多晶硅以及金属氧化物，且所述金属氧化物在所述衬底上的投影位于所述多晶硅在所述衬底上的投影内。可见，本方案中，采用金属氧化物作为该第一薄膜晶体管的沟道，其电子迁移率高于多晶硅晶体管的沟道电子迁移率，使得在该第一薄膜晶体管被驱动时，能够降低第一薄膜晶体管的漏电流。除此，本方案中，由于金属氧化物与多晶硅同层设置，使得多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，此时，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，使得采用本方案提供的阵列基板形成的像素电路的整体厚度降低，且该像素电路中，多晶硅晶体管的有源层刻蚀孔无需采用额外的深孔工艺，降低了刻蚀孔工艺难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的一种7T1C电路的电路图；
图2为图1所示的7T1C电路的膜层结构示意图；
图3为本发明实施例提供的一种阵列基板的结构示意图；
图4为本发明实施例提供的一种阵列基板中一种有源层的俯视图；
图5为本发明实施例提供的一种阵列基板中另一种有源层的俯视图；
图6为本发明实施例提供的一种阵列基板的又一结构示意图；
图7为本发明实施例提供的一种阵列基板的又一结构示意图；
图8为本发明实施例提供的一种阵列基板的制备方法的流程示意图；
图9为本发明实施例提供的一种阵列基板的局部结构示意图；
图10为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图11为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图12为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图13为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图14为本发明实施例提供的一种阵列基板的制备方法的又一流程示意图；
图15为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图16为本发明实施例提供的一种阵列基板的制备方法的又一流程示意图；
图17为本发明实施例提供的一种阵列基板的又一局部结构示意图；
图18为本发明实施例提供的一种阵列基板的制备方法的又一流程示意图；
图19为本发明实施例提供的一种阵列基板的又一结构示意图；
图20为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
通常，像素电路包括多个晶体管、电容以及发光器件，例如7T1C电路、4T1C电路等。正如背景技术所述，混合型晶体管像素电路(Hybrid TFT)是指像素电路中的晶体管既包括多晶硅晶体管，又包括金属氧化物晶体管，以7T1C电路进行举例，如图1所示，该像素电路包括7个晶体管，其中晶体管M1、M2、M3、M6以及M7采用多晶硅晶体管(poly-si TFT)，晶体管M4和M5采用金属氧化物晶体管(IGZO TFT)。
而发明人发现，在制备该7T1C电路时，多晶硅晶体管和金属氧化物晶体管是分开形成的。结合图2，图2为该7T1C电路的膜层结构示意图，该像素电路在制备时，首先制作多晶硅晶体管，如多晶硅晶体管201，然后制备电容202，之后再制作金属氧化物晶体管，如金属氧化物晶体管203，而这种制备方式会导致像素电路的整体厚度较大。从图2中不难发现，该像素电路中，多晶硅晶体管的有源层的刻蚀孔的深度H1也较大，而刻蚀深度大会加大工艺难度。
基于此，本发明提供了一种阵列基板，包括衬底以及设置在所述衬底上的至少一个第一薄膜晶体管，所述第一薄膜晶体管的有源层包括多晶硅以及金属氧化物，其中，金属氧化物与多晶硅位于同层，且所述金属氧化物在所述衬底上的投影位于所述多晶硅在所述衬底上的投影内。
可见，本方案提供的阵列基板中，采用金属氧化物作为该第一薄膜晶体管的沟道，而金属氧化物的电子迁移率要高于多晶硅晶体管的沟道电子迁移率，使得在该第一薄膜晶体具有与金属氧化物晶体管一样的低漏电流特性。并且，本方案中，由于金属氧化物与多晶硅同层设置，使得多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，此时，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，使得采用本方案提供的阵列基板形成的像素电路的整体厚度降低，且该像素电路中，多晶硅晶体管的有源层刻蚀孔无需采用额外的深孔工艺，降低了刻蚀孔工艺难度。
除此，本发明还提供了一种上述阵列基板的制备方法，包括：
提供一衬底；
在所述衬底的一侧表面形成至少一个第一多晶硅岛以及至少一个第二多晶硅岛，所述第一多晶硅岛开设有凹槽；
遮挡所述第二多晶硅岛，对所述第一多晶硅岛进行离子注入，形成P型半导体；
遮挡所述第二多晶硅岛以及所述第一多晶硅岛的沟道，对所述第一多晶硅岛的源漏两极进行离子注入，形成N型半导体；
在所述第一多晶硅岛的凹槽内填充金属氧化物。
通过上述步骤，可以制备出有源层包括同层设置的多晶硅以及金属氧化物的第一薄膜晶体管，使得像素电路中，多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，且，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，进而降低了像素电路的整体厚度，以及降低了多晶硅晶体管的有源层刻蚀孔的工艺难度。
进一步的，本发明还提供了一种显示装置，包括任意一项上述的阵列基板。该显示装置的工作原理与上述阵列基板的工作原理相同，均为降低像素电路的整体厚度的同时降低多晶硅晶体管的有源层刻蚀孔的工艺难度。
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图3，图3为本发明实施例提供的一种阵列基板的结构示意图，该阵列基板包括衬底31以及至少一个第一薄膜晶体管32。
在本实施例中，第一薄膜晶体管32设置在衬底31上，且第一薄膜晶体管32的有源层321包括同层设置的多晶硅321a以及金属氧化物321b。其中，所述金属氧化物321b在所述衬底31上的投影33位于所述多晶硅321a在所述衬底上的投影34内。
具体的，在本实施例提供的阵列基板中，衬底31可以为硬性基板，还可以为柔性基板。其中，硬性基板可以为玻璃基板，柔性基板的材料可以是聚酰亚胺(PI)、聚碳酸酯(PC)或聚对苯二甲酸乙二醇酯(PET)等。
通常，多晶硅晶体管的有源层为多晶硅Poly，根据该多晶硅注入的离子的不同，可以形成PMOS晶体管以及NMOS晶体管。而本方案中，是将NMOS晶体管的沟道中加入金属氧化物321b，将金属氧化物321b作为沟道，多晶硅作为源漏极对应的N型半导体，使得该第一薄膜晶体管32拥有和金属氧化物晶体管一样的低漏电流特性。需要说明的是，在本实施例中，金属氧化物321b可以为氧化铟镓锌(IGZO)，其电子迁移率高，制备工艺简单，均一性好且为透明结构。当然，金属氧化物还可以为其他材质，其能够增加沟道的电子迁移率即可。
除此，由于本第一薄膜晶体管32中的金属氧化物321b与多晶硅321a同层设置，即金属氧化物不单独占用其他膜层，因此本第一薄膜晶体管的厚度可以与常规多晶硅晶体管的厚度相同。并且可以在制备常规多晶硅晶体管的有源层的同一道工序，制备该第一薄膜晶体管的有源层，使得该第一薄膜晶体管的有源层刻蚀孔的深度与多晶硅晶体管的有源层刻蚀孔的深度相同，相比于现有技术中金属氧化物晶体管需要在形成多晶硅晶体管后再进行制备的方式，降低了像素电路的整体厚度，降低了有源层刻蚀孔的工艺难度以及简化了混合型像素电路的制备流程。
示意性的，结合图2，现有的多晶硅晶体管的有源层的刻蚀孔的深度为H1，该深度H1至少大于常规单独的多晶硅晶体管的有源层刻蚀孔的深度与金属氧化物半导体晶体管的有源层刻蚀孔的深度之和，因此，在混合型像素电路中，需要采用深孔工艺进行多晶硅晶体管的有源层刻蚀孔的刻蚀，其工艺难度较大。而本方案如图3所示，第一薄膜晶体管32的有源层的刻蚀深度H2与一个常规单独的多晶硅晶体管的有源层刻蚀孔的深度相同。很显然，深度H2要小于深度H1，假设常规单独的多晶硅晶体管的有源层刻蚀孔的深度与金属氧化物半导体晶体管的有源层刻蚀孔的深度相同的情况下，深度H2小于深度H1的一半。可见，本方案提供的第一薄膜晶体管能够降低有源层刻蚀孔的工艺难度，并降低了像素电路的整体厚度。
在上述实施例的基础上，本发明实施例还进一步提供了几种第一薄膜晶体管的有源层中，多晶硅321a以及金属氧化物321b的位置关系。例如，如图4所示，图4为本发明实施例提供的一种有源层的俯视图。在该有源层中，沿平行于衬底所在平面的方向上，多晶硅321a环绕所述金属氧化物321b的四周设置，即多晶硅321a包围所述金属氧化物321b，除此，还可以是将金属氧化物填充整个第一薄膜晶体管的沟道，如图5所示。
通常，在晶体管的制备过程中，需要进行氢化处理，而在进行氢化操作时，氢离子会发生垂直于衬底所在平面的纵向扩散，以及平行于衬底所在平面的横向扩散。而本方案中，由于将多晶硅设置成环绕金属氧化物的方式，使得在极少量的氢离子的横向扩展发生在靠近源漏极的沟道位置，而结合图4可知，本方案提供的有源层中，靠近源漏极的沟道位置为多晶硅，因此，当氢离子发生横向扩散时，氢离子不会扩展至位于沟道中间的金属氧化物处。
在上述实施例的基础上，结合图3，本实施例提供的阵列基板中，所述第一薄膜晶体管32还包括栅极35。值得一提的是，在本实施例中，所述栅极35包括至少两个子金属层，其中一个所述子金属层为钛金属层。
正如上文所述，在第一薄膜晶体管的制备过程中，需要进行氢化处理，而在进行氢化操作时，氢离子会发生垂直于衬底所在平面的纵向扩散，以及平行于衬底所在平面的横向扩散。因此，在本实施例中，将栅极设置成包含多层子金属层的结构，并且其中一层子金属层采用钛金属层，以使钛金属层阻隔在进行氢化操作时，氢离子对金属氧化物沟道的纵向扩散。
需要进行说明的是，在本实施例中，并不限定栅极包含的子金属层的层数，例如，当所述栅极包括两个子金属层时，其中一个所述子金属层为钛金属层，另一个所述子金属层为鉬金属层。又如，当栅极包括三个子金属层，沿垂直于所述衬底所在平面的方向上，三个所述子金属层可以依次为钛金属层、铝金属层以及钛金属层。而无论栅极包括几层金属层，在本实施例中，只需保证栅极包括的多个子金属层中，其中至少一个金属层为钛金属层，或者为与钛金属层具有相同的氢离子隔离效果的金属层即可。
可见，上面实施例是通过选用栅极中各子金属层的材料，以实现隔离氢离子纵向扩散至金属氧化物沟道的作用。除此，为了更好的隔离氢离子的纵向扩散，在本实施例中，还进一步限定了栅极的设置位置。
具体的，如图6所示，在同一所述第一薄膜晶体管中，设置所述栅极在所述衬底上的投影36覆盖所述金属氧化物在所述衬底上的投影33。这样使得氢离子如图中箭头方向进行纵向扩展时，由于栅极在衬底上的投影覆盖了金属氧化物在衬底上的投影，使得氢离子的扩散截止到栅极层，氢离子不会扩展至有源层中的金属氧化物中。
在上述实施例的基础上，如图7所示，本发明实施例还提供了一种阵列基板，该阵列基板包括第一薄膜晶体管32以及至少一个第二薄膜晶体管37。其中，所述第二薄膜晶体管37设置在所述衬底31上，且第二薄膜晶体管的有源层371为多晶硅。
值得一提的是，在本实施例中，所述第一薄膜晶体管的有源层371与所述第二薄膜晶体管的有源层321位于同层。即，在本方案中，第一薄膜晶体管的有源层可以与多晶硅晶体管中的有源层采用同一道工序制备，在形成了第一薄膜晶体管中包含金属氧化物的有源层后，还可以将第一薄膜晶体管的栅极以及多晶硅晶体管的栅极也采用同一道工艺制备，以及同时执行后续工艺流程。
由于本发明实施例提供的第一薄膜晶体管可以与常规的多晶硅晶体管一同制备，因此，无需在制备了多晶硅晶体管后才能在多晶硅晶体管的膜层上制备金属氧化物晶体管，进而采用本方案提供的第一薄膜晶体管构成的混合像素电路还能够简化混合型像素电路的制备流程。
结合图7不难发现，采用同一道工序制备的阵列基板中，第一薄膜晶体管32的有源层的刻蚀深度与多晶硅晶体管37的有源层刻蚀孔的深度相同，均为深度H2。
综上，本方案提供的阵列基板中，采用金属氧化物作为该第一薄膜晶体管的沟道，而金属氧化物的电子迁移率要高于多晶硅晶体管的沟道电子迁移率，使得在该第一薄膜晶体具有与金属氧化物晶体管一样的低漏电流特性。并且，本方案中，由于金属氧化物与多晶硅同层设置，使得多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，此时，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，使得采用本方案提供的阵列基板形成的像素电路的整体厚度降低，且该像素电路中，多晶硅晶体管的有源层刻蚀孔无需采用额外的深孔工艺，降低了刻蚀孔工艺难度。
在上述实施例的基础上，本发明实施例还提供了一种制备上述阵列基板的制备方法，如图8所示，包括步骤：
S81、提供一衬底；
其中，在本实施例中，衬底可以为硬性基板，还可以为柔性基板。其中，硬性基板可以为玻璃基板，柔性基板的材料可以是聚酰亚胺(PI)、聚碳酸酯(PC)或聚对苯二甲酸乙二醇酯(PET)等。
在本实施例中，以衬底为玻璃板为例，对本发明实施例提供的制备方法进行逐一介绍。
S82、在所述衬底的一侧表面形成至少一个第一多晶硅岛以及至少一个第二多晶硅岛，其中，所述第一多晶硅岛开设有凹槽；
通常，在玻璃板上形成多个多晶硅岛，首先对玻璃基板进行清洗，去除杂质，然后铺设PEVCD缓冲层以及有源层，其中PEVCD缓冲层可以包括SiNx层以及SiO层，SiNx层用于隔离玻璃中金属杂质离子，SiO层的导热系数低，利于结晶，有源层为a-Si层。通过对a-Si层进行激光照射，将a-Si晶化成多晶硅Poly-Si，然后对多晶硅进行刻蚀，如图9所示，本步骤在衬底90的一侧表面形成形成至少一个第一多晶硅岛91以及至少一个第二多晶硅岛92，在本实施例中，所述第一多晶硅岛91开设有凹槽93。
S83、遮挡所述第二多晶硅岛，对所述第一多晶硅岛进行离子注入，形成P型半导体；
在本实施例中，第一多晶硅岛用于形成NMOS的有源层，第二多晶硅岛用于形成PMOS的有源层。本步骤为进行沟道掺杂，如图10所示，具体为：遮挡第二多晶硅岛92，其中，对第一多晶硅岛91进行离子注入，使得第一多晶硅岛形成P型半导体。
S84、遮挡所述第二多晶硅岛以及所述第一多晶硅岛的沟道，对所述第一多晶硅岛的源漏两极进行离子注入，形成N型半导体；
本步骤为进行N掺杂，如图11所示，遮挡第二多晶硅岛的全部以及第一多晶硅岛的沟道部分，对第一多晶硅岛的源漏两级进行离子注入，形成N型半导体。
S85、在所述第一多晶硅岛的凹槽内填充金属氧化物。
本发明实施例还提供了一种步骤S85的具体实现方式，首先在所述衬底靠近所述第一多晶硅岛的一侧表面铺设覆盖所述第一多晶硅岛以及所述第二多晶硅岛的金属氧化物膜层。之后刻蚀所述金属氧化物膜层，形成与所述第一多晶硅岛同层且位于所述第一多晶硅岛的凹槽内的金属氧化物。
具体的，本发明提供的制备方法，在图11的基础上，如图12所示，本步骤在所述衬底靠近所述第一多晶硅岛的一侧表面铺设覆盖所述第一多晶硅岛以及所述第二多晶硅岛的金属氧化物膜层121。
然后在图12所示的半导体中间件的基础上，如图13所示，刻蚀所述金属氧化物膜层，形成与所述第一多晶硅岛同层且位于所述第一多晶硅岛的凹槽内的金属氧化物131。
可见，采用本步骤制备的阵列基板，采用金属氧化物作为该第一薄膜晶体管的沟道，而金属氧化物的电子迁移率要高于多晶硅晶体管的沟道电子迁移率，使得在该第一薄膜晶体具有与金属氧化物晶体管一样的低漏电流特性。并且，本方案中，由于金属氧化物与多晶硅同层设置，使得多晶硅晶体管的有源层与该第一薄膜晶体管的有源层可以采用同一道工序制备，此时，多晶硅晶体管的有源层刻蚀孔的深度与该第一薄膜晶体管的有源层刻蚀孔的深度相同，使得采用本方案提供的阵列基板形成的像素电路的整体厚度降低，且该像素电路中，多晶硅晶体管的有源层刻蚀孔无需采用额外的深孔工艺，降低了刻蚀孔工艺难度。
在上述实施例的基础上，本发明实施例提供的制备方法，如图14所示，还包括步骤：
S141、在所述第一多晶硅岛以及所述第二多晶硅岛的表面铺设栅绝缘层；
S142、在所述栅绝缘层的表面铺设第一金属层，所述第一金属层包括至少两个子金属层，一个所述子金属层为钛金属层；
S143、刻蚀所述第一金属层，形成栅极。
本步骤是在图13所示的半导体中间件的基础上，如图15所示，铺设栅绝缘层151，并在栅绝缘层151的表面形成至少两层子金属层，由多层子金属层作为第一金属层，该第一金属层用于刻蚀成栅极。
如上文所述，在第一薄膜晶体管的制备过程中，需要进行氢化处理，而在进行氢化操作时，氢离子会发生垂直于衬底所在平面的纵向扩散，以及平行于衬底所在平面的横向扩散。因此，本步骤制备栅极包含多层子金属层，并且采用其中一层子金属层采用钛金属层，以使钛金属层阻隔在进行氢化操作时，氢离子对金属氧化物沟道的纵向扩散。
同样，在本实施例中，并不限定栅极包含的子金属层的层数，例如，当所述栅极包括两个子金属层时，其中一个所述子金属层为钛金属层，另一个所述子金属层为鉬金属层。又如，当栅极包括三个子金属层，沿垂直于所述衬底所在平面的方向上，三个所述子金属层可以依次为钛金属层、铝金属层以及钛金属层。而无论栅极包括几层金属层，在本实施例中，只需保证栅极包括的多个子金属层中，其中至少一个金属层为钛金属层，或者为与钛金属层具有相同的氢离子隔离效果的金属层即可。
除此，如图16所示，本发明实施例提供的制备方法，还包括步骤：
S161、遮挡所述第一多晶硅岛以及所述第二多晶硅岛的沟道，对所述第二多晶硅岛的源漏两极进行离子注入，形成P型半导体；
S162、形成覆盖所述栅极的层间介质层；
S163、在所述层间介质层远离所述衬底的表面形成金属电容；
S164、形成覆盖所述金属电容的层间绝缘层；
S165、同时进行氢化活化处理。
具体的，本步骤是在图15所示的半导体中间件的基础上，如图17所示，遮挡所述第一多晶硅岛以及所述第二多晶硅岛的沟道，对所述第二多晶硅岛的源漏两极进行离子注入，形成P型半导体。然后形成覆盖所述栅极的层间介质层171。并在所述层间介质层远离所述衬底的表面形成金属电容172。之后，形成覆盖所述金属电容的层间绝缘层173。之后，同时进行氢化活化处理。
进一步的，如图18所示，本发明实施例提供的制备方法，还包括步骤：
S181、在所述层间绝缘层的表面形成源极以及漏极；
S182、形成覆盖所述源级以及所述漏极的平坦化层；
S183、在所述平坦化层的表面形成公共电极。
具体的，本步骤是在图17所示的半导体中间件的基础上，如图19所示，在所述层间绝缘层173的表面形成源极以及漏极194，之后，形成覆盖所述源级以及所述漏极的平坦化层195，并在所述平坦化层的表面形成公共电极196。
经过上述步骤，可以形成上述实施例中的阵列基板，该阵列基板的工作原理请参见上述实施例，在此不重复叙述。
除此，本发明实施例还提供了一种显示装置，如图20所示，图20为本发明实施例提供的显示装置的结构示意图，该显示装置P包括上述任一实施例提供的阵列基板。其中，该显示装置包括但不仅限于手机、平板电脑和数码相机等。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种阵列基板，其特征在于，包括：
衬底，所述衬底上设置有至少一个第一薄膜晶体管；
所述第一薄膜晶体管的有源层包括同层设置的多晶硅以及金属氧化物，所述金属氧化物在所述衬底上的投影位于所述多晶硅在所述衬底上的投影内。
2.根据权利要求1所述的阵列基板，其特征在于，
同一所述第一薄膜晶体管中，所述多晶硅环绕所述金属氧化物的四周设置。
3.根据权利要求1所述的阵列基板，其特征在于，
所述第一薄膜晶体管还包括栅极，所述栅极包括至少两个子金属层，一个所述子金属层为钛金属层。
4.根据权利要求3所述的阵列基板，其特征在于，
同一所述第一薄膜晶体管中，所述栅极在所述衬底上的投影覆盖所述金属氧化物在所述衬底上的投影。
5.根据权利要求3所述的阵列基板，其特征在于，
所述栅极包括两个子金属层，另一个所述子金属层为钼金属层。
6.根据权利要求3所述的阵列基板，其特征在于，
所述栅极包括三个子金属层，沿垂直于所述衬底所在平面的方向上，三个所述子金属层依次为钛金属层、铝金属层以及钛金属层。
7.根据权利要求1所述的阵列基板，其特征在于，还包括：
至少一个第二薄膜晶体管，所述第二薄膜晶体管设置在所述衬底上，所述第二薄膜晶体管的有源层为多晶硅。
8.根据权利要求7所述的阵列基板，其特征在于，
所述第一薄膜晶体管的有源层与所述第二薄膜晶体管的有源层位于同层。
9.一种阵列基板的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底的一侧表面形成至少一个第一多晶硅岛以及至少一个第二多晶硅岛，所述第一多晶硅岛开设有凹槽；
遮挡所述第二多晶硅岛，对所述第一多晶硅岛进行离子注入，形成P型半导体；
遮挡所述第二多晶硅岛以及所述第一多晶硅岛的沟道，对所述第一多晶硅岛的源漏两极进行离子注入，形成N型半导体；
在所述第一多晶硅岛的凹槽内填充金属氧化物。
10.根据权利要求9所述的制备方法，其特征在于，所述在所述第一多晶硅岛的凹槽内填充金属氧化物，包括：
在所述衬底靠近所述第一多晶硅岛的一侧表面铺设覆盖所述第一多晶硅岛以及所述第二多晶硅岛的金属氧化物膜层；
刻蚀所述金属氧化物膜层，形成与所述第一多晶硅岛同层且位于所述第一多晶硅岛的凹槽内的金属氧化物。
11.根据权利要求9所述的制备方法，其特征在于，还包括：
在所述第一多晶硅岛以及所述第二多晶硅岛的表面铺设栅绝缘层；
在所述栅绝缘层的表面铺设第一金属层，所述第一金属层包括至少两个子金属层，一个所述子金属层为钛金属层；
刻蚀所述第一金属层，形成栅极。
12.根据权利要求11所述的制备方法，其特征在于，还包括：
遮挡所述第一多晶硅岛以及所述第二多晶硅岛的沟道，对所述第二多晶硅岛的源漏两极进行离子注入，形成P型半导体；
形成覆盖所述栅极的层间介质层；
在所述层间介质层远离所述衬底的表面形成金属电容；
形成覆盖所述金属电容的层间绝缘层；
同时进行氢化活化处理。
13.根据权利要求12所述的制备方法，其特征在于，还包括：
在所述层间绝缘层的表面形成源极以及漏极；
形成覆盖所述源级以及所述漏极的平坦化层；
在所述平坦化层的表面形成公共电极。
14.一种显示装置，其特征在于，包括权利要求1～8任意一项所述的阵列基板。
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