CN111584634A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法，该制造方法包括在衬底上形成漂移区并刻蚀出阱区沟槽，在阱区沟槽中以外延方法获得阱区，以及制作槽栅结构和源、漏区。本发明的半导体器件及其制造方法通过刻蚀，外延的方式制作阱区，可以获得在纵向方向上掺杂浓度均匀的阱区，进而获得槽栅与平面栅阈值电压均一的半导体器件，其核心特点在于以外延的方式制作阱区，主要优化阱区纵向掺杂浓度的均一度，进而保证槽型栅阈值电压的一致性，从而提高器件的电学特性。本公开可以在发挥槽型栅的优势的同时，有效地避免槽型栅不同部位阈值电压不一致的问题。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
为了提升功率LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)的电学特性，通常需要提升其BV(Balanced Voltage，平衡电压)，并降低其比导通电阻。常见的技术有超结技术，resurf(Reduced SUR face Field,降低表面电场)技术，槽栅技术。三栅LDMOS也是其中一种可以有效降低器件的比导通电阻的槽栅技术方法。其可以显著增加沟道面积，降低沟道电阻，从而降低导通电阻，提升器件的电学特性。
但是由于传统结构P阱区是由注入形成的，在半导体体区内，P阱区在纵向上杂质分布并不均匀。会导致槽栅侧壁不同深度的沟道区域开启电压不一样，对应不同阈值电压，影响器件的电学特性。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件及其制造方法，从而优化半导体器件的电学特性。
根据本发明的一方面，提供一种半导体器件的制造方法，其特征在于，包括：
在衬底上制作的阱区；
在所述阱区中制作槽栅结构；
在所述衬底上远离所述阱区的一侧制作第一掺杂区，形成漏区，在所述阱区中制作第二掺杂区和第三掺杂区形成源区，所述第二掺杂区的侧面与所述槽栅结构接触，所述第一掺杂区与所述第二掺杂区的掺杂类型相同、与所述第三掺杂区的掺杂类型相反；
其中，制作所述阱区的步骤包括：在所述衬底上刻蚀出阱区沟槽，在所述阱区沟槽中外延阱区物质形成阱区。
可选地，所述衬底上包括漂移区，所述阱区位于所述漂移区中。
可选地，所述漂移区为所述衬底的一部分。
可选地，在刻蚀出所述阱区沟槽后还包括：
在所述阱区沟槽内壁制作热生长的氧化层；
去除所述氧化层。
可选地，所述形成阱区的步骤包括：采用快速热外延方法形成杂质浓度均匀的所述阱区。
可选地，制作所述槽栅结构的步骤包括：
在所述阱区中靠近所述第一掺杂区的一侧刻蚀出第一槽型结构和第二槽型结构；
在所述第一槽型结构和所述第二槽型结构内壁制作栅氧化层；
在所述栅氧化层上制作多晶硅层，形成第一槽型栅和第二槽型栅；
在形成了所述第一槽型栅和所述第二槽型栅后的所述半导体器件表面依次制作栅氧化层和多晶硅层，并刻蚀所述栅氧化层和所述多晶硅层在所述第一槽型栅和所述第二槽型栅之间的上部形成平面栅。
可选地，所述第一掺杂区为N型掺杂区，所述第三掺杂区为P型掺杂区。
根据本发明的另一方面，提供一种半导体器件，其特征在于，根据本发明提供所述的半导体器件的制造方法制作。
本发明提供的半导体器件及其制造方法包括：在半导体器件的阱区位置刻蚀出阱区沟槽，在阱区沟槽中外延相应的掺杂物，以获得掺杂浓度在纵向上均匀的阱区，并在阱区中制作槽栅结构，槽栅结构形成槽型栅，从而优化槽型栅与阱区的界面，优化该界面处的阱区纵向掺杂浓度的均一性，进而优化槽型栅阈值电压的一致性，优化半导体器件的电学特性。
在阱区沟槽的内壁采用热生长方式制作氧化层，在去除该氧化层之后，再在该阱区沟槽中外延阱区掺杂物，可以获得界面态良好的阱区沟槽，减少界面处的不利缺陷，以进一步优化器件的电学特性及可靠性。
进一步地，采用快速热外延方法进行阱区的淀积，可以有效降低杂质扩散程度，进一步保障阱区掺杂物质浓度的均匀度，优化器件的电学特性。
对槽型栅也采用刻蚀加氧化方法制作，可以获得表面均一的栅槽，进一步优化沟道区的界面态，优化阈值电压，优化半导体器件的电学特性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的三栅LDMOS器件的结构示意图；
图2示出了根据图1所述的三栅LDMOS器件的部分结构示意图；
图3A至图3H示出了根据本发明实施例的半导体器件的工艺步骤示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了根据现有技术的三栅LDMOS器件的结构示意图，图2示出了根据图1所述的三栅LDMOS器件的部分结构示意图。结合图1和图2，现有技术的一种三栅LDMOS器件100包括P衬底110、N漂移区120、P阱区130、N+掺杂区141、N+掺杂区142、P+掺杂区143、第一栅区151、第二栅区152和第三栅区153。第一栅区151、第二栅区152和第三栅区153为栅极G，三者共同构成具有槽栅结构的槽型栅。
N漂移区120位于P衬底110上；P阱区130位于N漂移区120的右侧；第一栅区151、第二栅区152和第三栅区153设置在N漂移区120与P阱区130的交界位置，且纵向依次排布，其中，第二栅区152位于第一栅区151和第三栅区153的上层；N+掺杂区141为长沟槽型区域，位于N漂移区120的左侧，构成漏极D；N+掺杂区142为长沟槽型区域，位于P阱区130中，且与槽型栅右侧面接触连接；P+掺杂区143为长沟槽型区域，位于P阱区130中，与N+掺杂区142的右侧面接触连接，与N+掺杂区142共同构成源极S。
第一栅区151和第三栅区153为槽型栅，两者之间为从源极掺杂区至漂移区的沟道区。第二栅区152完全覆盖在该沟道区上，至少多晶硅层完全覆盖该沟道区。
第一栅区151的内层为多晶硅层11，外层为栅氧化层12；第三栅区153的内层为多晶硅层31，外层为栅氧化层32；同样第二栅区152包括下层的栅氧化层和上层的多晶硅层。当在栅极施加一定电压时，第二栅区152底部、第一栅区151和第三栅区153底部及四周的沟道区通道导通、源漏之间导通。
在传统工艺中，P阱区130是在完整的N漂移区120上注入形成的，注入的杂质在P阱区内纵向上的分布并不均匀，会导致P阱区130中构成栅极沟道区的部分的不同深度的沟道区域开启电压不一致，即阈值电压不同，影响器件的电学特性。当阈值电压与设计电压差别较大时，对于一些精密系统无法适用。
图3A至图3H示出了根据本发明实施例的半导体器件的工艺步骤示意图。参照图3A至图3H，本发明实施例的半导体器件的工艺步骤依次包括：
如图3A所示，在P衬底110上生长N漂移区120；其中，P衬底110可以为P型硅衬底，N漂移区120为N型硅层，如果衬底为N型，可直接进行下一步的阱区制造，以提高制造效率。
如图3B所示，在N漂移区120中P阱区130位置处刻蚀出P阱区刻蚀槽131；其中，以图形化光刻胶为掩膜，进行刻蚀。
如图3C所示，在P阱区刻蚀槽131内壁上热生长氧化层132；该热生长的氧化层132为常规工艺，易于实现，且可以优化P阱区刻蚀槽131的侧壁的平整度。
如图3D所示，随后去除P阱区刻蚀槽131内壁上热生长的氧化层132；去除氧化层132后的P阱区刻蚀槽131的侧壁具有良好的界面态，减少缺陷，从而优化器件的电学特性及可靠性。
如图3E所示，去除氧化层132后，在P阱区刻蚀槽131内外延形成P阱区130；其中，采用快速热外延生长获得P阱区，可以有效减少了P型阱区向N型区之间的扩散，进而获得掺杂杂质浓度更加均一的P阱区。
如图3F所示，在P阱区130内刻蚀出第一槽型区域1510和第二槽型区域1530；
如图3G所示，分别在第一槽型区域1510和第二槽型区域1530的内壁采用热氧化方式形成栅氧化层12和栅氧化层32；
如图3H所示，再在形成了栅氧化层后的第一槽型区域1510和第二槽型区域1530采用淀积的方式形成多晶硅层11和多晶硅层31，完成第一栅区和第三栅区的制作；
然后以常规方法在N漂移区120中制作N+掺杂区141、在P阱区130中制作N+掺杂区142和P+掺杂区143、制作第二栅区，再制作源、漏、栅电极，完成本发明实施例的半导体器件的制作。其中，本实施例中，P阱区130位于N漂移区120中，N型漂移区既可以通过注入的方式形成也可以通过外延的方式形成，或者直接为N型衬底。
本发明的半导体器件的制造方法采用刻蚀出槽结构、在槽结构内壁生长氧化层、去除氧化层、再外延生长P型阱区的方法来制作P阱区，可以保证N漂移区与P阱区具有良好的平整接触面，有效去除杂质及界面缺陷，保证阈值电压的稳定性。以外延的方式来制作阱区，相比于传统的注入方式制造阱区，制作完的阱区的掺杂杂质在纵向的整体浓度均匀，确保了槽栅四周及底部的沟道区具有均匀一致的阈值电压，从而提高器件的电学特性。
采用快速热外延的方式制作阱区，可以有效地减轻P型阱区与N型漂移区之间的杂质互扩，进而保证P型阱区内的杂质浓度均一稳定，从而保证器件阈值电压的一致性。
在上述实施例中，以N型LDMOS器件为例作为说明，但本发明主要在于刻蚀出阱区沟槽结构，以外延的方式制作阱区，主要优化阱区纵向上浓度的均一度，优化槽型栅阈值电压的一致性，提高器件的电学特性，发挥槽型栅的最大优势。即本发明在于阱区制造方法的优化，其实施不受半导体类型限制，不限于N型LDMOS器件，本领域技术人员可以在不付出创造性劳动的情况下可以将本发明应用于P型LDMOS器件或其他半导体器件。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上制作的阱区；
在所述阱区中制作槽栅结构；
在所述衬底上远离所述阱区的一侧制作第一掺杂区，形成漏区，在所述阱区中制作第二掺杂区和第三掺杂区形成源区，所述第二掺杂区的侧面与所述槽栅结构接触，所述第一掺杂区与所述第二掺杂区的掺杂类型相同、与所述第三掺杂区的掺杂类型相反；
其中，制作所述阱区的步骤包括：在所述衬底上刻蚀出阱区沟槽，在所述阱区沟槽中外延阱区物质形成阱区。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
所述衬底上包括漂移区，所述阱区位于所述漂移区中。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述漂移区为所述衬底的一部分。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，在刻蚀出所述阱区沟槽后还包括：
在所述阱区沟槽内壁制作热生长的氧化层；
去除所述氧化层。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
所述形成阱区的步骤包括：采用快速热外延方法形成杂质浓度均匀的所述阱区。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，制作所述槽栅结构的步骤包括：
在所述阱区中靠近所述第一掺杂区的一侧刻蚀出第一槽型结构和第二槽型结构；
在所述第一槽型结构和所述第二槽型结构内壁制作栅氧化层；
在所述栅氧化层上制作多晶硅层，形成第一槽型栅和第二槽型栅；
在形成了所述第一槽型栅和所述第二槽型栅后的所述半导体器件表面依次制作栅氧化层和多晶硅层，并刻蚀所述栅氧化层和所述多晶硅层在所述第一槽型栅和所述第二槽型栅之间的上部形成平面栅。
7.根据权利要求1至6任一项所述的半导体器件的制造方法，其特征在于，
所述第一掺杂区为N型掺杂区，所述第三掺杂区为P型掺杂区。
8.一种半导体器件，其特征在于，根据权利要求1至7任一项所述的半导体器件的制造方法制作。
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