CN111554585A - 一种晶圆级封装方法 - Google Patents

一种晶圆级封装方法 Download PDF

Info

Publication number
CN111554585A
CN111554585A CN202010501967.3A CN202010501967A CN111554585A CN 111554585 A CN111554585 A CN 111554585A CN 202010501967 A CN202010501967 A CN 202010501967A CN 111554585 A CN111554585 A CN 111554585A
Authority
CN
China
Prior art keywords
wafer
chip
layer
groove
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010501967.3A
Other languages
English (en)
Inventor
张文斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Tongfu Microelectronics Co ltd
Tongfu Microelectronics Co Ltd
Original Assignee
Xiamen Tongfu Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Tongfu Microelectronics Co ltd filed Critical Xiamen Tongfu Microelectronics Co ltd
Priority to CN202010501967.3A priority Critical patent/CN111554585A/zh
Publication of CN111554585A publication Critical patent/CN111554585A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Dicing (AREA)

Abstract

本申请公开了一种晶圆级封装方法，该方法包括：将包括多个芯片的晶圆设置在承载片上，每个芯片的功能面上设置有多个焊盘，且每个芯片的功能面朝向承载片；在晶圆远离承载片的一侧形成多个第一凹槽，分属于不同芯片的相邻的至少两个焊盘具有从同一个第一凹槽中露出区域；在晶圆远离承载片的一侧以及第一凹槽内形成再布线层，再布线层与从第一凹槽中露出的焊盘电连接。通过上述方式，本申请在开设第一凹槽时，第一凹槽横跨两个芯片上相邻的焊盘，第一凹槽的尺寸较大能够降低开设凹槽时对精度的要求，减小了芯片在加工过程中断裂的风险。

Description

一种晶圆级封装方法
技术领域
本申请涉及半导体器件技术领域，特别是涉及一种晶圆级封装方法。
背景技术
晶圆级封装(WLP，Wafer Level Package)的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割制成单颗组件。其主要应用于手机放大器与前端模块、CMOS图像传感器等各式半导体产品。
在进行晶圆级封装时，有些芯片需要在芯片背面上开设通孔并将芯片正面的信号从通孔内引到芯片的背面，对于这类芯片，由于开设通孔的尺寸小，工艺较复杂且难度较大，在封装制备过程中容易出现裂片等问题，芯片的良品率较低。
发明内容
本申请主要解决的技术问题是提供一种晶圆级封装方法，在开设第一凹槽时，第一凹槽横跨两个芯片上相邻的焊盘，第一凹槽的尺寸较大能够降低开设凹槽时对精度的要求，减小芯片在加工过程中断裂的风险
为解决上述技术问题，本申请采用的一个技术方案是：提供一种晶圆级封装方法，该晶圆级封装方法包括：
将包括多个芯片的晶圆设置在承载片上，每个所述芯片的功能面上设置有多个焊盘，且每个所述芯片的所述功能面朝向所述承载片；在所述晶圆远离所述承载片的一侧形成多个第一凹槽，分属于不同芯片的相邻的至少两个所述焊盘具有从同一个所述第一凹槽中露出区域；在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层，所述再布线层与从所述第一凹槽中露出的所述焊盘电连接。
其中，所述在所述晶圆远离所述承载片的一侧形成多个第一凹槽，包括：利用蚀刻工艺在所述晶圆远离所述承载片的一侧形成多个所述第一凹槽，且所述焊盘从所述第一凹槽中露出的区域面积超过所述焊盘面积的一半。
其中，所述将包括多个芯片的晶圆设置在承载片上，包括：利用键合胶将所述多个芯片的所述功能面与所述承载片固定连接；研磨所述晶圆远离所述承载片的一侧以使所述晶圆的厚度减小。
其中，所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层之前包括：在所述晶圆远离所述承载片的一侧形成绝缘层，所述绝缘层对应所述第一凹槽的位置设置有第一开口，所述第一凹槽位置处的所有所述焊盘包括从所述第一开口中露出的部分；所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层，包括：在所述绝缘层和从所述绝缘层中露出的所述焊盘表面形成所述再布线层。
其中，所述第一开口的宽度小于所述第一凹槽的宽度，所述绝缘层覆盖所述晶圆远离所述承载片的一侧以及所述第一凹槽的侧壁，所述再布线层与从所述第一开口中露出的所述焊盘的表面电连接。
其中，所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层之后，包括：在所述再布线层上形成保护层，所述保护层覆盖所述再布线层以及未被所述再布线层覆盖的所述焊盘；在所述保护层表面形成第二开口，所述再布线层从所述第二开口中露出；在所述第二开口内形成焊球。
其中，所述在所述第二开口内形成焊球之后，还包括：在所述承载片设置有所述晶圆一侧形成第一塑封层，所述焊球从所述第一塑封层中露出；切割掉相邻所述芯片之间的部分所述承载片、所述晶圆以及所述第一塑封层。
其中，所述在所述第二开口内形成焊球之后，还包括：切割掉相邻所述芯片之间的部分所述承载片以及所述晶圆，以获得包含单颗所述芯片的芯片封装体。
其中，所述切割掉相邻所述芯片之间的部分所述承载片以及所述晶圆，以获得包含单颗所述芯片的芯片封装体之后，包括：将多个所述芯片封装体黏贴在载板上；在所述芯片封装体的两侧以及所述芯片封装体远离所述载板的一侧形成第二塑封层，所述焊球从所述第二塑封层中露出。
其中，所述在所述芯片封装体的两侧以及所述芯片封装体远离所述载板的一侧形成第二塑封层之后，包括：切割掉相邻的所述芯片封装体之间的所述第二塑封层；将所述载板去除。
本申请的有益效果是：本申请在晶圆上背离芯片功能面的一侧开设第一凹槽，该第一凹槽横跨两个芯片上相邻的焊盘，分属于不同芯片的相邻的至少两个焊盘具有从同一个第一凹槽中露出区域，进而在晶圆背面以及第一凹槽内形成再布线层，将芯片的功能面上的信号引到芯片的非功能面一侧，在开设第一凹槽时第一凹槽的尺寸较大能够降低开设凹槽时对精度的要求，减小了芯片在加工过程中断裂的风险。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请晶圆级封装方法一实施方式的流程示意图；
图2a是图1中步骤S101对应的一实施方式的剖视结构示意图；
图2b是图1中步骤S102对应的一实施方式的剖视结构示意图；
图2c是图1中步骤S103对应的一实施方式的剖视结构示意图；
图3是图1中步骤S103之后对应的一实施方式的流程示意图；
图4a是图3中步骤S201对应的一实施方式的剖视结构示意图；
图4b是图3中步骤S202对应的一实施方式的剖视结构示意图；
图4c是图3中步骤S203对应的一实施方式的剖视结构示意图；
图5是图3中步骤S203之后对应的一实施方式的流程示意图；
图6a是图5中步骤S301对应的一实施方式的剖视结构示意图；
图6b是图5中步骤S302对应的一实施方式的剖视结构示意图；
图7是图3中步骤S203之后对应的另一实施方式的流程示意图；
图8a是图7中步骤S401对应的一实施方式的剖视结构示意图；
图8b是图7中步骤S402对应的一实施方式的剖视结构示意图；
图8c是图7中步骤S403对应的一实施方式的剖视结构示意图；
图8d是图7中步骤S403之后对应的一实施方式的剖视结构示意图；
图8e是去除图8d中的载板后获得的芯片封装体一实施方式的剖视结构示意图；
图9是本申请晶圆级封装体一实施方式的剖视结构示意图；
图10是本申请晶圆级封装体另一实施方式的剖视结构示意图；
图11是本申请芯片封装体一实施方式的剖视结构示意图；
图12是本申请芯片封装体另一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请晶圆级封装方法一实施方式的流程示意图，该方法包括：
步骤S101：将包括多个芯片的晶圆设置在承载片上，每个芯片的功能面上设置有多个焊盘，且每个芯片的功能面朝向承载片。
具体地，请参阅图2a，图2a是图1中步骤S101对应的一实施方式的剖视结构示意图，图2a仅仅是示意性的，为便于理解，图2a上对于晶圆104只画出了两个芯片100，每个芯片100上包含两个焊盘103，而实际应用中，晶圆104上可包括多个芯片100，每个芯片100也可包括多个焊盘103以接收和/或传输信号。
在一应用方式中，步骤S101具体包括：利用键合胶102将多个芯片100的功能面与承载片101固定连接，研磨晶圆104远离承载片101的一侧以使晶圆104的厚度减小。
其中，键合胶102将承载片101与晶圆104永久键合，焊盘103埋设于键合胶102中，键合胶102将承载片101与晶圆104紧密固定，并将焊盘103与承载片101之间隔开，使承载片101不与焊盘103直接接触，承载片101的材质具体可为硅、玻璃、金属和有机复合材料中的一种，承载片101将芯片100的功能面一侧保护在承载片101之下，使芯片100的功能面不裸露在外。
进一步地，利用机械研磨的方式将晶圆104减薄到100～200微米，以便于后续在晶圆104上开槽，并减小整体封装后的厚度。
步骤S102：在晶圆远离承载片的一侧形成多个第一凹槽，分属于不同芯片的相邻的至少两个焊盘具有从同一个第一凹槽中露出区域。
具体地，请参阅图2b，图2b是图1中步骤S102对应的一实施方式的剖视结构示意图，并结合参阅图2a，在晶圆104的背面形成多个第一凹槽1040，第一凹槽1040自晶圆104远离承载片101的一侧延伸至芯片100功能面上的焊盘103的表面，第一凹槽1040横跨两个芯片100上相邻的至少两个焊盘103，在晶圆104上多个芯片100两两之间开设第一凹槽1040，或者以一端的芯片100为起点与相邻的芯片100之间设置第一凹槽1040后，每间隔一个芯片100开设第一凹槽1040。一般而言，相邻芯片100的功能面之间设置有切割道，在形成第一凹槽1040时，可以以切割道为对位标识，同时去除切割道以及切割道周围位置处的晶圆。
在一应用方式中，步骤S102具体包括：利用蚀刻工艺在晶圆104远离承载片101的一侧形成多个第一凹槽1040，且焊盘103从第一凹槽1040中露出的区域面积超过焊盘103面积的一半。分属于不同芯片100的相邻的至少两个焊盘103具有从同一个第一凹槽1040中露出区域，相邻的焊盘103之间的区域以及焊盘103上大部分区域从第一凹槽1040中露出。第一凹槽1040的尺寸相较于在芯片100背面对应焊盘103的位置开设通孔的方式，第一凹槽1040的尺寸要远远大于通孔，由于第一凹槽1040的尺寸较大，在实际加工制作过程中，开设第一凹槽1040的难度相对于通孔来说难度大大降低，对于精度的要求也大大降低，因此在加工过程中，芯片100发生断裂的风险会因此降低。
步骤S103：在晶圆远离承载片的一侧以及第一凹槽内形成再布线层，再布线层与从第一凹槽中露出的焊盘电连接。
具体地，请参阅图2c，图2c是图1中步骤S103对应的一实施方式的剖视结构示意图，并结合参阅图2a和图2b，再布线层106与第一凹槽1040内的焊盘103电连接，进而再布线层106将芯片100上功能面面上信号引到芯片100非功能面一侧，以使其他电气元件与再布线层106电连接后，与芯片100进行信号和数据交互。
在一应用方式中，在步骤S103之前还包括：在晶圆104远离承载片101的一侧形成绝缘层105，绝缘层105对应第一凹槽1040的位置设置有第一开口1050，第一凹槽1040位置处的所有焊盘103包括从第一开口1050中露出的部分。
具体地，在晶圆104远离承载片101的一侧形成绝缘层105，该绝缘层105的材质具体可为二氧化硅或聚酰亚胺，绝缘层105可将芯片100的非功能面上的半导体材料与其他电气元件隔绝，以提高芯片100的稳定性和安全性。
进一步地，利用干法蚀刻工艺将与芯片100上焊盘103接触的部分绝缘层105去除，在绝缘层105上对应焊盘103的位置形成第一开口1050，第一凹槽1040内所有焊盘103均包括从第一开口1050中露出的部分。
进一步地，步骤S103具体包括：在绝缘层105和从绝缘层105中露出的焊盘103表面形成再布线层106。
在一具体应用场景中，先对绝缘层105的表面进行前处理去除绝缘层105表面的污物，采用电镀的方式在绝缘层105表面电镀一层铜，并根据实际需要形成图案化的再布线层106。
在另一具体应用场景中，先对绝缘层105的表面进行前处理去除绝缘层105表面的污物，利用化学镀的方式，用还原剂将镀液中的镍离子还原为金属镍并沉积到绝缘层105表面，形成再布线层106。
具体地，第一开口1050的宽度小于第一凹槽1040的宽度，绝缘层105覆盖晶圆104远离承载片101的一侧以及第一凹槽1040的侧壁，再布线层106与从第一开口1050中露出的焊盘103的表面电连接。其中，绝缘层105自第一凹槽1040的侧壁延伸至焊盘103表面，因此绝缘层105上的第一开口1050的宽度小于晶圆104上第一凹槽1040的宽度，绝缘层105将芯片100背面以及侧面可能露出的半导体材料完全覆盖以提高芯片100的稳定性和安全性，再布线层106覆盖绝缘层105远离芯片100的一侧，且再布线层106覆盖第一凹槽1040内所有焊盘103的至少部分区域，即再布线层106与从第一开口1050中露出的所有焊盘103均至少部分区域电接触，形成电连接关系，进而确保分属于不同芯片100的焊盘103均与再布线层106电连接。
进一步地，请参阅图3，图3是图1中步骤S103之后对应的一实施方式的流程示意图，步骤S103之后还包括：
步骤S201：在再布线层上形成保护层，保护层覆盖再布线层以及未被再布线层覆盖的焊盘。
具体地，请参阅图4a，图4a是图3中步骤S201对应的一实施方式的剖视结构示意图，在再布线层106上形成保护层107，保护层107将再布线层106完全覆盖，此外未被再布线层106覆盖的焊盘103表面也被保护层107覆盖，相邻芯片100之间的保护层107可留有一定缺口，也可将第一开口1050内表面完全覆盖，以保护再布线层106和裸露的焊盘103。
步骤S202：在保护层表面形成第二开口，再布线层从第二开口中露出。
具体地，请参阅图4b，图4b是图3中步骤S202对应的一实施方式的剖视结构示意图，并结合参阅图2b，在保护层107上对应第一凹槽1040两侧的再布线层106的位置开设第二开口(图未示)，以使晶圆104上远离承载片101的一侧的部分再布线层106从保护层107中露出。
步骤S203：在第二开口内形成焊球。
具体地，请参阅图4c，图4c是图3中步骤S203对应的一实施方式的剖视结构示意图，并结合参阅图2a，在第二开口内形成焊球108，焊球108凸出于保护层107表面，且焊球108与再布线层106电连接，进而焊球108通过再布线层106与芯片100上焊盘103电连接，芯片100非功能面一侧的焊球108后续可与任一基板(图未示)电连接，进而实现焊盘103上的信号与基板进行交互。
在一应用方式中，请参阅图5，图5是图3中步骤S203之后对应的一实施方式的流程示意图，步骤S203之后具体包括：
步骤S301：在承载片设置有晶圆一侧形成第一塑封层，焊球从第一塑封层中露出。
具体地，请参阅图6a，图6a是图5中步骤S301对应的一实施方式的剖视结构示意图，并结合参阅图2a和图2b，在晶圆104远离承载片101一侧形式第一塑封层109，第一塑封层109覆盖保护层107且填满晶圆104上芯片100之间的第一凹槽1040，焊球108从第一塑封层109中露出，焊球108的材质具体可为铜、金、银、锡、镍中的至少一种。
步骤S302：切割掉相邻芯片之间的部分承载片、晶圆以及第一塑封层。
具体地，请参阅图6b，图6b是图5中步骤S302对应的一实施方式的剖视结构示意图，并结合参阅图2a和图6a，以图6a中芯片100之间的中分线为切割线，切割掉相邻的芯片100之间的部分承载片101、晶圆104以及第一塑封层109，获得如图6b所示的芯片封装体20a，该芯片封装体20a包括单颗芯片100、承载片101、键合胶102、绝缘层105、再布线层106、保护层107、焊球108和第一塑封层109。其中，芯片100功能面上的焊盘103通过再布线层106与芯片100非功能面一侧的焊球108电连接，芯片100的功能面通过键合胶102与承载片101固定，承载片101将芯片100的功能面保护。
在另一应用方式中，请参阅图7，图7是图3中步骤S203之后对应的另一实施方式的流程示意图，步骤S203之后具体包括：
步骤S401：切割掉相邻芯片之间的部分承载片以及晶圆，以获得包含单颗芯片的芯片封装体。
具体地，请参阅图8a，图8a是图7中步骤S401对应的一实施方式的剖视结构示意图，并结合参阅图2b和图6a，沿第一凹槽1040的中分线进行切割，得到芯片封装体20b，该芯片封装体20b包括：单颗芯片100、承载片101、键合胶102、绝缘层105、再布线层106、保护层107和焊球108。对于结构稳定性和气密性要求较低的场景，该芯片封装体20b直接进行应用，将芯片封装体20b上芯片100功能面向上，通过焊球108与基板(图未示)电连接。
步骤S402：将多个芯片封装体黏贴在载板上。
具体地，请参阅图8b，图8b是图7中步骤S402对应的一实施方式的剖视结构示意图，并结合参阅图8a，在载板110上涂覆一层临时键合胶111，将切割后形成的芯片封装体20b设置在载板110上，注意设置每个芯片封装体20b之间的位置，使芯片封装体20b之间的距离相等。
步骤S403：在芯片封装体的两侧以及芯片封装体远离载板的一侧形成第二塑封层，焊球从第二塑封层中露出。
具体地，请参阅图8c，图8c是图7中步骤S403对应的一实施方式的剖视结构示意图，并结合参阅图8a，在远离载板110一侧形成第二塑封层112，第二塑封层112填满芯片封装体20b的两侧，且第二塑封层112将保护层107完全覆盖，焊球108从第二塑封层112中露出。将切割获得的芯片封装体20b设置在载板110上，可准确控制芯片封装体20b之间的距离，使第二塑封层112在芯片封装体20b之间更加均匀，并且将芯片封装体20b的侧面也完全覆盖，进而将芯片封装体20b保护起来。
进一步地，在芯片封装体的两侧以及芯片封装体远离载板110的一侧形成第二塑封层112之后，还包括：切割掉相邻的芯片封装体之间的第二塑封层112。
具体地，请参阅图8d，图8d是图7中步骤S403之后对应的一实施方式的剖视结构示意图，将相邻的芯片封装体20b之间的部分第二塑封层112切割掉，尽量保障芯片封装体20b两侧的第二塑封层112的厚度相同，以提高封装后尺寸的一致性，提高良品率。
进一步地，将载板110去除后即可获得如图8e所示的芯片封装体20c，图8e是去除图8d中的载板110后获得的芯片封装体一实施方式的剖视结构示意图，芯片封装体20c与图6b中所示的芯片封装体20a相比，芯片封装体20c上第二塑封层112将芯片100的两侧均完全覆盖，进而适用于对结构稳定性以及气密性较高的场景，比如车载环境和室外环境。
本实施例所提供的晶圆级封装方法，在晶圆104上背离芯片100功能面的一侧开设第一凹槽1040，该第一凹槽1040横跨两个芯片100上相邻的焊盘103，分属于不同芯片100的相邻的至少两个焊盘103具有从同一个第一凹槽1040中露出区域，进而在晶圆104背面以及第一凹槽1040内形成再布线层106，将芯片100的功能面上的信号引到芯片100的非功能面一侧，在开设第一凹槽1040时第一凹槽1040的尺寸较大能够降低开设凹槽时对精度的要求，减小了芯片100在加工过程中断裂的风险。
进一步地，请参阅图9，图9是本申请晶圆级封装体一实施方式的剖视结构示意图，该晶圆级封装体10a包括：承载片101、晶圆104和再布线层106。其中，晶圆104位于承载片101一侧，晶圆104上包含多个芯片100，芯片100功能面上设有多个焊盘103，且每个芯片100的功能面朝向承载片101，晶圆104远离承载片101的一侧设有多个第一凹槽1040，分属于不同芯片100的相邻的至少两个焊盘103具有从同一个第一凹槽1040中露出区域。再布线层106位于晶圆104远离承载片101的一侧，且至少部分再布线层106与从第一凹槽1040内露出的焊盘103电连接。其中，图9中的晶圆级封装体10a仅仅是示意性的，在实际应用中，晶圆级封装体10a中的晶圆104上可包括多个芯片100，每个芯片100也可包括多个焊盘103以收集和/或传输信号。
具体地，承载片101将芯片100的功能面保护在承载片101以下，焊盘103不裸露在外，承载片101的材质具体可为硅、玻璃、金属和有机复合材料中的一种。晶圆104设置在承载片101的一侧，在晶圆104远离承载片101的一侧设有第一凹槽1040，该第一凹槽1040横跨两个芯片100上相邻的焊盘103，晶圆104上多个芯片100两两之间或者以一端的芯片100为起点与相邻的芯片100之间设置第一凹槽1040后，每间隔一个芯片100设置第一凹槽1040。
具体地，焊盘103从第一凹槽1040中露出的区域面积超过焊盘103面积的一半。每个芯片100上的焊盘103从第一凹槽1040中露出的面积较大有利于与再布线层106的电连接的区域相应增大，以提高信号传输的效率和稳定性。
进一步地，再布线层106通过与第一凹槽1040内的焊盘103电连接，满足有些应用场景中需要将芯片100功能面一侧的信号引至芯片100的非功能面一侧的要求，且第一凹槽1040的尺寸较大，在实际加工制作过程中，开设第一凹槽1040的难度相对于诸如开设通孔来说难度大大降低，对于精度的要求也大大降低，因此在加工过程中，芯片100发生断裂的风险会因此降低。
进一步地，该晶圆级封装体10a还包括：绝缘层105。该绝缘层105位于再布线层106和晶圆104之间，绝缘层105覆盖晶圆104远离承载片101的一侧和第一凹槽1040的侧壁。该绝缘层105的材质具体可为二氧化硅或聚酰亚胺，绝缘层105可将芯片100的非功能面上的半导体材料与其他电气元件隔绝，以提高芯片100的稳定性和安全性。
具体地，绝缘层105对应第一凹槽1040的位置设置有第一开口1050，第一凹槽1040位置处的所有焊盘103包括从第一开口1050中露出的部分。绝缘层105将晶圆104远离承载片101一侧以及第一凹槽1040的侧壁覆盖，对于第一凹槽1040内的焊盘103，绝缘层105上设有第一开口1050以使每个芯片100的焊盘103均包括从第一开口1050中露出的部分，以便于与再布线层106电连接。
具体地，第一开口1050的宽度小于第一凹槽1040的宽度，再布线层106与从第一开口1050内露出的焊盘103的表面电连接。绝缘层105自第一凹槽1040的侧壁延伸至焊盘103表面，因此绝缘层105上的第一开口1050的宽度小于晶圆104上第一凹槽1040的宽度，绝缘层105将芯片100背面以及侧面可能露出的半导体材料完全覆盖以提高芯片100的稳定性和安全性，再布线层106覆盖绝缘层105远离芯片100的一侧，且再布线层106覆盖第一凹槽1040内所有焊盘103的至少部分区域，即再布线层106与从第一开口1050中露出的所有焊盘103均至少部分区域电接触，形成电连接关系，进而确保分属于不同芯片100的焊盘103均与再布线层106电连接。
进一步地，该晶圆级封装体10a还包括：键合胶102。该键合胶102位于承载片101和芯片100功能面之间，且芯片100功能面与键合胶102固定连接。当焊盘103凸出于芯片100的功能面时，焊盘103埋设于键合胶102中，键合胶102将承载片101与晶圆104紧密固定，并将焊盘103与承载片101之间隔开，使承载片101不与焊盘103直接接触。
进一步地，该晶圆级封装体10a还包括：保护层107。该保护层107覆盖再布线层106以及未被再布线层106覆盖的焊盘103。其中，位于芯片100的非功能面上方的保护层107设置有第二开口(图未示)，再布线层106从第二开口中露出。保护层107将未被再布线层106覆盖的焊盘103表面完全覆盖，在远离承载片101一侧再布线层106上的保护层107设有第二开口，除第二开口之外的再布线层106被保护层107覆盖，以减小再布线层106裸露的面积，降低发送短路等电气故障的概率。
进一步地，该晶圆级封装体10a还包括：焊球108。该焊球108位于第二开口内且凸出于第二开口，焊球108与从第二开口中露出的再布线层106电连接。焊球108填满第二开口并凸出于保护层107表面，且焊球108与再布线层106电连接，进而焊球108通过再布线层106与芯片100上焊盘103电连接，芯片100非功能面一侧的焊球108后续可与任一基板(图未示)电连接，进而实现将芯片100功能面上的信号引至芯片100非功能面一侧的焊球108上，焊球108提供了与基板进行电连接时可靠的连接点。
请参阅图10，图10是本申请晶圆级封装体另一实施方式的剖视结构示意图，该晶圆级封装体10b也包括：承载片101、晶圆104和再布线层106。与图9中的晶圆级封装体10a相比，晶圆级封装体10b还包括塑封层120。该塑封层120位于保护层107一侧且填满第一凹槽1040，焊球108从塑封层120中露出。
具体地，塑封层120将保护层107上远离承载片101的一侧覆盖且填满晶圆104上的第一凹槽1040，以满足对结构稳定性和气密性要求较高的场景。
本实施例所提供的晶圆级封装体10a/10b，其上的第一凹槽1040横跨两个芯片100上相邻的焊盘103，分属于不同芯片100的相邻的至少两个焊盘103具有从同一个第一凹槽1040中露出区域，在晶圆104远离承载片101一侧的再布线层106与从第一凹槽1040中露出的焊盘103电连接，进而将芯片100的功能面上的信号引到芯片100的非功能面一侧，并且第一凹槽1040的尺寸较大使得在开设第一凹槽1040时，能够降低对精度的要求，减小芯片100在加工过程中断裂的风险。
请参阅图11，图11是本申请芯片封装体一实施方式的剖视结构示意图，该芯片封装体20d与图8e中的芯片封装体20c相对应，该芯片封装体20d包括：承载片101、芯片100和再布线层106。其中，芯片100位于承载片101一侧，芯片100功能面上设有多个焊盘103，且芯片100的功能面朝向承载片101，芯片100非功能面上的至少一侧边缘设有盲槽1002，且至少一个焊盘103从盲槽1002中露出。再布线层106位于芯片100远离承载片101的一侧，且至少部分再布线层106与从盲槽1002中露出的所有焊盘103电连接。
具体地，再布线层106与从盲槽1002内露出的焊盘103电连接，进而将芯片100功能面一侧的信号引到芯片100非功能面一侧，且盲槽1002的尺寸较大，在开始该盲槽1002时对精度的要求较低，芯片100不易断裂进而提高芯片100的良品率。
进一步地，该芯片封装体20d还包括：绝缘层105、保护层107、焊球108和塑封层120d。其中绝缘层105位于再布线层106和芯片100之间，绝缘层105覆盖芯片100远离承载片101的一侧和盲槽1002的侧壁。保护层107覆盖再布线层106以及未被再布线层106覆盖的焊盘103，保护层107表面设有第三开口，再布线层106从第三开口中露出。焊球108，位于第三开口内且凸出于第三开口，焊球108与从第三开口中露出的再布线层106电连接。塑封层120d位于芯片100的两侧以及芯片100远离承载片101的一侧，塑封层120d覆盖保护层107，焊球108从塑封层120d中露出。该芯片封装体20d与图8e中的芯片封装体20c相对应，在此不在赘述。
可以理解的是，芯片100的两侧边缘设有盲槽1002则可形成如图12所示的芯片封装体20e，图12是本申请芯片封装体另一实施方式的剖视结构示意图，该芯片封装体20e以其中分线呈对称设置。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种晶圆级封装方法，其特征在于，所述晶圆级封装方法包括：
将包括多个芯片的晶圆设置在承载片上，每个所述芯片的功能面上设置有多个焊盘，且每个所述芯片的所述功能面朝向所述承载片；
在所述晶圆远离所述承载片的一侧形成多个第一凹槽，分属于不同芯片的相邻的至少两个所述焊盘具有从同一个所述第一凹槽中露出区域；
在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层，所述再布线层与从所述第一凹槽中露出的所述焊盘电连接。
2.根据权利要求1所述的晶圆级封装方法，其特征在于，所述在所述晶圆远离所述承载片的一侧形成多个第一凹槽，包括：
利用蚀刻工艺在所述晶圆远离所述承载片的一侧形成多个所述第一凹槽，且所述焊盘从所述第一凹槽中露出的区域面积超过所述焊盘面积的一半。
3.根据权利要求1所述的晶圆级封装方法，其特征在于，所述将包括多个芯片的晶圆设置在承载片上，包括：
利用键合胶将所述多个芯片的所述功能面与所述承载片固定连接；
研磨所述晶圆远离所述承载片的一侧以使所述晶圆的厚度减小。
4.根据权利要求1-3任一项所述的晶圆级封装方法，其特征在于，
所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层之前包括：
在所述晶圆远离所述承载片的一侧形成绝缘层，所述绝缘层对应所述第一凹槽的位置设置有第一开口，所述第一凹槽位置处的所有所述焊盘包括从所述第一开口中露出的部分；
所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层，包括：
在所述绝缘层和从所述绝缘层中露出的所述焊盘表面形成所述再布线层。
5.根据权利要求4所述的晶圆级封装方法，其特征在于，
所述第一开口的宽度小于所述第一凹槽的宽度，所述绝缘层覆盖所述晶圆远离所述承载片的一侧以及所述第一凹槽的侧壁，所述再布线层与从所述第一开口中露出的所述焊盘的表面电连接。
6.根据权利要求1所述的晶圆级封装方法，其特征在于，所述在所述晶圆远离所述承载片的一侧以及所述第一凹槽内形成再布线层之后，包括：
在所述再布线层上形成保护层，所述保护层覆盖所述再布线层以及未被所述再布线层覆盖的所述焊盘；
在所述保护层表面形成第二开口，所述再布线层从所述第二开口中露出；
在所述第二开口内形成焊球。
7.根据权利要求6所述的晶圆级封装方法，其特征在于，所述在所述第二开口内形成焊球之后，还包括：
在所述承载片设置有所述晶圆一侧形成第一塑封层，所述焊球从所述第一塑封层中露出；
切割掉相邻所述芯片之间的部分所述承载片、所述晶圆以及所述第一塑封层。
8.根据权利要求6所述的晶圆级封装方法，其特征在于，所述在所述第二开口内形成焊球之后，还包括：
切割掉相邻所述芯片之间的部分所述承载片以及所述晶圆，以获得包含单颗所述芯片的芯片封装体。
9.根据权利要求8所述的晶圆级封装方法，其特征在于，所述切割掉相邻所述芯片之间的部分所述承载片以及所述晶圆，以获得包含单颗所述芯片的芯片封装体之后，包括：
将多个所述芯片封装体黏贴在载板上；
在所述芯片封装体的两侧以及所述芯片封装体远离所述载板的一侧形成第二塑封层，所述焊球从所述第二塑封层中露出。
10.根据权利要求9所述的晶圆级封装方法，其特征在于，所述在所述芯片封装体的两侧以及所述芯片封装体远离所述载板的一侧形成第二塑封层之后，包括：
切割掉相邻的所述芯片封装体之间的所述第二塑封层；
将所述载板去除。
CN202010501967.3A 2020-06-04 2020-06-04 一种晶圆级封装方法 Pending CN111554585A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010501967.3A CN111554585A (zh) 2020-06-04 2020-06-04 一种晶圆级封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010501967.3A CN111554585A (zh) 2020-06-04 2020-06-04 一种晶圆级封装方法

Publications (1)

Publication Number Publication Date
CN111554585A true CN111554585A (zh) 2020-08-18

Family

ID=72005192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010501967.3A Pending CN111554585A (zh) 2020-06-04 2020-06-04 一种晶圆级封装方法

Country Status (1)

Country Link
CN (1) CN111554585A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964007A (zh) * 2006-12-04 2007-05-16 晶方半导体科技（苏州）有限公司 “l”形电连接晶圆级芯片尺寸封装结构的制造方法
CN104517864A (zh) * 2013-10-08 2015-04-15 精材科技股份有限公司 晶圆级晶片封装体的制造方法
CN104538416A (zh) * 2015-02-03 2015-04-22 华天科技（昆山）电子有限公司 高可靠性全封闭cmos影像传感器结构及其制作方法
CN104538373A (zh) * 2014-12-30 2015-04-22 华天科技（昆山）电子有限公司 三维集成传感芯片封装结构及封装方法
CN106098717A (zh) * 2016-08-05 2016-11-09 华天科技（昆山）电子有限公司 高可靠性芯片封装方法及结构
CN205984988U (zh) * 2016-08-05 2017-02-22 华天科技（昆山）电子有限公司 高可靠性芯片封装结构
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
CN109192706A (zh) * 2018-09-07 2019-01-11 苏州晶方半导体科技股份有限公司 一种芯片封装结构及芯片封装方法
CN208781831U (zh) * 2018-09-07 2019-04-23 苏州晶方半导体科技股份有限公司 一种芯片封装结构
CN110649054A (zh) * 2019-09-27 2020-01-03 华天科技（昆山）电子有限公司 改善cis芯片阻焊层应力的晶圆级封装方法及封装结构
CN111009541A (zh) * 2019-12-11 2020-04-14 华天科技（昆山）电子有限公司 改善影像效果的封装方法及半导体器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964007A (zh) * 2006-12-04 2007-05-16 晶方半导体科技（苏州）有限公司 “l”形电连接晶圆级芯片尺寸封装结构的制造方法
CN104517864A (zh) * 2013-10-08 2015-04-15 精材科技股份有限公司 晶圆级晶片封装体的制造方法
CN104538373A (zh) * 2014-12-30 2015-04-22 华天科技（昆山）电子有限公司 三维集成传感芯片封装结构及封装方法
CN104538416A (zh) * 2015-02-03 2015-04-22 华天科技（昆山）电子有限公司 高可靠性全封闭cmos影像传感器结构及其制作方法
CN106098717A (zh) * 2016-08-05 2016-11-09 华天科技（昆山）电子有限公司 高可靠性芯片封装方法及结构
CN205984988U (zh) * 2016-08-05 2017-02-22 华天科技（昆山）电子有限公司 高可靠性芯片封装结构
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
CN109192706A (zh) * 2018-09-07 2019-01-11 苏州晶方半导体科技股份有限公司 一种芯片封装结构及芯片封装方法
CN208781831U (zh) * 2018-09-07 2019-04-23 苏州晶方半导体科技股份有限公司 一种芯片封装结构
CN110649054A (zh) * 2019-09-27 2020-01-03 华天科技（昆山）电子有限公司 改善cis芯片阻焊层应力的晶圆级封装方法及封装结构
CN111009541A (zh) * 2019-12-11 2020-04-14 华天科技（昆山）电子有限公司 改善影像效果的封装方法及半导体器件

Similar Documents

Publication Publication Date Title
CN107275294B (zh) 薄型芯片堆叠封装构造及其制造方法
US10090185B2 (en) Semiconductor device and manufacturing method thereof
US7525167B2 (en) Semiconductor device with simplified constitution
US9362234B2 (en) Shielded device packages having antennas and related fabrication methods
CN115224013A (zh) 芯片封装结构
CN107808857B (zh) 芯片封装结构及其制造方法
KR20010049481A (ko) 반도체장치 및 그 제조방법
KR20010080201A (ko) 반도체장치 및 그 제조방법
CN110098130B (zh) 一种系统级封装方法及封装器件
US10852476B2 (en) Semiconductor package, integrated optical communication system and manufacturing method of integrated optical communication system
KR20090029660A (ko) 반도체 장치의 제조 방법
US8659019B2 (en) Semiconductor device
CN117133750A (zh) 带有可湿润侧翼的晶圆级半导体装置
JP4467551B2 (ja) 半導体装置
US9324686B2 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
CN110890285A (zh) 一种芯片包覆封装结构及其封装方法
CN111554585A (zh) 一种晶圆级封装方法
CN111640720A (zh) 一种晶圆级封装体和芯片封装体
US8148254B2 (en) Method of manufacturing semiconductor device
US9035456B2 (en) Chip package and method for forming the same
CN114496810A (zh) 模块化堆栈式半导体封装方法
CN111627857A (zh) 封装方法及封装结构
CN111029261A (zh) 一种生物识别模块及其制备方法
CN111403368B (zh) 半导体封装体
CN217822823U (zh) 电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200818

RJ01 Rejection of invention patent application after publication