CN111430343A - 一种垂直式集成封装组件及其封装方法 - Google Patents

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Abstract

本申请涉及一种垂直式集成封装组件及其封装方法，包括线路基板、功能芯片、驱动控制ASIC和封装结构，其特征在于，所述线路基板包括相互间隔开的主基板和副基板，主基板和副基板的上下两面设有导电线路，所述主基板的上下两侧分别设有功能芯片和驱动控制ASIC，功能芯片与副基板上的导电线路通过连接线电连接，驱动控制ASIC也与副基板上的导电线路通过连接线电连接；功能芯片和驱动控制ASIC的外部均设有封装结构。本申请实现了封装器件的集成化、小型化以及电气连接线路的最短化，而且制备工艺简单，良品率高，能够满足大规模量产的需求。

Description

一种垂直式集成封装组件及其封装方法
技术领域
本申请涉及一种垂直式集成封装组件及其封装方法，适用于半导体封装的技术领域。
背景技术
近些年来，电子终端产品趋向于小型化、轻便化以及应用空间的多样化，特别是各种产品的智能化以及万物万联的发展趋势，要求许多单一功能的元器件要集成化或者功能器件和驱动控制的模块化。进一步要求，多种功能不一的互相关联的元器件要放到一个封装器件里。
例如光电半导体中，发光二极管(LED)及其驱动控制专用集成电路(ASIC)是独立的两个封装器件，在未来的封装发展中，LED及其ASIC的集成是趋势。类似地，有传感器与其ASIC的集成等等。现在的封装包括最成熟的独立封装、平面集成式封装。独立封装不利于产品的小型化以及元器件互相连接的能量损耗。平面集成式封装进一步集成了不同功能种类的元器件，在产品的尺寸以及电气连接都比独立封装更优化了一步，因为是平面式的封装，封装尺寸是多个元器件尺寸的叠加，每个元器件都独立占有空间，并且电气连接也是紧挨着连接，在元器件的集成尺寸上和电气连接上都还有限制，不能够进一步满足未来产品的需求。
最近，有些企业开发了加法式垂直式的集成封装，这种封装结构可以大大减少元器件的封装空间以及电气连接线路更短。但是这种封装结构涉及到多层线路以及绝缘层的制作，线路之间垂直方向钻孔互相导通，工艺极其复杂，所以良品率一直不好，成本居高不下，导致大规模量产很难实现。
发明内容
本发明的目的是提供一种垂直式集成封装组件及其封装方法，不仅实现了封装器件的集成化、小型化以及电气连接线路的最短化，而且制备工艺简单，良品率高，能够满足大规模量产的需求。
本申请的第一方面涉及一种垂直式集成封装组件，包括线路基板、功能芯片、驱动控制ASIC和封装结构，所述线路基板包括相互间隔开的主基板和副基板，主基板和副基板的上下两面设有导电线路，所述主基板的上下两侧分别设有功能芯片和驱动控制ASIC，功能芯片与副基板上的导电线路通过连接线电连接，驱动控制ASIC也与副基板上的导电线路通过连接线电连接；功能芯片和驱动控制ASIC的外部均设有封装结构。
其中，所述副基板设有两块，分别位于所述主基板的两侧，两侧的副基板的远端向下弯折，形成C字形；所述驱动控制ASIC位于所述主基板的下侧，ASIC封装层位于线路基板围成的空腔内；功能芯片位于主基板的上侧，在副基板上的两侧、副基板和主基板之间的间隔内形成有封装限位件，封装限位件和线路基板围成的腔体内设置有功能芯片封装层；或者
所述副基板设有一块，所述副基板的远端向下弯折，形成C字形；所述驱动控制ASIC位于所述主基板的下侧，所述主基板的远端也向下弯折，形成C字形，ASIC封装层位于线路基板围成的空腔内；功能芯片位于主基板的上侧，在线路基板上的两侧、副基板和主基板之间的间隔内形成有封装限位件，封装限位件和线路基板围成的腔体内设置有功能芯片封装层。
优选地，所述ASIC封装层与所述封装限位件一体注塑成型；所述ASIC封装层和所述功能芯片封装层是塑封层；所述连接线是直径为0.5-2.0mil的金线；所述功能芯片是发光二极管或者传感器；在驱动控制ASIC的固晶面上形成有台阶。
本申请的另一方面涉及一种制备如上所述的垂直式集成封装组件的封装方法，包括步骤：
(1)在整块线路基板的上下两侧把导电线路图刻蚀出来，；
(2)通过固晶焊线工艺将驱动控制ASIC安装到主基板的下侧，并把驱动控制ASIC与副基板上的导电线路相连接；
(3)用传递塑模的方法把封装材料注塑到合金铜材的下方，形成驱动控制ASIC的封装结构，同时注塑形成有封装限位件；
(4)将整块线路基板沿着垂直方向的分割线冲压切割形成长条状，将长条状合金铜板的端部进行弯曲成型，形成支撑封装材料的弯曲结构；
(5)通过固晶焊线工艺将功能芯片安装在主基板的上侧，并把功能芯片与副基板上的导电线路相连接；
(6)在功能芯片的外部注塑形成功能芯片封装层；
(7)按照单颗封装组件的分割线切割，形成最终的单颗封装结构。
其中，在步骤(1)中，把覆盖膜完整覆盖到整个铜板上面，利用UV或者激光把线路覆盖膜活化，通过化学的方法在合金铜板上刻蚀出线路图；
在步骤(4)中，在接近封装材料的线路基板的上下两面分别设置压块，弯曲时使所述压块顶紧封装材料。
本申请的垂直式集成封装组件及其封装方法的有益技术效果包括：
(1)将功能芯片及其驱动控制的传统平面集成式封装变为垂直式封装结构，实现了封装器件的集成化、小型化以及电气连接线路的最短化；
(2)将现有垂直封装从被动元器件封装扩展到ASIC驱动的嵌入式封装，扩大了垂直封装的适用范围；
(3)制备工艺中综合了化学刻蚀和冲压成型两种独立的工艺，既保证了器件的小型化，也保证了量产的规模化应用。
(4)在线路基板弯曲成型时，通过在接近塑封材料的上下两面各设置压块，弯曲时使压块顶紧塑封材料，可以最大程度地减少弯曲时对封装体带来的损伤。
附图说明
图1显示了根据本申请的垂直式集成封装组件的一种实施方式的结构示意图。
图2显示了形成本申请图1所示线路基板的一部分。
图3是图2中的A-A剖视图。
图4显示了根据本申请的垂直式集成封装组件的另一种实施方式的结构示意图。
图5显示了形成本申请图4所示线路基板的一部分。
图6是图5中的B-B剖视图。
图7显示了本申请中用于辅助弯曲线路基板端部的部件示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
如图1所示，其中显示了根据本申请的垂直式集成封装组件的一种优选方式的结构示意图，包括线路基板5、功能芯片1、驱动控制ASIC2和封装结构，线路基板5包括主基板51和副基板52，主基板51和副基板52的上下两面刻蚀有导电线路，例如可以是电镀铜线路。主基板51与副基板52间隔开，主基板51的上下两侧分别设有功能芯片1和驱动控制ASIC2，功能芯片1与副基板52上的导电线路通过连接线6电连接，驱动控制ASIC2也与副基板52上的导电线路通过连接线6电连接；功能芯片1和驱动控制ASIC2的外部均设有封装结构。
在图1所示实施方式中，副基板52设有两块，分别位于主基板51的两侧。驱动控制ASIC2位于主基板51的下侧，两侧的副基板52的远端向下弯折，形成C字形，ASIC封装层4位于线路基板围成的空腔内；功能芯片1位于主基板51的上侧，在副基板52上的两侧、副基板52和主基板51之间的间隔内形成有封装限位件3，封装限位件3和线路基板5围成的腔体内设置有功能芯片封装层7。
优选地，ASIC封装层4可以与封装限位件3一体注塑成型；ASIC封装层4和功能芯片封装层7可以是塑封层，可以在塑封接触界面上通过刻蚀出粗糙界面来提高结合界面的粘结力，该界面的高可靠稳定性决定了整个封装元器件的可靠稳定性。在一种优选实施方式中，选择直径为0.5-2.0mil的金线作为连接线，金线具有更高的可靠性和稳定性，不易被氧化，连接线的直径与线路基板的厚度之比可以是0.001-1000，优选为0.01-100。本申请中的功能芯片可以是发光二极管或者传感器部件。
在图4所示实施方式中，副基板52还可以只设有一块，其他部件结构均与图1的实施方式相同，不再赘述。
图2显示了形成本申请图1所示线路基板的合金铜材的一部分，其中显示了用于形成四个封装组件的合金铜材单元；制备封装组件时，需要将合金铜材先沿图中纵向切割形成条状的封装组件基板，并在其端部弯曲成C型，以支撑封装结构，然后再沿横向切割形成单独的封装组件。图3是图2中的A-A剖视图，图中虚线位置为封装过程中形成C型支撑结构的弯折线。图5显示了形成本申请图4所示线路基板的合金铜材的一部分，图6是图5中的B-B剖视图。
下面通过图1-3所示的封装组件，说明本申请的垂直式集成封装组件的封装方法，包括以下步骤：
(1)在整块线路基板的上下两侧把导电线路图刻蚀出来，；
(2)通过固晶焊线工艺将驱动控制ASIC安装到主基板的下侧，并把驱动控制ASIC与副基板上的导电线路相连接；
(3)用传递塑模的方法把封装材料注塑到线路基板的下方，形成驱动控制ASIC的封装结构，同时注塑形成有封装限位件；
(4)将整块线路基板沿着垂直方向的分割线冲压切割形成长条状，将长条状合金铜板的端部进行弯曲成型，形成支撑封装材料的弯曲结构；
(5)通过固晶焊线工艺将功能芯片安装在主基板的上侧，并把功能芯片与副基板上的导电线路相连接；
(6)在功能芯片的外部注塑形成功能芯片封装层；
(7)按照单颗封装组件的分割线切割，形成最终的单颗封装结构。
实施例
下面通过实施例说明本申请的垂直式集成封装组件的封装方法，包括以下步骤：
(1)在整块合金铜材上把线路图刻蚀出来，一般选用6mil(密尔)或者8mil厚度的合金铜板，引脚间隙在0.1-0.2mm之间，具体的引脚数目取决于ASIC功能的设计。把覆盖膜完整覆盖到整个铜板上面，利用UV或者激光把线路覆盖膜活化，通过化学的方法在合金铜板上刻蚀出线路图。覆盖膜需要活化以后才能用化学试剂洗掉，没有活化的覆盖膜保护住不需要蚀刻的铜材，洗掉的部分，铜材就会暴露出来，然后用化学试剂刻蚀成需要的线路图；
(2)通过固晶焊线工艺，选取适合的固晶胶和金线、合金线或者铜线将驱动控制ASIC焊接到主基板的下侧，并把驱动控制ASIC与副基板上的导电线路相连接；优选地，还可以在ASIC的固晶面冲压出高低台阶，这是因为整个ASIC的高度和一些晶片的厚度不一致，在整个后续的电性连接中保证连接线路的最短，设计台阶可以弥补厚度不一致的差异性；
(3)用传递塑模的方法把封装材料例如可以是环氧树脂材料注塑到合金铜材的下方，形成驱动控制ASIC的封装结构，同时注塑形成有封装限位件；在传塑过程中优先选用低于50um的化合物填充材料，以利于在超细引脚间填充充分，可以使用含有纳米填充剂的环氧树脂材料填充到较小间距的结构中；
(4)将整块合金铜材沿着垂直于线路基板的分割线冲压形成长条状，将长条状合金铜板的端部进行弯曲成型，形成支撑封装材料的C型弯曲结构；
(5)通过固晶焊线工艺，将功能芯片焊接在主基板的上侧，并把功能芯片与副基板上的导电线路相连接；
(6)在功能芯片的外部注塑形成功能芯片封装层；
(7)将合金铜板按照单颗封装组件的分割线切割，形成最终的单颗封装结构。
在步骤(4)的弯曲过程中，为了避免损伤已经封装好的功能芯片和驱动控制ASIC，可以采用如图7所示的辅助弯曲工具。具体地，可以在接近塑封材料的铜板材的上下两面各设置一个三角形的压块10，弯曲时使压块顶紧塑封材料，可以最大程度地减少弯曲时对封装体带来的损伤。
虽然本申请所揭露的实施方式如上，但所述的内容只是为了便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属技术领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种垂直式集成封装组件，包括线路基板、功能芯片、驱动控制ASIC和封装结构，其特征在于，所述线路基板包括相互间隔开的主基板和副基板，主基板和副基板的上下两面设有导电线路，所述主基板的上下两侧分别设有功能芯片和驱动控制ASIC，功能芯片与副基板上的导电线路通过连接线电连接，驱动控制ASIC也与副基板上的导电线路通过连接线电连接；功能芯片和驱动控制ASIC的外部均设有封装结构。
2.根据权利要求1所述的垂直式集成封装组件，其特征在于，所述副基板设有两块，分别位于所述主基板的两侧，两侧的副基板的远端向下弯折，形成C字形；所述驱动控制ASIC位于所述主基板的下侧，ASIC封装层位于线路基板围成的空腔内；功能芯片位于主基板的上侧，在副基板上的两侧、副基板和主基板之间的间隔内形成有封装限位件，封装限位件和线路基板围成的腔体内设置有功能芯片封装层。
3.根据权利要求1所述的垂直式集成封装组件，其特征在于，所述副基板设有一块，所述副基板的远端向下弯折，形成C字形；所述驱动控制ASIC位于所述主基板的下侧，所述主基板的远端也向下弯折，形成C字形，ASIC封装层位于线路基板围成的空腔内；功能芯片位于主基板的上侧，在线路基板上的两侧、副基板和主基板之间的间隔内形成有封装限位件，封装限位件和线路基板围成的腔体内设置有功能芯片封装层。
4.根据权利要求2或3所述的垂直式集成封装组件，其特征在于，所述ASIC封装层与所述封装限位件一体注塑成型。
5.根据权利要求2或3所述的垂直式集成封装组件，其特征在于，所述ASIC封装层和所述功能芯片封装层是塑封层。
6.根据权利要求1-3任一项所述的垂直式集成封装组件，其特征在于，所述连接线是直径为0.5-2.0mil的金线。
7.根据权利要求1-3任一项所述的垂直式集成封装组件，其特征在于，所述功能芯片是发光二极管或者传感器。
8.根据权利要求1-7任一项所述的垂直式集成封装组件，其特征在于，在驱动控制ASIC的固晶面上形成有台阶。
9.一种制备根据权利要求1-8任一项所述的垂直式集成封装组件的封装方法，其特征在于，包括步骤：
(1)在整块线路基板的上下两侧把导电线路图刻蚀出来，；
(2)通过固晶焊线工艺将驱动控制ASIC安装到主基板的下侧，并把驱动控制ASIC与副基板上的导电线路相连接；
(3)用传递塑模的方法把封装材料注塑到合金铜材的下方，形成驱动控制ASIC的封装结构，同时注塑形成有封装限位件；
(4)将整块线路基板沿着垂直方向的分割线冲压切割形成长条状，将长条状合金铜板的端部进行弯曲成型，形成支撑封装材料的弯曲结构；
(5)通过固晶焊线工艺将功能芯片安装在主基板的上侧，并把功能芯片与副基板上的导电线路相连接；
(6)在功能芯片的外部注塑形成功能芯片封装层；
(7)按照单颗封装组件的分割线切割，形成最终的单颗封装结构。
10.根据权利要求9所述的封装方法，其特征在于，在步骤(1)中，把覆盖膜完整覆盖到整个铜板上面，利用UV或者激光把线路覆盖膜活化，通过化学的方法在合金铜板上刻蚀出线路图；
在步骤(4)中，在接近封装材料的线路基板的上下两面分别设置压块，弯曲时使所述压块顶紧封装材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112968020A (zh) * 2020-12-25 2021-06-15 重庆康佳光电技术研究院有限公司 基板组件、显示单元、显示模组及其制作方法及显示屏

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11346006A (ja) * 1998-05-29 1999-12-14 Rohm Co Ltd 半導体装置
US20020195935A1 (en) * 1999-12-30 2002-12-26 Harald Jager Surface-mountable light-emitting diode light source and method of producing a light-emitting diode light source
CN102593321A (zh) * 2012-02-20 2012-07-18 深圳市安普光光电科技有限公司 Led的封装方法、led封装结构及显示屏
CN204289531U (zh) * 2014-12-25 2015-04-22 深圳市安普光光电科技有限公司 全彩led封装结构及led显示模组
CN110856341A (zh) * 2019-11-21 2020-02-28 颀谱电子科技(南通)有限公司 一种集成电路板的制造工艺
TW202011618A (zh) * 2018-08-31 2020-03-16 大陸商弘凱光電（深圳）有限公司 發光模組及發光模組的製作方法
CN211295099U (zh) * 2020-03-31 2020-08-18 深圳市唯亮光电科技有限公司 一种垂直式集成封装组件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11346006A (ja) * 1998-05-29 1999-12-14 Rohm Co Ltd 半導体装置
US20020195935A1 (en) * 1999-12-30 2002-12-26 Harald Jager Surface-mountable light-emitting diode light source and method of producing a light-emitting diode light source
CN102593321A (zh) * 2012-02-20 2012-07-18 深圳市安普光光电科技有限公司 Led的封装方法、led封装结构及显示屏
CN204289531U (zh) * 2014-12-25 2015-04-22 深圳市安普光光电科技有限公司 全彩led封装结构及led显示模组
TW202011618A (zh) * 2018-08-31 2020-03-16 大陸商弘凱光電（深圳）有限公司 發光模組及發光模組的製作方法
CN110856341A (zh) * 2019-11-21 2020-02-28 颀谱电子科技(南通)有限公司 一种集成电路板的制造工艺
CN211295099U (zh) * 2020-03-31 2020-08-18 深圳市唯亮光电科技有限公司 一种垂直式集成封装组件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112968020A (zh) * 2020-12-25 2021-06-15 重庆康佳光电技术研究院有限公司 基板组件、显示单元、显示模组及其制作方法及显示屏
CN112968020B (zh) * 2020-12-25 2023-05-19 重庆康佳光电技术研究院有限公司 基板组件、显示单元、显示模组及其制作方法及显示屏

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