CN111403274A - 增加硅沟槽表面积的方法 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 171
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 171
- 239000010703 silicon Substances 0.000 title claims abstract description 171
- 238000000034 method Methods 0.000 title claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 18
- 238000001259 photo etching Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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Abstract
本发明公开了一种增加硅沟槽表面积的方法包括步骤:步骤一、在硅衬底上形成硅沟槽。步骤二、对硅沟槽的表面进行HCl处理从而形成凸凹不平结构以使硅沟槽表面积的增加;步骤三、进行H2烘烤使硅沟槽表面光滑。本发明能在不增加工艺难度和硅沟槽占用面积的条件下增加硅沟槽表面积,能降低工艺成本。
Description
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种增加硅沟槽表面积的方法。
背景技术
在半导体集成电路制造中通常采用硅衬底,多种工艺中会采用硅沟槽工艺,如沟槽电容器件中就需要采用硅沟槽,硅沟槽工艺是通过在硅衬底上进行硅刻蚀形成,现有硅沟槽工艺包括如下步骤:
在硅衬底表面上形成硬质掩膜层,所述硬质掩膜层通常为氧化层和氮化层的叠加层。
之后、进行光刻工艺定义出硅沟槽的形成区域;光刻工艺包括:涂布光刻胶,进行曝光和显影形成定义有硅沟槽的形成区域的光刻胶图形。
之后、以光刻胶为掩膜对所述硬质掩膜层进行刻蚀将光刻胶图形转移到所述硬质掩膜层上。光刻胶在所述硬质掩膜层刻蚀完成之后保留或去除。
之后、对所述硅衬底进行刻蚀形成所述硅沟槽。
现有工艺中,硅沟槽形成后表面光滑,硅沟槽的内侧表面积由硅沟槽的侧面和底部表面积决定。硅沟槽的侧面面积由硅沟槽的深度决定,硅沟槽的底部表面的面积由沟槽的宽度决定,现有工艺中,为了增加硅沟槽的内侧表面积,通常需要增加硅沟槽的深度或宽度,增加硅沟槽的深度会使刻蚀工艺的难度增加;增加硅沟槽的宽度则会使硅沟槽占用硅衬底的面积增加即芯片面积会增加,这都不利于硅沟槽工艺的成本降低。
发明内容
本发明所要解决的技术问题是提供一种增加硅沟槽表面积的方法,能在不增加工艺难度和硅沟槽占用面积的条件下增加硅沟槽表面积,能降低工艺成本。
为解决上述技术问题,本发明提供的增加硅沟槽表面积的方法包括如下步骤:
步骤一、在硅衬底上形成硅沟槽。
步骤二、在工艺腔中对所述硅沟槽的表面进行HCl处理,所述HCl处理产生对所述硅沟槽的表面的刻蚀效果并形成凸凹不平结构,所述凸凹不平结构使所述硅沟槽表面积的增加。
步骤三、在工艺腔中对完成所述HCl处理后的所述硅沟槽进行H2烘烤,所述H2烘烤使所述硅沟槽表面光滑。
进一步的改进是,步骤一中,所述硅沟槽的形成工艺采用光刻工艺定义并进行硅刻蚀形成。
进一步的改进是,步骤一中,在进行所述光刻工艺的光刻胶涂布之前,还包括在所述硅衬底表面上形成硬质掩膜层的步骤;光刻工艺完成之后,先刻蚀所述硬质掩膜层,之后再对所述硅衬底进行刻蚀。
进一步的改进是,在同一所述硅衬底上形成有多个所述硅沟槽。
进一步的改进是,步骤二和步骤三中的工艺腔采用同一个工艺腔。
进一步的改进是,步骤二和步骤三中的工艺腔为同一个外延工艺腔。
进一步的改进是,步骤二中,通过调节所述HCl处理的压力或时间来调节所述硅沟槽表面积的增加值,所述HCl处理的时间越长所述硅沟槽表面积的增加值越大,所述HCl处理的压力越大所述硅沟槽表面积的增加值越大。
进一步的改进是,所述HCl处理的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于50torr。
进一步的改进是,所述HCl处理的工艺参数为:时间为20秒,温度为1000℃,压力为300torr。
进一步的改进是,所述H2烘烤的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于20torr。
进一步的改进是,所述H2烘烤的工艺参数包括:时间为30秒,温度为1000℃,压力为50torr。
进一步的改进是,步骤三完成后形成的所述硅沟槽用于沟槽电容制作。所述沟槽电容制作步骤包括:
步骤四、进行离子注入在所述硅沟槽的内侧表面形成由重掺杂区组成掺杂区电极板,所述掺杂区电极板的重掺杂区也延伸到所述硅沟槽外的所述硅表面。
步骤五、在所述硅沟槽的内侧表面形成电容介质层,所述电容介质层也延伸到所述硅沟槽外的所述硅表面。
步骤六、在所述电容介质层表面形成由金属层组成的金属电极板,所述金属电极板也延伸到所述硅沟槽外的所述硅表面。
步骤六完成后将所述硅沟槽填满;或者,步骤六完成后未将所述硅沟槽填满,之后,重复步骤五的电容介质层的形成工艺以及步骤六的金属电极板的形成工艺直至将所述硅沟槽填满。
步骤七、形成层间膜、接触孔和正面金属层,对所述正面金属层进行图形化形成所述沟槽电容的第一电极和第二电极,所述第一电极通过对应的接触孔连接到所述掺杂区电极板和第偶数个所述金属电极板,所述第二电极通过对应的接触孔连接到第奇数个所述金属电极板。
进一步的改进是,所述正面金属层包括一层以上,各所述正面金属层通过通孔连接。
进一步的改进是,所述电容介质层的材料包括氧化硅。
进一步的改进是,所述掺杂区电极板对应的接触孔形成于所述掺杂区电极板的延伸到所述硅沟槽外部的重掺杂区表面。
本发明能在保持硅沟槽的宽度和深度不变的条件下,在硅沟槽形成之后,增加了HCl处理工艺和H2烘烤工艺,HCl处理工艺具有刻蚀效果,通过HCl处理工艺能在硅沟槽的表面即内侧表面形成凸凹不平结构,通过凸凹不平结构来增加硅沟槽的内侧表面积即硅沟槽表面积;而通过H2烘烤工艺则能对HCl处理工艺产生的粗糙表面光滑化,使硅沟槽的内侧表面有利于后续膜层的生长,所以,本发明能在不增加工艺难度和硅沟槽占用面积的条件下增加硅沟槽表面积,能降低工艺成本。
本发明的HCl处理和H2烘烤工艺能同时在外延工艺腔中实现,通过调节HCl处理的时间或压力能调节硅沟槽表面积的增加值,HCl处理的时间越长硅沟槽表面积的增加值越大,HCl处理的压力越大硅沟槽表面积的增加值越大,所以本发明还能很方便的实现硅沟槽表面积的调节。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是本发明实施例增加硅沟槽表面积的方法的流程图;
图2A是本发明实施例方法的步骤一中形成的硅沟槽的照片;
图2B是本发明实施例方法的完成步骤二的HCl处理后的硅沟槽的照片;
图2C是本发明实施例方法的完成步骤三的H2烘烤后的硅沟槽的照片;
图3是在图2B的基础上对HCl处理的工艺参数进行调整后得到的面积更大的硅沟槽的照片;
图4是本发明实施例方法形成的沟槽电容的结构示意图。
具体实施方式
如图1所示,是本发明实施例增加硅沟槽表面积的方法的流程图;本发明实施例增加硅沟槽表面积的方法包括如下步骤:
步骤一、如图2A所示,在硅衬底1上形成硅沟槽2。
本发明实施例方法中,所述硅沟槽2的形成工艺采用光刻工艺定义并进行硅刻蚀形成。
在进行所述光刻工艺的光刻胶涂布之前,还包括在所述硅衬底1表面上形成硬质掩膜层的步骤;光刻工艺完成之后,先刻蚀所述硬质掩膜层,之后再对所述硅衬底1进行刻蚀。
在同一所述硅衬底1上形成有多个所述硅沟槽2。
步骤二、如图2B所示,在工艺腔中对所述硅沟槽2的表面进行HCl处理,HCl处理后的所述硅沟槽单独用标记2a标出。比较图2B和图2A所示可知,所述HCl处理产生对所述硅沟槽的表面的刻蚀效果并形成凸凹不平结构,所述凸凹不平结构使所述硅沟槽表面积的增加。
步骤三、如图2C所示,在工艺腔中对完成所述HCl处理后的所述硅沟槽进行H2烘烤,所述H2烘烤使所述硅沟槽表面光滑。H2烘烤后的所述硅沟槽单独用标记2b标出。
本发明实施例方法中,步骤二和步骤三中的工艺腔采用同一个工艺腔。较佳为,步骤二和步骤三中的工艺腔为同一个外延工艺腔。
步骤二中,通过调节所述HCl处理的压力或时间来调节所述硅沟槽表面积的增加值,所述HCl处理的时间越长所述硅沟槽表面积的增加值越大,所述HCl处理的压力越大所述硅沟槽表面积的增加值越大。图3是在图2B的基础上对HCl处理的工艺参数进行调整后如增加工艺腔的压力得到的面积更大的硅沟槽的照片,如图3所示可知,硅沟槽的面积比图2B的面积更大,图3中,所述硅沟槽单独用标记2a1标出。
本发明实施例方法中,所述HCl处理的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于50torr。所述HCl处理的一个典型的工艺参数为:时间为20秒,温度为1000℃,压力为300torr。
本发明实施例方法中,所述H2烘烤的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于20torr。所述H2烘烤的一个典型的工艺参数为:时间为30秒,温度为1000℃,压力为50torr。
步骤三完成后形成的所述硅沟槽2b用于沟槽电容制作。所述沟槽电容制作步骤包括:
步骤四、进行离子注入在所述硅沟槽2b的内侧表面形成由重掺杂区组成掺杂区电极板3,所述掺杂区电极板3的重掺杂区也延伸到所述硅沟槽2b外的所述硅表面。
步骤五、在所述硅沟槽2b的内侧表面形成电容介质层41,所述电容介质层41也延伸到所述硅沟槽2b外的所述硅表面。
步骤六、在所述电容介质层41表面形成由金属层组成的金属电极板51,所述金属电极板也延伸到所述硅沟槽2b外的所述硅表面。
步骤六完成后将所述硅沟槽2b填满;或者,步骤六完成后未将所述硅沟槽2b填满,之后,重复步骤五的电容介质层的形成工艺以及步骤六的金属电极板的形成工艺直至将所述硅沟槽2b填满。图4中显示了,重复了两次步骤五的电容介质层的形成工艺以及步骤六的金属电极板的形成工艺,形成的电容介质层分别用标记42和43标出以及形成的金属电极板分别用标记52和53标出。
步骤七、形成层间膜、接触孔7和正面金属层,对所述正面金属层进行图形化形成所述沟槽电容的第一电极和第二电极,所述第一电极通过对应的接触孔7连接到所述掺杂区电极板3和第偶数个所述金属电极板,所述第二电极通过对应的接触孔7连接到第奇数个所述金属电极板。
所述正面金属层包括一层以上,各所述正面金属层通过通孔9连接。图4中显示了两层所述正面金属层,分别用标记81和82标出。
较佳选择为,所述电容介质层的材料包括氧化硅。
较佳选择为,所述掺杂区电极板3对应的接触孔7形成于所述掺杂区电极板3的延伸到所述硅沟槽2b外部的重掺杂区表面。
在各所述接触孔7的底部表面上还形成有金属硅化物6。
本发明实施例能在保持硅沟槽2b的宽度和深度不变的条件下,在硅沟槽2b形成之后,增加了HCl处理工艺和H2烘烤工艺,HCl处理工艺具有刻蚀效果,通过HCl处理工艺能在硅沟槽2b的表面即内侧表面形成凸凹不平结构,通过凸凹不平结构来增加硅沟槽2b的内侧表面积即硅沟槽2b表面积;而通过H2烘烤工艺则能对HCl处理工艺产生的粗糙表面光滑化,使硅沟槽2b的内侧表面有利于后续膜层的生长,所以,本发明实施例能在不增加工艺难度和硅沟槽2b占用面积的条件下增加硅沟槽2b表面积,能降低工艺成本。
本发明实施例的HCl处理和H2烘烤工艺能同时在外延工艺腔中实现,通过调节HCl处理的时间或压力能调节硅沟槽2b表面积的增加值,HCl处理的时间越长硅沟槽2b表面积的增加值越大,HCl处理的压力越大硅沟槽2b表面积的增加值越大,所以本发明实施例还能很方便的实现硅沟槽2b表面积的调节。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (15)
1.一种增加硅沟槽表面积的方法,其特征在于,包括如下步骤:
步骤一、在硅衬底上形成硅沟槽;
步骤二、在工艺腔中对所述硅沟槽的表面进行HCl处理,所述HCl处理产生对所述硅沟槽的表面的刻蚀效果并形成凸凹不平结构,所述凸凹不平结构使所述硅沟槽表面积的增加;
步骤三、在工艺腔中对完成所述HCl处理后的所述硅沟槽进行H2烘烤,所述H2烘烤使所述硅沟槽表面光滑。
2.如权利要求1所述的增加硅沟槽表面积的方法,其特征在于:步骤一中,所述硅沟槽的形成工艺采用光刻工艺定义并进行硅刻蚀形成。
3.如权利要求2所述的增加硅沟槽表面积的方法,其特征在于:步骤一中,在进行所述光刻工艺的光刻胶涂布之前,还包括在所述硅衬底表面上形成硬质掩膜层的步骤;光刻工艺完成之后,先刻蚀所述硬质掩膜层,之后再对所述硅衬底进行刻蚀。
4.如权利要求2所述的增加硅沟槽表面积的方法,其特征在于:在同一所述硅衬底上形成有多个所述硅沟槽。
5.如权利要求1所述的增加硅沟槽表面积的方法,其特征在于:步骤二和步骤三中的工艺腔采用同一个工艺腔。
6.如权利要求5所述的增加硅沟槽表面积的方法,其特征在于:步骤二和步骤三中的工艺腔为同一个外延工艺腔。
7.如权利要求6所述的增加硅沟槽表面积的方法,其特征在于:步骤二中,通过调节所述HCl处理的压力或时间来调节所述硅沟槽表面积的增加值,所述HCl处理的时间越长所述硅沟槽表面积的增加值越大,所述HCl处理的压力越大所述硅沟槽表面积的增加值越大。
8.如权利要求7所述的增加硅沟槽表面积的方法,其特征在于:所述HCl处理的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于50torr。
9.如权利要求8所述的增加硅沟槽表面积的方法,其特征在于:所述HCl处理的工艺参数为:时间为20秒,温度为1000℃,压力为300torr。
10.如权利要求6所述的增加硅沟槽表面积的方法,其特征在于:所述H2烘烤的工艺参数包括:时间为1秒~500秒,温度大于800℃,压力大于20torr。
11.如权利要求10所述的增加硅沟槽表面积的方法,其特征在于:所述H2烘烤的工艺参数包括:时间为30秒,温度为1000℃,压力为50torr。
12.如权利要求1所述的增加硅沟槽表面积的方法,其特征在于:步骤三完成后形成的所述硅沟槽用于沟槽电容制作;所述沟槽电容制作步骤包括:
步骤四、进行离子注入在所述硅沟槽的内侧表面形成由重掺杂区组成掺杂区电极板,所述掺杂区电极板的重掺杂区也延伸到所述硅沟槽外的所述硅表面;
步骤五、在所述硅沟槽的内侧表面形成电容介质层,所述电容介质层也延伸到所述硅沟槽外的所述硅表面;
步骤六、在所述电容介质层表面形成由金属层组成的金属电极板,所述金属电极板也延伸到所述硅沟槽外的所述硅表面;
步骤六完成后将所述硅沟槽填满;或者,步骤六完成后未将所述硅沟槽填满,之后,重复步骤五的电容介质层的形成工艺以及步骤六的金属电极板的形成工艺直至将所述硅沟槽填满;
步骤七、形成层间膜、接触孔和正面金属层,对所述正面金属层进行图形化形成所述沟槽电容的第一电极和第二电极,所述第一电极通过对应的接触孔连接到所述掺杂区电极板和第偶数个所述金属电极板,所述第二电极通过对应的接触孔连接到第奇数个所述金属电极板。
13.如权利要求12所述的增加硅沟槽表面积的方法,其特征在于:所述正面金属层包括一层以上,各所述正面金属层通过通孔连接。
14.如权利要求12所述的增加硅沟槽表面积的方法,其特征在于:所述电容介质层的材料包括氧化硅。
15.如权利要求12所述的增加硅沟槽表面积的方法,其特征在于:所述掺杂区电极板对应的接触孔形成于所述掺杂区电极板的延伸到所述硅沟槽外部的重掺杂区表面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010277820.0A CN111403274A (zh) | 2020-04-10 | 2020-04-10 | 增加硅沟槽表面积的方法 |
Applications Claiming Priority (1)
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CN202010277820.0A CN111403274A (zh) | 2020-04-10 | 2020-04-10 | 增加硅沟槽表面积的方法 |
Publications (1)
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---|---|
CN111403274A true CN111403274A (zh) | 2020-07-10 |
Family
ID=71431535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010277820.0A Pending CN111403274A (zh) | 2020-04-10 | 2020-04-10 | 增加硅沟槽表面积的方法 |
Country Status (1)
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CN112053945A (zh) * | 2020-08-26 | 2020-12-08 | 上海华虹宏力半导体制造有限公司 | 沟槽栅的制造方法 |
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