CN116133513A - 一种半导体结构的形成方法 - Google Patents
一种半导体结构的形成方法 Download PDFInfo
- Publication number
- CN116133513A CN116133513A CN202211689792.9A CN202211689792A CN116133513A CN 116133513 A CN116133513 A CN 116133513A CN 202211689792 A CN202211689792 A CN 202211689792A CN 116133513 A CN116133513 A CN 116133513A
- Authority
- CN
- China
- Prior art keywords
- layer
- opening
- forming
- dielectric layer
- interlayer dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 211
- 239000011229 interlayer Substances 0.000 claims abstract description 65
- 239000003989 dielectric material Substances 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- 238000001020 plasma etching Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 9
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 239000000460 chlorine Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000992 sputter etching Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 30
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000001259 photo etching Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体结构的形成方法，基于负载效应的作用，图形化层内的开口尺寸越大，在层间介质层内形成的开口深度越大，因此，可以在所述层间介质层内形成不同深度的第一开口和第二开口。由于电容器件的电容与极板面积、极板间距、极板间介质材料的介电常数值有关，通过获取不同尺寸的第一开口和第二开口，同时通过第一开口和第二开口内填充的介质材料介电常数值的选取，可以获得不同电容值的电容器件；由于第一开口和第二开口采用同一图形化层为掩膜，图形化层仅用一次光刻刻蚀工艺形成，因此不需要多次光刻就可以获得不同电容值的电容器件，有利于节约生产成本，促进电容生产技术的发展。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体结构的形成方法。
背景技术
金属-绝缘体-金属(Metal-Insulator-Metal，简称MIM)电容器，被广泛应用于集成电路芯片中，可以用于电荷存储、电压控制、射频控制等。MIM电容器的制作可以集成在后段金属互连工艺中，且能够与半导体制造的后道工艺较好地兼容。
随着集成电路的发展，对电容的需求形式更加多样化。在现有的生产技术中，为了制备不同电容值的MIM电容器，每做一道电容就要经历光刻以及刻蚀等步骤，面临较高的制造成本。
图1～3中给出了现有技术中制备不同电容值的MIM电容器的制备方法。这种半导体结构的形成方法中，两道电容是先后分别一步一步处理的。
请参考图1，提供衬底(图中未示出)，所述衬底内具有第一导电层101，且暴露出所述第一导电层101顶部表面；在所述衬底上形成层间介质层102；在所述层间介质层102表面形成第一掩膜层103，所述第一掩膜层103暴露出部分所述层间介质层102；以所述第一掩膜层103为掩膜刻蚀所述层间介质层102，在所述层间介质层102内形成第一开口104；去除所述第一掩膜层103。
请参考图2，在第一开口104和所述层间介质层102表面形成第二掩膜层105，所述第二掩膜层105暴露出部分所述层间介质层102；以所述第二掩膜层105为掩膜，刻蚀所述层间介质层102，直到暴露出所述衬底表面，在所述层间介质层102内形成第二开口106，所述第一开口104和所述第二开口106的尺寸不同；去除所述第二掩膜层105，使所述第一开口104侧壁和底部表面暴露。
请参考图3，在所述第一开口104和所述第二开口106内沉积介质材料，以所述第一开口104内的介质材料形成第一电容介质层107，以所述第二开口106内的介质材料形成第二电容介质层108；在所述层间介质层102、所述第一电容介质层107和所述第二电容介质层108表面形成第二导电层109。
上述方法用于形成不同电容值的电容器件。具体的，通过形成不同尺寸的第一开口104和第二开口106，以及在所述第一开口104和所述第二开口106内填充与所述层间介质层不同介电常数值的介质材料来获得不同电容值的电容器件。
然而，上述方法中，由于所述第一开口104和所述第二开口106尺寸不同，需要采用两次不同的光刻和刻蚀工艺来获得，增加了生产成本，不利于半导体技术的发展。
因此，现有的金属-绝缘体-金属电容器的工艺技术有待进一步提高。
发明内容
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，由于第一图形开口和第二图形开口的尺寸不同，在采用等离子体刻蚀工艺进行刻蚀时，由于负载效应(Loading effect)的作用，图形化层内的开口尺寸越大，在层间介质层内形成的开口深度越大，因此，可以在所述层间介质层内形成不同深度的第一开口和第二开口。由于电容器件的电容与极板面积、极板间距、极板间介质材料的介电常数值有关，通过获取不同尺寸的第一开口和第二开口，同时通过第一开口和第二开口内填充的介质材料介电常数值的选取，可以获得不同电容值的电容器件；由于第一开口和第二开口采用同一图形化层为掩膜，所述图形化层仅用一次光刻刻蚀工艺形成，因此不需要多次光刻就可以获得不同电容值的电容器件，有利于节约生产成本，促进电容生产技术的发展。
一种半导体结构的形成方法，包括以下步骤：
(1)提供衬底，所述衬底内具有第一导电层，所述衬底暴露出所述第一导电层的顶部表面；
(2)在所述衬底上形成层间介质层和位于所述层间介质层表面的图形化层，所述层间介质层的材料和图形化层的材料不同；所述图形化层具有尺寸不同的第一图形开口和第二图形开口，所述第一图形开口和第二图形开口处暴露出所述层间介质层表面；
(3)以所述图形化层为掩膜刻蚀所述层间介质层，在所述层间介质层对应于所述第一图形开口处形成第一开口，在所述层间介质层对应于所述第二图形开口处形成第二开口，所述第一开口和第二开口的深度不同；
(4)去除所述图形化层；
(5)在所述第一开口内形成第一电容介质层，在所述第二开口内形成第二电容介质层，所述第一电容介质层、第二电容介质层均与所述层间介质层的材料不同；
(6)在所述层间介质层、第一电容介质层和第二电容介质层表面形成第二导电层。
优选的，所述半导体结构的形成方法，还包括在步骤(6)之后图形化所述第二导电层，形成相互隔离的第一电极板和第二电极板，所述第一电极板和第二电极板分别位于所述第一电容介质层和第二电容介质层上。
优选的，第一图形开口和第二图形开口的宽度比值为1∶4～6，所述第一开口和第二开口深度的比值与第一图形开口和第二图形开口的宽度比值相同。
优选的，步骤(3)中，刻蚀的工艺为等离子体刻蚀工艺、湿法刻蚀工艺或离子铣。更优选的，等离子体刻蚀工艺采用的刻蚀气体为氯基气体和氟基气体中的至少一种。氯基气体可以是四氯化碳或氯气，氟基气体可以是四氟化碳或三氟甲烷。更优选的，等离子体刻蚀工艺的工艺参数为：刻蚀气体包括氟基气体和氩气，所述刻蚀气体中氩气的体积占比范围为2％至5％，射频功率范围为2～9kW，等离子体电子温度范围为1～10eV，等离子体密度范围为1015～1018个/m3，电离率范围为10-7～10-4。
优选的，步骤(2)中，所述图形化层的形成方法包括：在所述层间介质层表面形成图形化材料层，在部分所述图形化材料层表面形成掩膜层，以掩膜层为掩膜，刻蚀图形化材料层形成所述图形化层。
优选的，所述第一电容介质层和所述第二电容介质层的形成方法包括：在所述第一开口、所述第二开口以及所述层间介质层表面形成电容介质材料层；平坦化所述电容介质材料层，直到暴露出所述层间介质层表面。可选的，所述电容介质材料层的材料包括高K介质材料。
优选的，所述层间介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种；所述图形化层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
优选的，所述第一图形开口在所述衬底表面的投影为长方形或圆形；所述第二图形开口在所述衬底表面的投影为长方形或圆形。
与现有技术相比，本发明具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于第一图形开口和第二图形开口的尺寸不同，在采用等离子体刻蚀工艺进行刻蚀时，由于负载效应(Loading effect)的作用，图形化层内的开口尺寸越大，在层间介质层内形成的开口深度越大，因此，可以在所述层间介质层内形成不同深度的第一开口和第二开口。由于电容器件的电容与极板面积、极板间距、极板间介质材料的介电常数值有关，通过获取不同尺寸的第一开口和第二开口，同时通过第一开口和第二开口内填充的介质材料介电常数值的选取，可以获得不同电容值的电容器件；由于第一开口和第二开口采用同一图形化层为掩膜，图形化层仅用一次光刻刻蚀工艺形成，因此不需要多次光刻就可以获得不同电容值的电容器件，有利于节约生产成本，促进电容生产技术的发展。
附图说明
图1为现有技术半导体结构的形成方法中形成第一开口的结构示意图。
图2为现有技术半导体结构的形成方法中形成第二开口的结构示意图。
图3为现有技术半导体结构的形成方法中沉积介质材料及形成第二导电层的结构示意图。
图4为本发明半导体结构的形成方法中第一导电层的结构示意图。
图5为本发明半导体结构的形成方法中在衬底上形成层间介质层和图形化层的结构示意图。
图6为本发明半导体结构的形成方法中形成第一开口和第二开口的结构示意图。
图7为本发明半导体结构的形成方法中去除图形化层后的结构示意图。
图8为本发明半导体结构的形成方法中形成第一电容介质层和第二电容介质层以及第二导电层的结构示意图。
图9为本发明半导体结构的形成方法中图形化第二导电层的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供衬底(图中未示出)，所述衬底内具有第一导电层201，且所述衬底暴露出所述第一导电层201顶部表面。
本实施例中，所述衬底还包括基底(图中未标出)，位于基底上的器件层(图中未标出)以及位于所述基底和所述器件层表面的介质层(图中未标出)，所述器件层包括隔离结构(图中未标出)和位于隔离结构内的器件结构(图中未标出)，所述器件结构包括晶体管、二极管、三极管、电容、电感或导电结构等。
请参考图5，在所述衬底上形成层间介质层202和位于所述层间介质层202表面的图形化层203，所述图形化层203内具有第一图形开口204和第二图形开口205，所述第一图形开口204和所述第二图形开口205暴露出所述层间介质层203表面，且所述第一图形开口204和所述第二图形开口205具有不同的尺寸。
本实施例中，所述第一图形开口204具有第一宽度，所述第二图形开口205具有第二宽度，所述第一宽度和所述第二宽度的比值范围为1∶4至1∶6。所述宽度指在平行于所述衬底表面方向的尺寸。
所述第一图形开口204在所述衬底表面的投影为长方形或圆形；所述第二图形开口205在所述衬底表面的投影为长方形或圆形。本实施例中，所述第一图形开口204在所述衬底表面的投影为长方形，所述第二图形开口205在所述衬底表面的投影为长方形。
请参考图6，以所述图形化层203为掩膜刻蚀所述层间介质层202，在所述层间介质层202内形成第一开口206和第二开口207，所述第一开口206位于所述第一图形开口204底部，所述第二开口207位于所述第二图形开口205底部，所述第一开口206和第二开口207的深度不同。
由于第一图形开口204和第二图形开口205的尺寸不同，在采用等离子体刻蚀工艺进行刻蚀时，由于负载效应(Loading effect)的作用，图形化层203内的开口尺寸越大，在层间介质层202内形成的开口深度越大，因此，可以在所述层间介质层202内形成不同深度的第一开口206和第二开口207。由于电容器件的电容与极板面积、极板间距、极板间介质材料的介电常数值有关，通过获取不同尺寸的第一开口206和第二开口207，同时通过第一开口206和第二开口207内填充的介质材料介电常数值的选取，可以获得不同电容值的电容器件，由于第一开口206和第二开口207采用同一图形化层为掩膜，所述图形化层仅用一次光刻刻蚀工艺形成，因此不需要多次光刻就可以获得不同电容值的电容器件，有利于节约生产成本，促进电容生产技术的发展。
本实施例中，所述第一开口206具有第一深度，所述第二开口207具有第二深度，所述第一深度与所述第二深度的比值范围为1∶4至1∶6。
本实施例中，所述第二开口207底部暴露出所述层间介质层201顶部表面。
本实施例中，以所述图形化层203为掩膜刻蚀所述层间介质层202的工艺包括等离子体刻蚀工艺。
本实施例中，所述等离子体刻蚀工艺采用的刻蚀气体包括氯基气体或氟基气体。
本实施例中，所述等离子体刻蚀工艺的工艺参数包括：刻蚀气体包括氟基气体和氩气，所述刻蚀气体中氩气占比范围为2％至5％，射频功率范围为2kW至9kW，等离子体电子温度范围为1eV至10eV，等离子体密度范围为1015～1018个/m3(atom/m3)，电离率范围为10-7至10-4。具体的，所述氟基气体可以为SF6或CF4。
所述图形化层203和所述层间介质层202的材料不同。
所述层间介质层202的材料包括介质材料，所述介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种；所述图形化层203的材料包括介质材料，所述介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述图形化层203的材料为氧化硅；所述层间介质层202的材料为碳氮氧化硅(Nitride Doped Silicon Carbide，简称NDC)。
本实施例中，所述层间介质层202的材料为低K介质材料。所述低K介质材料指介电常数值小于3.9的介质材料。
所述图形化层203的形成方法包括：在所述层间介质层202表面形成图形化材料层(图中未示出)；在部分所述图形化材料层表面形成掩膜层(图中未示出)；以所述掩膜层为掩膜，刻蚀所述图形化材料层，形成所述图形化层203。
本实施例中，所述掩膜层的材料包括光刻胶。在刻蚀所述图形化材料层的工艺中，选择对所述图形化材料层和所述层间介质层202具有较大的刻蚀选择比的刻蚀工艺，利于减少刻蚀过程中对所述层间介质层202的刻蚀损伤。
本实施例中，在形成所述第一电容介质层和所述第二电容介质层之前，还请参考图7。
请参考图7，去除所述图形化层203。
去除所述图形化层203的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者。
本实施例中，去除所述图形化层203的工艺为湿法刻蚀工艺。
请参考图8，在所述第一开口206内形成第一电容介质层208，所述第一电容介质层208和所述层间介质层202的材料不同；在所述第二开口207内形成第二电容介质层209，所述第二电容介质层209和所述层间介质层202的材料不同。
本实施例中，所述第一电容介质层208和所述第二电容介质层209的形成方法包括：在所述第一开口206、所述第二开口207以及所述层间介质层202表面形成电容介质材料层(图中未示出)；平坦化所述电容介质材料层，直到暴露出所述层间介质层202表面。
本实施例中，所述电容介质材料层的材料包括高K介质材料。所述高K介质材料指介电常数值大于3.9的介质材料。
请参考图8，在所述层间介质层202、所述第一电容介质层208和所述第二电容介质层209表面形成第二导电层210。
所述第二导电层210的材料包括金属。所述第一导电层201和所述第二导电层210分别形成电容器的两个电极板。
请参考图9，图形化所述第二导电层210，形成相互隔离的第一电极板211和第二电极板212，所述第一电极板211位于所述第一电容介质层208上，所述第二电极板212位于所述第二电容介质层209上。
由于电容器件的电容与极板面积、极板间距、极板间介质材料的介电常数值有关，通过获取不同尺寸的第一开口206和第二开口207，同时通过第一开口和第二开口内填充的介质材料层介电常数值的选取，可以获得不同电容值的电容器件；由于第一开口和第二开口采用同一图形化层为掩膜，所述图形化层仅用一次光刻刻蚀工艺形成，因此不需要多次光刻就可以获得不同电容值的电容器件，有利于节约生产成本，促进电容生产技术的发展。
本实施例中，所述第一电极板211和所述第一导电层201之间构成第一电容器件，所述第二电极板212和所述第一导电层201之间构成第二电容器件。
本实施例中，由于所述第一电极板211与所述第二电极板212的尺寸相同，因此，第一电容器件和第二电容器件的电容差在于极板间介质材料的介电常数值的差异，由于第二开口207大于所述第一开口206，所述第二电容器件的电容大于所述第一电容器件的电容。在其他实施例中，可以通过调节极板尺寸、电容介质材料层的材料的选取等，获取不同电容差异的第一电容器件和第二电容器件。
在本实施例中，所述第一电容器件和所述第二电容器件共用第一导电层201作为下电极板。在另一实施例中，所述第一导电层可以包括第三电极板和第四电极板，所述第三电极板位于所述第一电容介质层下，所述第四电极板位于所述第二电容介质层下，所述第一电极板和所述第二电极板构成第一电容器件，所述第三电极板和所述第四电极板构成第二电容器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括以下步骤：
(1)提供衬底，所述衬底内具有第一导电层，所述衬底暴露出所述第一导电层的顶部表面；
(2)在所述衬底上形成层间介质层和位于所述层间介质层表面的图形化层，所述层间介质层的材料和图形化层的材料不同；所述图形化层具有尺寸不同的第一图形开口和第二图形开口，所述第一图形开口和第二图形开口处暴露出所述层间介质层表面；
(3)以所述图形化层为掩膜刻蚀所述层间介质层，在所述层间介质层对应于所述第一图形开口处形成第一开口，在所述层间介质层对应于所述第二图形开口处形成第二开口，所述第一开口和第二开口的深度不同；
(4)去除所述图形化层；
(5)在所述第一开口内形成第一电容介质层，在所述第二开口内形成第二电容介质层，所述第一电容介质层、第二电容介质层均与所述层间介质层的材料不同；
(6)在所述层间介质层、第一电容介质层和第二电容介质层表面形成第二导电层。
2.根据权利要求1所述半导体结构的形成方法，其特征在于，还包括在步骤(6)之后图形化所述第二导电层，形成相互隔离的第一电极板和第二电极板，所述第一电极板和第二电极板分别位于所述第一电容介质层和第二电容介质层上。
3.根据权利要求1所述半导体结构的形成方法，其特征在于，第一图形开口和第二图形开口的宽度比值为1：4～6，所述第一开口和第二开口深度的比值与第一图形开口和第二图形开口的宽度比值相同。
4.根据权利要求1所述半导体结构的形成方法，其特征在于，步骤(3)中，刻蚀的工艺为等离子体刻蚀工艺、湿法刻蚀工艺或离子铣。
5.根据权利要求4所述半导体结构的形成方法，其特征在于，等离子体刻蚀工艺采用的刻蚀气体为氯基气体和氟基气体中的至少一种。
6.根据权利要求4所述半导体结构的形成方法，其特征在于，等离子体刻蚀工艺的工艺参数为：刻蚀气体包括氟基气体和氩气，所述刻蚀气体中氩气的体积占比范围为2％至5％，射频功率范围为2～9kW，等离子体电子温度范围为1～10eV，等离子体密度范围为1015～1018个/m3，电离率范围为10-7～10-4。
7.根据权利要求1所述半导体结构的形成方法，其特征在于，步骤(2)中，所述图形化层的形成方法包括：在所述层间介质层表面形成图形化材料层，在部分所述图形化材料层表面形成掩膜层，以掩膜层为掩膜，刻蚀图形化材料层形成所述图形化层。
8.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一电容介质层和所述第二电容介质层的形成方法包括：在所述第一开口、所述第二开口以及所述层间介质层表面形成电容介质材料层；平坦化所述电容介质材料层，直到暴露出所述层间介质层表面。
9.根据权利要求1所述半导体结构的形成方法，其特征在于，所述层间介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种；所述图形化层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
10.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一图形开口在所述衬底表面的投影为长方形或圆形；所述第二图形开口在所述衬底表面的投影为长方形或圆形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211689792.9A CN116133513A (zh) | 2022-12-23 | 2022-12-23 | 一种半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211689792.9A CN116133513A (zh) | 2022-12-23 | 2022-12-23 | 一种半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116133513A true CN116133513A (zh) | 2023-05-16 |
Family
ID=86311102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211689792.9A Pending CN116133513A (zh) | 2022-12-23 | 2022-12-23 | 一种半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116133513A (zh) |
-
2022
- 2022-12-23 CN CN202211689792.9A patent/CN116133513A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113675146B (zh) | 半导体结构及其形成方法和存储器 | |
| TW200308019A (en) | Method for reducing pitch between conductive features, and structure formed using the method | |
| US7951668B2 (en) | Process for fabricating crown capacitors of dram and capacitor structure | |
| US6825080B1 (en) | Method for forming a MIM capacitor | |
| US6716756B2 (en) | Method for forming capacitor of semiconductor device | |
| US9224803B2 (en) | Formation of a high aspect ratio contact hole | |
| KR100772777B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR100759215B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| US20100317194A1 (en) | Method for fabricating opening | |
| CN116133513A (zh) | 一种半导体结构的形成方法 | |
| TW202306025A (zh) | 半導體結構 | |
| CN114220917A (zh) | 具有mim电容器的半导体器件及其制备方法 | |
| KR100515378B1 (ko) | 박막 커패시터 제조 방법 | |
| KR100763683B1 (ko) | 금속 절연체 금속 캐패시터 제조 방법 | |
| US20080050878A1 (en) | Method for preparing a memory structure | |
| US9349813B2 (en) | Method for fabricating semiconductor device | |
| KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
| KR100527530B1 (ko) | 반도체소자의 제조방법 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| KR100925092B1 (ko) | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 | |
| CN114792624A (zh) | 半导体结构的形成方法 | |
| KR100816245B1 (ko) | 커패시터 및 그 제조방법 | |
| KR100311499B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| CN117832202A (zh) | 电容器及其形成方法 | |
| KR100390846B1 (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |