CN1112731A - 外延向上生长方法和器件 - Google Patents

外延向上生长方法和器件 Download PDF

Info

Publication number
CN1112731A
CN1112731A CN94117839A CN94117839A CN1112731A CN 1112731 A CN1112731 A CN 1112731A CN 94117839 A CN94117839 A CN 94117839A CN 94117839 A CN94117839 A CN 94117839A CN 1112731 A CN1112731 A CN 1112731A
Authority
CN
China
Prior art keywords
grid
epitaxial loayer
zone
refer
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN94117839A
Other languages
English (en)
Inventor
唐纳德·L·普拉姆汤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/159,353 external-priority patent/US5554561A/en
Priority claimed from US08/158,673 external-priority patent/US6097046A/en
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN1112731A publication Critical patent/CN1112731A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66454—Static induction transistors [SIT], e.g. permeable base transistors [PBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种垂直场效应晶体管(100)和制造方法，其隐 埋栅(104)具有间隔开的栅指和连接结构，并同源和 沟道外延层一起向上生长，接着通过掺杂连接此栅指 和连接结构。

Description

这是93/04/30所提出专利申请流水号第08/056004号部分的继续申请。以下诸专利申请包含有涉及本专利的主题，并转让予本专利申请的受让人：92/04/30提出的美国专利申请流水号07/876，252;93/03/24提出的08/036，584;93/04/30提出的08/056，682;93/04/30提出的08/055，421;93/04/30提出的08/056，681;以及同时提出的专利申请流水号第_。
本发明涉及电子半导体器件和电路，尤其涉及到外延向上生长的制造方法和由此制造的器件。
各种半导体工艺流程均含有在衬底上形成外延层。这样一些外延层可以提供掺杂浓度的改变，较衬底更佳的晶体，甚或改变材料，诸如异质结器件用砷化镓（GaAs）衬底上的铝镓砷化物（AlXG1-xAs）外延层。在｛100｝取向的GaAs衬底上由金属有机化学气相沉积（MOCVD）的外延层生长，当在｛100｝方向倾斜2°时可获得较为光滑的表面，而工业标准GaAs园片具有这样一种取向倾斜。这种倾斜提供一略呈平台状的表面（平台宽度为100-200
Figure 941178390_IMG2
数量级），后者显然使光滑的外延层生长得以确保。
某些工艺流程包含有非平面结构的外延向上生长，特别是硅双极晶体管工艺常具有通过掺杂区外延向上生长形成的隐埋层，而此掺杂区则借助氧化推进操作下陷的衬底表面之下。但更为重要的是，异质结双极晶体管（HBT）和自对准结构（SAS）激光器可在GaAs的台阶上用外延生长加以制造，参见Plamton等的“用MOCVD向上生长制造具有渐变基极的平面AlGaAs/GaAs  HBT”，37IEEETrans.Elec，Dev，118（1990）（在P-GaAs基极台面上生长HBT的n-AlxGal-xAs发射极），和Noda等的“GaAs/AlAs超晶格缓冲层对GaAs/AlGaAs自对准结构激光器用选择区再生长的影响”，47Appl.Phys.Lett.1205（1985）（在SAS激光器用n-GaAs反制导台面上分子束外延生长P-AlxGal-xAs）。然而，这样一种在台阶结构上的外延向上生长遇到包括为增进器件性能而寻找生长条件在内的一些问题。
本发明提供隐埋的掺杂区（诸如VFET的栅结构），方法是借助局部断开结构（诸如栅指和连接导轨）的外延向上生长来隐埋该区，接着借助掺杂将这些局部断开的结构连接在一起。这使侧向生长的晶面取向改变以便重新引导缺陷的蔓延。
为清楚起见简介如下诸示意图。
图1a-c为第一最佳实施例中垂直场效应晶体管的透视图，上剖面图和平面图。
图2a-c示出第一最佳实施例的电学特性和性能。
图3a-d说明第一最佳实施例的应用。
图4a-m示出第一最佳实施例的制造方法。
图5a-c为半导体衬底的平面图，说明第一最佳实施例制造方法的一个步骤。
图6a-b表示有取向的衬底和外延生长。
图7以剖面图说明第二最佳实施例。
图8a-b示出第二最佳实施例的等电位线。
图9a-b表示第二最佳实施例的电学特性。
图10为第三最佳实施例的上剖面图。
图11为第四最佳实施例的透视图。
图12以剖面图说明第五最佳实施例。
图13以剖面图示出第六最佳实施例。
图14-16示出把二极管和垂直场效应晶体管集成在一起的最佳实施例。
第一最佳实施例VFET
图1a用透视图示出第一最佳实施例垂直场效应晶体管（VFET），它通常以参考号100表示，由砷化镓（GaAs）作成，且包含有：n掺杂源102，以平行指形式出现的pt掺杂栅104，而在连续的诸栅指之间具有n掺杂的沟道区106以及n掺杂漏108，后者含有漂移区。图1b以上剖面图示出VFET，同时也示出源接触112，借助掺杂通道P+区115而与栅104相连的金属栅接触114以及底部漏接触118。图1C启发性地示出一平面图;并指出平行栅指和沟道阵列可重复以便在增加总的栅宽和沟逆宽度的同时，保持低的栅电阻，因为栅金属围绕每一重复的单元150。另一种做法是，漏接触可依照垂直双极晶体管结构中的集电极那样作在顶部表面;这将同样允许采用高阻衬底，并与其他器件集成在一起而无需公共的漏。注意为清楚起见，图1b-c只示出相邻平行P+区115之间七个沟道区106;较为典型的是，在相邻平行P+区之间将具有大约100-200个沟道区，而由P+115包围的总的矩形面积大小将是100μm×200μm。采用搭接在整个P+区115的金属栅接触114使栅电阻降低以供高频运行。
VFET100具有平行结型场效应晶体管（JFET）的结构，其电流垂直于图1a-b流动。当以正电压VDS施加于漏至源时，多数载流子电子从源102经沟道区106流向漏108，而施加于栅104的电压VGS（p-n结的反向偏置），则通过调制沟道区106中的载流子浓度，使此流动得以控制。栅长度相等于沟道长度加上相关的p-n结耗尽区，为图1b中所示的垂直距离。沟道开口如图1b所示为相邻栅指间的距离。VFET100具有0.3μm的沟道长度和0.5μm的沟道开口，和3×1016原子/cm3的沟道掺杂浓度。
图2a说明VFET100的电学性能。对VGS＝o，由栅104和沟道106所形成p-n结的耗尽区约为沟道106的一半，而对小的VDS，漏电流ID正比于VDS，并流经沟道106未被耗尽的中心部分。比值ID/VDS称作导通电阻Ron，并取决于沟道材料、几何形状、掺杂浓度，衬底电阻率以及接触电阻。对于VFET100，沟道材料电阻率略等于25μohm·cm2，而对整个VFET而言，约为50-100μohm·cm2。
随着VGS变为负值并增大，中性的中心沟道部分由于栅-沟道结的反偏置而被挟断，漏电流因而截止。这代表标准的垂直JFET的类三极管运行。功率开关应用仅使用VFET100的导通和截止状态。VGS＝o（或取VGS为正，给栅沟道结正向偏置以供电流注入）将使VFET100导通而ID将很大，VDS则很小;相反当VGS大（负值）时，将使VFET100截止，ID将是泄漏电流，而VDS则将很大。因此通常将不采用JFET类五极管运行下的饱和电流状态。
取VGS＝-2V，栅-沟道结耗尽区充满沟道106，而这就仅让泄漏的漏电流流过直至VDS达到某一最小值（阻塞电压）。超过此阻塞电压进一步增加VDS，导致漏电流的快速增加。该漏电流对VDS遵循一空间电荷限止的依赖关系，因而VFET100显示出类三极管的运行特性。增加｜VGS｜则使阻塞电压增大，而阻塞电压对｜VGS｜的比值则为DC阻塞增益。对VDS在5～50V范围内，VFET100具有约3～20的DC阻塞增益。增高的阻塞电压需要长的栅和大的开口沟道（大的沟长对开口的比值）以及低的沟道掺杂浓度以便限止VDS对沟道耗尽区的影响，并防止空间电荷限止电流。同样，高的阻塞电压需大的、具有低掺杂浓度的漏（漂移区）以支持大的电位降而不致雪崩击穿。图2b-c分别启发性地说明，在VGS＝-3V而VDS相应低于和高于阻塞电压两种情况下沟道载流子浓度作为未耗尽沟道载流子浓度的百分数图。
VFET应用
VFET借助高的栅区掺杂浓度和低的沟道掺杂浓度，外加小尺寸的栅使之具有低的栅电容和低的栅电阻而提供高频开关方面的应用。图3a启发性地示出多个VFET100，其漏全部连至+5V电源电压VDD，其源连至各个器件301，302……310，而其栅则由控制器320驱动。这样控制器320控制接至每个器件301，302……310的电源。由于VFET100需一负的栅压情况截止，控制器320具备提供-3V电压的电荷泵330。控制器320和电荷泵330两者均可为CMOS电路。图3a的电路配置可被用于诸如便携式计算机之类的干电池供电系统，其中器件301、302……310将为如下这样一些项目：硬盘驱动、键盘、显示屏、CPU、调制解调器等等，均具有受控控制软件，并中断驱动以关闭所有不在用的项目，但当需要时又要迅速开通的项目。这样的电源管理将延长供操作便携式计算机用的干电池的充电寿命，而低电压水平（例如低至3.3V甚或1.5V）则需低的RON，加上高的CPU频率（50MHz）则需要快的电源开关特性。
图3b示出一最佳实施例开关稳压器，它包括：P沟道FET340，由电感器342和电容器344制成的低通滤波器;续流二极管346，VFET100，以及脉冲宽度调制器（PWM）和控制器348。该稳压器具有“补偿”功能（“Buck”topolpgy），其操作基本如下。控制器348以一固定的频率（例如100KHz）开关FET340，并感应输出电压以控制FET340开关的占空比;这种反馈可调整输出的DC电压。低通滤波器将来自FET340的方法进行滤波以获得无纹波的DC输出。控制器348包含一电荷泵以产生供VFET100用的负栅压，并当FET340截止时使VFET100导通;这样VFET100提供到地的低阻通道，并防止FET340的输出端在FET340截止时开关周期期间变负。续流二极管346与VFET100并联，并提供同样的作用，但续流二极管346将引起二极管压降，且当VFET100没有时平均输出直流电流将流经此二极管而导致功率损失。VFET100为平均直流电流提供较低的电阻通道，并消除二极管压降及其附带的功率损失。
图3C说明一熟知的包含一整流用肖脱基二极管350的DC-DC转换器。该转换器的运行方式的某种程度上相同于图3b的稳压器：脉冲宽度调制器使n沟FET352开和关，而变压器354使产生的方波电压阶跃上升（或下降）。由电感356和电容358制成的低通滤波器使整流过的方波滤波，而续流二极管359则阻止滤波器输入端过负。图3d示出一最佳实施例中由VFET360同步整流的DC-DC转换器，而VFET360则由驱动器361驱动以便与FET362的开和关同步;该转换器也具有和续流二极管369并联的VFET1370。图3d的转换器类似图3C的，只是用同步VFET360来代替整流二极管350以避免二极管压降及其附带的功率损失;同时也具有VFET370以提供和续流二极管369（类似二极管359）平行的低阻通道，并避免在二极管上的功率损失。
第一最佳实施例的制造方法
低压运行（对-3V栅-源偏置的阻塞电压为20V）用VFET100制造方法的最佳实施例采用一低电阻率衬底和背面漏接触，并包含以下诸步骤：
（a）以25mil原（100）取向（至±0.5°）的GaAs圆片开始，n++掺杂用硅，其浓度约为2-4×1018原子/cm3。该衬底具有准确的（100）取向，且正如通常所作的那样，并不具备偏离（100）2°的倾斜取向，以确保较为光滑的外延层生长。借助金属有机化学气相沉积（MOCVD）外延生长以下诸GaAs层：
厚度    掺杂类型    原子浓度
1.0μm n++2×1018/3
1.0μm n-3×1016/cm3
0.3μm P++1×1020/cm3
MOCVD采用三甲基镓（或诸如三乙基镓之类的等同物）和砷（或诸如三丁烯砷之类等同物或三甲基砷），外加作n型掺杂的二硅烷（或等同物）和作P型掺杂的CCl4（或等同物）。参见图4a上剖面图，上面有衬底402，n++外延层402，n-外延层406以及P++栅层408。
（b）旋涂光刻胶，并光刻限定每个单元中200根栅指409，然后利用刻有图案的光刻胶作腐蚀掩模，用电子回旋共振（ECR）氯基等离子体进行腐蚀，之后除去刻有图案的光刻胶。参见图4b上剖面图（为清楚起见仅示出4根栅指）和图4e相应的平面图，后者也包括另外3个单元的剖分。相邻栅指409之间的沟道区类似一系列平行的槽，该槽在外延层408中的每个末端被一垂直槽相连。栅指长0.3μm（层408的厚度），厚0.5μm和宽100μm，而相邻栅指之间的沟道开口为0.5μm。一0.5μm左右的间隙将栅指与P++层408中的周围区域相隔开，而单元之间P++层408的宽度在平行于栅指方向约为2μm，在垂直方向约为1μm。正如图4b所建议那样，n-方向约为1μm。正如图4b所建议那样，n-层406过腐蚀去掉约1μm。最佳实施例制造方法将栅的侧壁对准于特定的晶面;图5a-b及其相随的讨论对此有详细介绍。栅指厚度的最小值取决于层408的电阻率，而沟道开口的最大值则由最大阻塞电压的栅偏压和沟道区的掺杂浓度推导得出。一具有较高击穿电压型的VFET将采用沟道开口1.5μm，n-掺杂浓度1×1016cm-3。较大沟长（P++层408的厚度）将使阻塞电压增至击穿极限。沟长可在0.1μm至大于1μm之间波动。注意栅指间局部沟槽也可被看作为在基面上的栅指台垫（Pedestal）。图4e-f示出产生栅垫的设计图，因为每一栅指均具有一悬空的固定末端。栅垫末端被其后的P+注入从电学上加以连接。若栅指直接连至P++层408的剩余部分，则所腐蚀的沟区看起来象个槽而非栅垫的边缘。
（c）外延生长n-GaAs层以填满栅指之间和周围的空间（沟道区410），并继续生长以形成栅指409上1.0μm厚的源412。栅指之间和周围的空间通过从底部空间（层406）和垂直侧壁两者的生长进行充填。当然，在此充填期间，从层408顶部的生长同样发生，但失去栅指的图案;且在栅指409上生长大约0.5μm后由于圆片的向轴取向而使表面变得基本上是平的。外延层具有原位掺杂硅至3×1016-1×1017原子/cm3的浓度。参见图4c。衬底402的取向缺少倾斜，影响到原始栅侧壁和沟道区同新生长的充填用GaAs材料之间界面的质量。下面图6a-b及其相随的认论指出这种倾斜的影响。
（d）如图4d所示，注入Be形成从被腐蚀的P++外延层408至外延层表面的P++连接420。图4f示出该注入的平面图;注入向沟道扩展约1μm，总的宽度在平行于栅指方向约为4μm，两在垂直直于栅指的方向上则受止于P++层。（对于栅接触可用台面腐蚀至408来取代P+注入）。于是生长并刻蚀n++外延层422以便制作至n-源412的接触。再加上金属接触，包封和封装便完成适于低压功率调整用的基本分立VFET。图4d说明该基本结构。源和漏用n+GaAs的金属接触可由诸如PdGeIn、AuGeNi、PdGe、TiPtAu（若层422为n++InGaAs）等之类合金制成，而P+用金属接触则可以是诸如AuZn、AuBe和AuMn之类合金。
图4g～i以一平面图和二上剖面图来说明，步骤（c）中栅指409末端附近区域外延层生长的方向。图4h-i分别为沿图4g剖面线h-h和i-i的剖面。当栅/沟道如此加以限定，俾使栅看起来象台垫那样（悬空的固定末端），则外延层在此末端的向上生长是相当光滑的。注意，栅指409由于光刻限止和腐蚀的各向异性，其末端略呈圆角，因而其上外延层进行生长的晶面在栅指末端是不相同的。这导致了缺陷和掺杂的不规则性，并随外延层生长而蔓延，但仅指向层408;参见图4g的虚线箭头。图4h-i启发性地示出，生长期间依次连续的外延层表面和缺陷的蔓延。缺陷区落在步骤（d）的注入区以内，因而处在沟道410和源区412之外。所以这些向上生长的缺陷并不影响VFET100的性能。
相反，图4j以平面图说明与P++层408剩余部分相连的栅指459，名义上为降低栅阻。当栅/沟道如此加以限定，俾使沟道看起来象个槽（栅是连续的），则外延层在末端处的向上生长存在缺陷和大的下沉。此时园角处的生长从待注入区向外扩展，并指向VFET的沟道;参见图4j中的虚线箭头。图4k-l示出沿图4j中k-k和l-l剖面线的上剖面图。在圆角处产生的缺陷迅速蔓延进入沟道：正如图4l所说明的那样，虽然在栅指上外延层生长的总厚度为1μm，但缺陷却影响生长，且可导致在每一沟道上长达5μm的下沉。因此，为避免因这些缺陷引起的泄漏和性能退化，将不得不把被注入区域向每个单元扩展约3-5μm以便包围该缺陷/下沉区域。这使导电沟道面积减小，因而增加这样一类VFET的导通电阻RON。
图4m说明这样的事实，即合适的导向性生长也可仅用局部断开的结构加以取得。特别是可把图4j中单个槽扩展成“T”形以便通过把缺陷导向基本上均被捕集至“T”形顶端来获取避免缺陷蔓延进入该槽的取向。
栅取向
图5a以平面图示出一标准（100）取向的GaAs圆片，并说明对〔010〕和〔001〕方向均呈45°取向的主要小平面MIF和次要小平面MAF以及代表（011）和（01-1）取向的介理面。诸如H2SO4∶H2O2∶H2O＝1∶8∶40一类各向导性的湿法腐蚀并不优先腐蚀（111）Ga面。这样，经受带有矩形腐蚀掩模的各向导性湿性腐蚀的GaAs圆片会导致一隆起的台面，它具有如图所示的表面取向。注意对厚外延层的良好生长，圆片表面取向通常与准确的（100）呈2°倾斜。
当栅层408具有作为平行于衬底402或者主小平面或者次小平面的延长区而形成的栅指409时（参见图5b，其中栅指侧壁垂直于该图平面），则由某离子体腐蚀得到的栅侧壁是｛100｝面。这些面均为介理面，且为典型的取向。然而，对具有这种取向的栅指侧壁，从其上原位掺杂的MOCVD生长与｛110｝或更高指数晶面生长期间的硅掺杂剂相结合，这会导致性能差的VFET，原因可能是由于硅（它是无定形掺杂剂）同样起受主作用，并产生P型沟道掺杂，或者在｛110｝和更高指数晶面上生长所产生的结晶缺陷水平远大于在｛100｝面上生长时所产生的。这样一种不合适掺杂或者紧靠栅的沟道部分高的缺陷水平使p-n结变差，或提供泄漏电流通道，并导致差的耗尽区控制和低的电压增益（或低的DC阻塞电压）。
最佳实施例中栅指侧壁的（010）或（001）取向，正如图5c所示，在｛100｝面生长期间原位硅掺杂剂和贯穿沟道区的施主掺杂得到结合。实际上侧壁具有和原始衬底相同的取向。当然，对于侧壁，控制长表面取向在5°以内可能由于腐蚀的不规则性而较困难，但靠近｛100｝将正好是一倾斜的｛100｝面，并得到与合适的施主硅掺杂剂结合在一起。
衬底倾斜
图6a以上剖面图说明供外延生长用GaAs衬底，它具有原子级水平的平台，其（100）取向的典型倾斜为2°。原子级水平的平台有助于在平面表面上光滑的外延层生长，相反在未倾斜（100）表面上的外延层生长具有较不均匀的核，并产生轻微的波纹，其高度在外延层达1～2μm层为几百A数量级。对准确（100）取向的GaAs表面，其粗糙度随外延层厚度增加至大约5μm时一直增大，然后出现饱和。注意2°的倾斜结合大约5.6A的晶胞单元尺寸，产生大约100-200 的平面宽度。
然而，对步骤（C）充填栅指间空间的外延层生长，应避免2°倾斜。事实上已经发现，在2°倾斜的表面上充填沟槽的外延层生长和向上生长的栅垫，会导致如图6b以上剖面图所说明的小晶面。特别是在具有0.5μm深，4μm宽的沟槽610和0.5μm高，4μm宽的栅垫620（两者均具有如上节所述基本上为（100）取向的侧壁）的衬底600上生长0.7μm厚的外延层630时更是如此，它导致沟槽610上的突起（ledge）612和栅垫620上的突起622。对表面取向矢量向（10-1）方向倾斜的（100）取向衬底，该突起同样具有（10-1）的取向。VFET沟道区中突起的生长导致差的性能，其可能如侧壁取向一节所述那样，由于高指数晶面生长（生长于突起上）或结合进不适合的掺杂剂而造成的晶体缺陷所致。同样，在外延层630上供其后对准腐蚀掩模用的对准标记（沟槽或栅垫）发现由于该突起而产生移动，这使制造工艺复杂化。
因此，最佳实施例采用一准确（100）取向（0.5°容限以内）的衬底以避免向上生长期间出现该突起。这使栅指间沟道的均匀充填和沟道中均匀的掺杂类型得以确保。最佳实施例使用不倾斜的（100）取向衬底，同样使对准标记的移动得以避免。
第二最佳实施例VFET
图7以上剖面图示出第二实施例VFET，它通常以参数号700表示，由GaAs制成，并包含有：n掺杂的源702，P++/P-掺杂的栅层704，栅呈平行的指形，而在连续栅指之间则为n掺杂的沟道区706，含漂移区的n掺杂漏708，n+掺杂的源接触710以及n+掺杂的漏接触712。除包含有P++和P-交替掺杂的栅层704以外，VFET700和VFET100是相同的。VFET700具有以下尺寸：栅和沟道区长0.4μm，栅指宽0.5μm，沟道区开口0.5μm，源长1μm和漏长1μm。源706、沟道706和漏708的n-掺杂浓度为3×1016硅原子/cm3左右。掺碳使栅704按如下变化，紧靠漏的一层为0.07μm。
厚度    掺杂类型    厚子浓度
0.07μm P-1×1014/cm3
0.1μm P++1×1020/3
0.1μm P-1×1014/cm3
0.1μm P++1×1020/cm3
0.05μm P-1×1014/cm3
碳掺杂剂在GaAs中具有十分低的扩散性，所以这样的薄层可用MOCVD制作而不会因掺杂剂的扩散使该层消失，即使在退火（热处理）时也是如此。
栅704沿其长度方向的分层便于在沟道区706中提供低电场和高电场两者，前者当无栅偏置施加时（所以导通电阻RON是低的）发生，后者当栅上施以反偏置时发生，同时具有高的阻塞电压和大约阻塞增益。图8a-b启发性地说明，当栅偏置VGS为-2V时沟道中的等电位线，其中图8a的漏-源电压VDS刚好低于阻塞电压1而图8b的则刚好高于阻塞电压。末端P-层使角电场强度降低以增加栅-漏击穿电压，减少栅电容，而中间的P-层使沟道区中的等电位表面变平，并使高电场峰向漏端扩展。这种较平理的等电位确保较好的漏电位阻塞。当然，中间的P-层为使制造简化可以省却而仍保持高的击穿电压。或者末端P-层之一或二也可省却而仍保持有平坦的等电位表面。
图9a-b示出栅偏压为-2v时的I-V特性，图9a对应图7所示的VFET，而图9b则对应于相互交换过的源和漏。
栅704可包含更多的层，尤其是对较长的栅，以使等电位表面进一步变平，并改进阻塞电压，但较长的栅使导通电阻RON增加。另外，栅层可用一n-层隔开，于是对栅层的单个接触可得类五极管的VFET特性。
另外，可采用分层栅而无需侧壁取向或用一倾斜的衬底。最近沿栅长掺杂改变的栅可用于水平场效应晶体管。对于这样一种水平情况，隐埋栅区可以为一系列具有独立掺杂浓度的亚区。
第三最佳实施例VFET
图10以上剖面图示出第三实施例VFET，它通常以参考号1000表示，由GaAs制成，并包含有：n掺杂的源1002，P+掺杂的，呈平行指形的栅1004，在连续栅指之间掺n的沟道区1006以及n掺杂的漏1008。VFET1000相对于源/漏掺杂浓而言不同于VFET100，特别是VFET1000具有如下较轻的漏掺杂：
区域    掺杂类型    原子浓度
源 n-3×1016/3
沟道 n-3×1016/cm3
漏 n-1×1016/cm3
漏1008较轻的掺杂导致较高的栅/衬底击穿电压，低的栅/衬底电容以及较高的阻塞电压，后者因沟道耗尽区向漏扩展较深使沟道长度有效地增加所致。这也使漏电压VDS的变化对栅阻塞的影响降低，因为在衬底一侧积累的电荷较少。另外，0.8μm的沟道开口，配以1×1016/cm3的沟道掺杂浓度，在相同栅压下和0.4μm的沟道开口，但配以3-4×1016/cm3的沟道掺杂浓度，具有大致相同的阻塞电压;然而，具有较高沟道掺杂浓度的较小沟道开口会导致较低的导通电阻RON。因此沟道和漏掺杂浓度的不同产生具有较佳性能的VFET。在源侧和漏侧两者的P+栅层1004也可具有P-层以使电容减至最小。
第四最佳实施例VFET
第四最佳实施例VFET将VFET100的分层栅704与VFET1000的轻掺杂漏1002相结合。供低频应用的第四最佳实施例VFET可以具有如图11中以透明图所示的较为简化的设计。图11示出P+栅层1124，它由IC芯片角上单个掺杂通道1115连至栅接触1114，而所有的沟道1106处于层1124上所形成的栅指1104之间。诸栅指在将近50μm见方的重复面积内形成，该面积限止了栅指的宽和栅电阻。采用单个栅接触1114使用于接触分芯片面积减小，并允许待刻出栅指和沟道的栅层1124部分达到最大。
异质结构VFET和HBT
图12以上剖面图示出第五最佳实施例VFET1000，它包含：源1202，栅指1204，沟道1206以及漏1208。除栅指1204由0.3μm厚的P+GaAs亚层外加0.05μm厚P+Al0.3Ga0.7As亚层1225做成外，所有这些区均由GaAs作成。亚层1224的加入提供一从栅1204至漏1208的异质结，从而增加栅-漏击穿电压，并减少泄漏电流。
另一种变通做法是，栅1204可以全部为P+Al0.3Ga0.7As（0.3μm厚）或P+Al0.3Ga0.7As，配以薄的GaAs顶端亚层以便在n-GaAs向上生长时有助于形成源和沟道。Al0.3Ga0.7As栅也将与沟道形成异质结，并降低栅-沟道结的泄漏电流。
VFET1200及其变种的制造如同VFET100一样进行，外加P+Al0.3Ga0.7As的生长;形成栅指的等离子体腐蚀同样腐蚀Al0.3Ga0.7。又，制造工艺得益于GaAs圆片准确的（100）取向和栅指侧壁的（010）和（001）取向。当然，VFET1200可以具有象VFET700那样的调制栅掺杂以及象VFET1000那样的轻掺杂漏。
图13以上剖面图示出第六最佳实施例异质结双极晶体管（HBT）1300的一部分，它包含：n+Al0.3Ga0.7As发射极1302，P+GaAs本征基极1304，P+非本征基极1306以及n-GaAs集电极1308。非本征基极1306具有类似VFET100的指形结构，虽然指的数目可能少得多，但指的尺寸较大。特别是非本征基极1306可具有2×2μm的截面积以使基极电阻降至最少，相反本征基极1304可以具有0.1μm厚度和至相邻的非本征基极指之间3μm的距离。
HBT1300的制造按VFET100的那些进行，但形成沟道和源的n-GaAs的向上生长代之以0.05μm厚P+GaAs（原位碳掺杂）的生长以形成本征基极。然后再生长0.5μm厚的n+Al0.3Ga0.7As（原位硅掺杂）以形成发射极。形成本征基极的P+GaAs向上生长得益于GaAs圆片准确的（100）取向以避免任何突起的开始，而基极指侧壁的（010）和（001）取向正好重复。n+Al0.3Ga0.7As的向上生长为n-GaAs所进行的那样，得益于这些取向，原因在于圆片取向使突起形成和非本征基极指之间发射极的不均匀充填得以避免，而非本征基极侧壁取向使n型发射极掺杂得以确保。注意硅掺杂剂在GaAs和Al0.3Ga0.7As中具有十分小的扩散性，因而采用锗或锡来取代硅作n型掺杂以加重基极侧壁的取向将产生掺杂剂扩散的问题。
VFET的二极管集成
图3b和3d说明，VFET在稳压器和DC-DC转换器中作为和续流二极管相关联使用。前述VFET最佳实施例的进一步发展则把VFET和二极管结合在单个集成电路中，而这种VFET加上二极管的联合可用于图3b和3d中的电路或其它方面。的确，图3b中电感器和电容器以及MOSFET均为分立器件，故将二极管346和VFET100集成制作在一起可减少另件数目，并使装置简化。而并联二极管对VFET将是个缓冲器，并防止其过电压。
图14启发性地从上剖面图示出一将VFET1400和肖脱基二极管1450集成在一起的最佳实施例，它包含一在n++GaAs衬底1420上公共的n-GaAs层，后者为VFET漏1408至肖脱基二极管阴极1454之间提供电学连接。可把VFET源接触1412和肖脱基金属1452或用集成电路上金属互连，或者每个均用键合丝压至公共的封装脚上而相互连在一起。
VFET1400具有和图1bVFET100相同的结构，而肖脱基二极管1450只是n-GaAs层上的Ti/Pt/Au。n-GaAs掺杂浓度和厚度决定击穿特性，而金属类型（对二极管1450为钛）则决定肖脱基势垒高度。若VFET1400为一带有厚n-GaAs漏（层1408也被称作漂移区）的高击穿器件，则肖脱基二极管1450也将为一高击穿器件。三种器件的击穿电压将按比例增减，肖脱基二极管的击穿电压略高，因为肖脱基二极管是个金属片（典型的面积由于可能有大的正向电流而堪与整个VFET总面积之半相比美），而并非象VFET那样的栅结构。当然，VFET的面积取决于所希望的导通电阻RON和电流处理能力。同样肖脱基二极管具有n-阴极1454，其厚度相等于层1408的厚加上n-源层1402厚之总和。从理论上讲，对平行板突变二极管而言，击穿电压随掺杂浓度的-3/4幂和漏（漂移区）厚的6/7幂而变化。
可将肖脱基二极管1450的制造合并结合进图4a-l所示的工艺中，只要在肖脱基二极管1450的地方将P++1GaAs层作为腐蚀限定VFET1400沟道区的一部分加以腐蚀掉即行。于是在n-GaAs沟道/源外延层向上生长的同时形成肖脱基二极管1450阴极1454的上部之后，加上单独的肖脱基金属沉积以及诸如剥离一类额外的步骤，便可完成VFET外加肖脱基二极管的结构。
图15说明一在衬底1520上集成有GaAsVFET1500和肖脱基二极管1550的台面隔离形式，它包含VFET的n-源1502，沟道1506，P+栅指1504，n-漏1508，连接栅指1504至栅接触1514的P+掺杂通道1515，源接触1512，漏和阴极接触1522，肖脱基金属1552，以及阴极1554。VFET和二极管的隔离可藉腐蚀去掉形成漏1508和阴极1554n-层的一部分来进行，该腐蚀产生VFET和二极管的台面。VFET的台面同肖脱基二极管的台面之间的间隔可能在1-5μm数量级。
图15的肖脱基二极管1550还说明一不同于图14中二极管1450的阴极结构，即形成VFET源1502的n-向上生长层并不延伸的形成阴极1554的一部分。这样的诸如图10VFET中源的掺杂中浓度较高情况下，这种较高掺杂的向上生长外延层将并不延伸至二极管的阴极，且有可能降低肖脱基二极管的击穿电压。这种阴极结构可藉腐蚀去掉二极管处向上生长的外延层得到，或者借助向上生长外延层之前沉积氮化硅于二极管处获得;外延层将不在氮化物上生长，而在向上生长过后将此氮化物去掉。
图16示出一含有VFET1600和p-n二极管1650的集成电路。VFET1600具有前述VFET的结构，并可以类似方法加以制造。二极管1650仅藉留下产生VFET栅指1604的P++1603于二极管所在处并延伸至二极管的P+层加以形成，此P+注入层供连接栅指1604至栅接触1614的掺杂通道用，这将形成二极管的阳极1652。阴极接触1653可如栅接触1614那样同时形成。这样对二极管1650就无需额外的工艺步骤。
然而，诸如二极管1650一类p-n结二极管将具有大约1.2V的导通电压，而诸如二极管1450或1550一类肖脱基二极管，其导通电压将为0.7V左右。肖脱基二极管通常将被优先采用。因为当把它作为整流、续流或缓冲二极管应用时，其功率损失较低。
同样图13中的HBT也可同二极管一起集成，其中二极管的阴极和HBT的收集极均在一公共的层内。基极和发射极的向上生长层类似制造图15的结构那样加以腐蚀去掉。
改进和优点
最佳实施例可以多种形式加以改变，而同时却保留着如下一种或多种特点，即在断开的掺杂区上向上生长，接着通过引进掺杂剂来连接这些断开区。
例如，各种元件的尺寸可以改变，VFET栅的几何形状可以改变，也可用其它Ⅲ-Ⅴ族材料，诸如GaP、InP、Gax.In1-xP、InxGa1-xAs、AlAs、AlxGa1-xAs等等均同样具有如GaAs那样的闪锌矿晶体结构和向上生长的特性。的确，细长槽（就沟道而言）的末端通常在端点垂直地扩展以具有平的末端，也即“I”变成“T”。这样单个被隔离的槽仍将扩展，但将仅在类似图4m的扩展槽那样从其纵向侧壁局部地断开其末端侧壁。GaAs可以是处于硅圆片上凹槽内的材料岛。用Be使断开的隐埋栅相连接的P+掺杂可用或者注入或者扩散掺Zn来加以取代，此时栅接触可以是诸如TiPtAu一类合金。其他Ⅱ族元素也可用作为掺杂元素（Be、Mg……ⅡA族，而Zn则为ⅡB族）。同样金刚石和碳化硅是可能的VFET材料。
本发明具有一使反型掺杂结构上的外延生长得以改进的技术优点。方法是将结构断开成二个亚结构，目的在于提供垂直的取向侧壁以供生长的缺陷蔓延指向另一亚结构，接着通过引进掺杂剂来连接这些亚结构。

Claims (16)

1、一种制造隐埋掺杂区的方法，其特征在于包含有以下诸步骤：
(a)在半导体层上形成第一和第二结构，所述半导体层为第一层电类，而所述第一和第二结构在空间上是分开的，且每种都为和第一导电类型相反的第二导电类型；
(b)在所述第一和第二结构和所述的半导体层上形成外延层，所述外延层为有所述第一导电类型；以及
(c)在所述外延层上形成所述第二层电类型的区域，所述区域连接所述的第一和第二结构。
2、如权利要求1所述的方法，其特征在于：
（a）所述半导体层为n型GaAs;
（b）所述第一和第二结构是P型GaAs;以及
（c）所述外延层是n型GaAs。
3、如权利要求1所述的方法，其特征在于：
（a）在权利要求1的步骤（c）中所述形成一区域采用离子注入法，而所述区域从所述外延层的表面扩展至所述的第一和第二结构。
4、如权利要求1所述的方法，其特征在于：
（a）所述第二结构具有边缘呈球形的矩形棱柱体;
（b）所述第一结构具有平的侧壁;以及
（c）所述区域连接所述棱柱体的一末端至所述平的侧壁。
5、如权利要求4所述的方法，其特征在于进一步包含以下步骤：
（a）在权利要求1的步骤（b）中形成所述外延层之前，在所述半导体层上形成第三、四、……N个结构，N为大于2的正整数，所述第三、四……N个结构的每个均为边缘呈球形的矩形棱柱体，且平行于所述第二结构;以及
（b）其中所述的区域连接每一所述第二、三……N个结构至所述平的侧壁。
6、如权利要求5所述的方法，其特征在于：
（a）所述形成的第一、二……N个结构借助在所述第一导电类型的半导体层上沉积所述第二导电类型的第二外延层获得;以及
（b）去除所述第二外延层的一部分以产生所述的第一、二……N个结构。
7、一种制造垂直场效应晶体管的方法，其特征在于包含以下步骤：
（a）在第二导电类型的平面漏上形成多个第一导电类型的平行栅指;
（b）在所述平面漏上和所述栅指末端的间隔处形成所述第一导电类型的连接结构;
（c）在所述的栅指、连接结构和平面漏上形成外延层，所述外延层形成介于每一相邻的所述栅指间的沟道以及栅指上和所述沟道上的平面源;
（d）对所述外延层中一连接所述栅指的末端至所述连接结构的区域，使其导电类型从第一类型改变为第二类型。
8、如权利要求7所述的方法，其特征在于：
（a）在权利要求7的步骤中所述形成的栅指以及在权利要求7的步骤（b）中所述形成的连接结构的同时借助沉积所述第二导电类型的第二外延层，接着去除所述第二外延层的部分以得到所述的栅指和连接结构来进行。
9、如权利要求8所述的方法，其特征在于：
（a）所述平面漏电n型GaAs;
（b）所述第二外延层是P型GaAs;以及
（c）所述外延层是n型GaAs。
10、如权利要求9所述的方法，其特征在于：
（a）所述权利要求7中步骤（d）的改变导电类型是注入铍。
11、如权利要求10所述的方法，其特征在于进一步包含步骤：
（a）沉积金属接触至所述的源、漏和区域，其中所述区域延伸通过所述的外延层。
12、一种垂直场效应晶体管，其特征在于包含：
（a）多个稳埋于第一导电类型半导体腔内的平行栅指，所述第二导电类型的栅指和所述第一导电类型相反;
（b）所述第二导电类型的连接结构稳埋于所述腔体，并从所述的栅指间隔开;以及
（c）所述腔体的区域连接所述的栅指至所述的连接结构，所述的区域含有所述第一和第二导电类型两种掺杂剂，所述第二导电类型的掺杂剂浓度大于所述第一导电类型掺杂剂的。
13、如权利要求12所述的晶体管，其特征在于：
（a）所述栅指和所述连接结构是P型GaAs;以及
（b）所述腔体是n型GaAs。
14、如权利要求13所述的晶体管，其特征在于：
（a）所述栅指和所述连接结构具有这样的尺寸特征，即其从平面层上的形成借助去除所述平面层的部分加以表征。
15、如权利要求14所述的晶体管，其特征在于：
（a）所述腔体中第一导电类型的掺杂剂浓度在每一相邻栅指间的部分要比在所述平面层一侧和靠近该平面层的部分大。
16、如权利要求15所述的晶体管，其特征在于：
（a）一金属接触至所述腔体的所述部分，该腔体的所述部分在所述平面层的所述一侧;
（b）一第二金属接触至所述腔体的第二部分，后者在所述平面层所述一侧的相反一侧;以及
（c）一第三金属接触至所述的区域，该区域延伸至所述腔体的表面。
CN94117839A 1993-11-29 1994-11-29 外延向上生长方法和器件 Pending CN1112731A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US158,673 1993-11-29
US08/159,353 US5554561A (en) 1993-04-30 1993-11-29 Epitaxial overgrowth method
US159,353 1993-11-29
US08/158,673 US6097046A (en) 1993-04-30 1993-11-29 Vertical field effect transistor and diode

Publications (1)

Publication Number Publication Date
CN1112731A true CN1112731A (zh) 1995-11-29

Family

ID=26855268

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94117839A Pending CN1112731A (zh) 1993-11-29 1994-11-29 外延向上生长方法和器件

Country Status (5)

Country Link
EP (1) EP0656646A1 (zh)
JP (1) JPH07326754A (zh)
KR (1) KR950015809A (zh)
CN (1) CN1112731A (zh)
TW (1) TW356600B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600192B1 (en) 1998-10-09 2003-07-29 The Kansai Electric Power Co., Inc. Vertical field-effect semiconductor device with buried gate region
WO2012079456A1 (en) * 2010-12-17 2012-06-21 Csmc Technologies Fab1 Co., Ltd Trench mosfet device and method for fabricating the same
CN102983172A (zh) * 2012-12-14 2013-03-20 中国科学院微电子研究所 GaAs基垂直结构MOS器件及其制作方法
CN104952937A (zh) * 2015-06-18 2015-09-30 贵州煜立电子科技有限公司 一种限流控制二极管的制作方法及结构
CN105144392A (zh) * 2013-04-19 2015-12-09 阿沃吉有限公司 利用再生长氮化镓层制造混合的pn结与肖特基二极管的方法
CN108054215A (zh) * 2017-12-21 2018-05-18 深圳市晶特智造科技有限公司 结型场效应晶体管及其制作方法
CN108616032A (zh) * 2018-06-25 2018-10-02 中科芯电半导体科技（北京）有限公司 一种应用在垂直腔面发射激光器中的分布式布拉格反射镜

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1079438B1 (en) * 1995-12-29 2008-07-09 Texas Instruments Incorporated High frequency semiconductor device
JP2002076020A (ja) * 2000-08-31 2002-03-15 Sumitomo Electric Ind Ltd 半導体装置
JP4848591B2 (ja) * 2001-03-30 2011-12-28 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US7820511B2 (en) 2004-07-08 2010-10-26 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
JP5995435B2 (ja) 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2205749B1 (zh) * 1972-11-09 1978-03-31 Teszner Stanislas
US5231037A (en) * 1992-04-30 1993-07-27 Texas Instruments Incorporated Method of making a power VFET device using a p+ carbon doped gate layer
DE69429130T2 (de) * 1993-04-30 2002-07-11 Texas Instruments Inc., Dallas Verfahren zum epitaxialen Wachstum und Vorrichtungen

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600192B1 (en) 1998-10-09 2003-07-29 The Kansai Electric Power Co., Inc. Vertical field-effect semiconductor device with buried gate region
WO2012079456A1 (en) * 2010-12-17 2012-06-21 Csmc Technologies Fab1 Co., Ltd Trench mosfet device and method for fabricating the same
CN102983172A (zh) * 2012-12-14 2013-03-20 中国科学院微电子研究所 GaAs基垂直结构MOS器件及其制作方法
CN105144392A (zh) * 2013-04-19 2015-12-09 阿沃吉有限公司 利用再生长氮化镓层制造混合的pn结与肖特基二极管的方法
CN105144392B (zh) * 2013-04-19 2019-05-17 新时代电力系统有限公司 利用再生长氮化镓层制造混合的pn结与肖特基二极管的方法
CN104952937A (zh) * 2015-06-18 2015-09-30 贵州煜立电子科技有限公司 一种限流控制二极管的制作方法及结构
CN104952937B (zh) * 2015-06-18 2018-02-06 贵州煜立电子科技有限公司 一种限流控制二极管的制作方法及结构
CN108054215A (zh) * 2017-12-21 2018-05-18 深圳市晶特智造科技有限公司 结型场效应晶体管及其制作方法
CN108054215B (zh) * 2017-12-21 2020-08-28 南京溧水高新创业投资管理有限公司 结型场效应晶体管及其制作方法
CN108616032A (zh) * 2018-06-25 2018-10-02 中科芯电半导体科技（北京）有限公司 一种应用在垂直腔面发射激光器中的分布式布拉格反射镜

Also Published As

Publication number Publication date
TW356600B (en) 1999-04-21
JPH07326754A (ja) 1995-12-12
KR950015809A (ko) 1995-06-17
EP0656646A1 (en) 1995-06-07

Similar Documents

Publication Publication Date Title
US5747842A (en) Epitaxial overgrowth method and devices
US6229197B1 (en) Epitaxial overgrowth method and devices
US5610085A (en) Method of making a vertical FET using epitaxial overgrowth
US5712189A (en) Epitaxial overgrowth method
US5624860A (en) Vertical field effect transistor and method
US6097046A (en) Vertical field effect transistor and diode
US6617182B2 (en) Semiconductor device and semiconductor substrate, and method for fabricating the same
CN102593168B (zh) 半导体器件和逆导igbt
CN1162917C (zh) 场效应晶体管
US6890791B2 (en) Compound semiconductor substrates and method of fabrication
CN1112731A (zh) 外延向上生长方法和器件
CN1741296A (zh) 半导体衬底及在半导体衬底上通过外延生长制造的半导体器件
US20140252456A1 (en) Semiconductor device and its manufacturing method
CN1639875A (zh) 功率半导体器件
CN101057336A (zh) 半导体器件及其制造方法
CN1858921A (zh) 倒装芯片发光二极管及其制造方法
CN1846310A (zh) 氮化物半导体元件及其制造方法
CN1166001C (zh) 碳化硅场控双极型开关
US10297714B1 (en) Heterogeneous tunneling junctions for hole injection in nitride based light-emitting devices
US10468515B2 (en) Semiconductor device and power converter
CN100405545C (zh) 氮化物类半导体元件及其制造方法
TW201427065A (zh) 光學傾斜電荷裝置及技術
JP2781097B2 (ja) 半導体装置およびその製造方法
CN1158008A (zh) 异质结双极型晶体管
EP0627761B1 (en) Epitaxial overgrowth method and devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication