CN104952937B - 一种限流控制二极管的制作方法及结构 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000005516 engineering process Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000011084 recovery Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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Abstract
本发明公开了一种限流控制二极管的制作方法及结构，本发明是在P+硅衬层之上的N‑外延层采用离子注入工艺或埋层扩散工艺形成一组相互平行的条状P+杂质，然后在P+杂质之上再进行外延覆盖，将条状P+杂质掩埋在N‑外延层内，形成P+隐埋层；另外在N‑外延层四周同样采用离子注入工艺或埋层扩散工艺形成一道P+扩散墙，P+扩散墙与所有P+隐埋层两端连通；通过多个P+隐埋层在外延层内形成的多个并联的N沟道的开启和关断实现对二极管的限流控制。本发明采用自我限流控制保护的理念，设置限流控制阀值，使得二极管器件超过电流阀值时，具有电子器件的自我保护能力，由于PN结耗尽层变化速度极快能够快速限定电流，避免损坏二极管。使电子设备的安全得到可靠保障。
Description
技术领域
本发明涉及一种限流控制二极管的制作方法及结构，属于半导体器件技术领域。
技术背景
半导体大功率二极管器件的安全可靠性是电子装备领域最关注的问题。目前解决这个问题的方法主要采用扩大器件自身的电流和功率容量，或采取各种保护措施。这些方法既不经济，又会带来新的不可靠因素（各种保护措施自身的可靠性就需要得到保障），保护措施的漏洞也是不可避免的。因此，现有的半导体大功率二极管器件的制作方式或结构还是不够理想，不能满足使用的需要。
发明内容
本发明的发明目的在于：提供一种限流控制二极管的制作方法及结构，以提高电子器件的自我保护能力，使电子设备的安全得到可靠保障，从而克服现有技术的不足。
本发明的技术方案是这样实现的：
本发明的一种限流控制二极管的制作方法为，该方法是在P+硅衬层之上的N-外延层采用离子注入工艺或埋层扩散工艺形成一组相互平行的条状P+杂质，然后在P+杂质之上再进行外延覆盖，将条状P+杂质掩埋在N-外延层内，形成P+隐埋层；另外在N-外延层四周同样采用离子注入工艺或埋层扩散工艺形成一道P+扩散墙，P+扩散墙与所有P+隐埋层两端连通；通过多个P+隐埋层在外延层内形成的多个并联的N沟道的开启和关断实现对二极管的限流控制。
前述限流控制二极管的制作方法中，所述P+硅衬层与N-外延层之间通过扩散形成n+扩散层作为高反向电压二极管的PN结，使二极管与限流控制合为一体，构成限流控制二极管。
前述限流控制二极管的制作方法中，所述P+硅衬层底面的金属层作为限流控制二极管的阳极；P+扩散墙顶面经厚二氧化硅层与N-外延层顶面的n+扩散层连接，覆盖在P+扩散墙、厚二氧化硅层和n+扩散层上的金属层作为限流控制二极管的阴极。
根据上述方法构成的本发明的一种限流控制二极管结构为，该限流控制二极管结构包括N-外延层，N-外延层四周设有P+扩散墙， N-外延层内设有一组相互平行的条状P+隐埋层，所有条状P+隐埋层均与P+扩散墙相通；N-外延层底面和顶面均设有n+扩散层，N-外延层底面的n+扩散层与P+硅衬层连接，P+硅衬层底面设有阳极层；N-外延层顶面的n+扩散层经厚二氧化硅层与P+扩散墙顶面连接，P+扩散墙、厚二氧化硅层和N-外延层顶面的n+扩散层上覆盖有阴极层。
由于采用了上述技术方案，本发明与现有技术相比较，本发明采用自我限流控制保护的理念，使得二极管器件超过电流阀值时，具有电子器件的自我保护能力，能够快速限定电流，避免损坏二极管。经试验证明，在本发明的器件超过电流阀值时，异质半导体内空间电荷区的变化（称作耗尽层），阻碍、限制电流增长，其空间电荷区的变化速度是10-12秒（ps）数量级，快于目前所有的保护措施，可快速限定电流，从而有效地避免电子器件损坏。因此，本发明能使电子设备的安全得到可靠保障。
附图说明
图1是本发明的结构示意图；
图2是图1的横截面示意图；
图3是各半导体材料层的掺杂类型示意图；
图4是耗尽层开启时的示意图；
图5是耗尽层关断时的示意图；
图6是本发明的等效电路图；
图7是本发明等效原理图。
附图中的标记为：1-阴极层，2-厚二氧化硅层，3-P+扩散墙，4-P+隐埋层，5-N-外延层，6-P+硅衬层，7-阳极层，8-n+扩散层，9-耗尽层。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明，但不作为对本发明的任何限制。
本发明的一种限流控制二极管的制作方法，如图1所示，该方法是在P+硅衬层之上的N-外延层采用离子注入工艺或埋层扩散工艺形成一组相互平行的条状P+杂质，然后在P+杂质之上再进行外延覆盖，将条状P+杂质掩埋在N-外延层内，形成P+隐埋层；另外在N-外延层四周同样采用离子注入工艺或埋层扩散工艺形成一道P+扩散墙，P+扩散墙与所有P+隐埋层两端连通；通过多个P+隐埋层在外延层内形成的多个并联的N沟道的开启和关断实现对二极管的限流控制。P+硅衬层与N-外延层之间通过扩散形成n+扩散层作为高反向电压二极管的PN结，使二极管与限流控制合为一体，构成限流控制二极管。P+硅衬层底面的金属层作为限流控制二极管的阳极；P+扩散墙顶面经厚二氧化硅层与N-外延层顶面的n+扩散层连接，覆盖在P+扩散墙、厚二氧化硅层和n+扩散层上的金属层作为限流控制二极管的阴极。
根据上述方法构成的本发明的一种限流控制二极管结构，如图1和图2所示，限流控制二极管结构包括N-外延层5，N-外延层5四周设有P+扩散墙3， N-外延层5内设有一组相互平行的条状P+隐埋层4，所有条状P+隐埋层4均与P+扩散墙3相通；N-外延层5底面和顶面均设有n+扩散层8，N-外延层5底面的n+扩散层8与P+硅衬层6连接，P+硅衬层6底面设有阳极层7；N-外延层5顶面的n+扩散层8经厚二氧化硅层2与P+扩散墙3顶面连接，P+扩散墙3、厚二氧化硅层2和N-外延层5顶面的n+扩散层8上覆盖有阴极层1。
下面对本发明的工作原理再进一步详细说明：
本发明的等效电路如图6所示，本发明中P+硅衬层6与N-外延层5之间的n+扩散层相当于一个二极管D；N-外延层5内的多个P+隐埋层4相当于多个并联的场效应管，阴极层相当于场效应管的漏极，N-外延层5相当于场效应管的源极，P+隐埋层相当于场效应管的栅极（相当于控制极）。由于所有的 P+隐埋层两端均与P+扩散墙3相通，因此构成共栅极的多N沟道场效应管并联电路，图中的电阻RS相当于场效应管的源极寄生电阻，RD相当于场效应管的漏极寄生电阻。
本发明的电流控制原理如图4和5所示，图中相邻P+隐埋层4之间的空间电荷区称为耗尽层9，当P+隐埋层4与异质N-外延层5之间的电位差发生变化时，耗尽层9的沟道宽度也随之发生变化，电流正常时，电位差在限流控制阀值以内，耗尽层9的沟道处于开启状态，二极管正常工作；电流超出时，电位差超出限流控制阀值，造成耗尽层9的沟道宽度变小，阻碍，限制电流增长，直至完全关断。PN结耗尽层的变化速度是10-12秒（ps）数量级，快于目前所有的保护措施。当电路中的电流正常后，器件恢复正常工作状态，可以认为，这是一种带有自恢复保险功能的电子器件。
由于本发明中的P+隐埋层是与阴极层连接的，其自偏置电压-VGS处于最低电位，由于自偏置作用，本发明器件的最大电流是固定的（即最大恒定电流）。当器件受到电流浪涌冲击（比如负载短路）时，寄生电阻上的电压升高，P+隐埋层（栅极）和源极负偏压升高，空间电荷区（耗尽层）扩展造成电流沟道深度夹断，使电流受到限定控制。当电路中的电流回到器件的最大固定电流值以内，空间电荷区（耗尽层）恢复常态，器件正常工作，相当于快速自恢复保险功能。
实施例
具体实施时，采用如图1～3所示，通过改变P+隐埋层4结构可以获得不同的效果。可制成不同限流控制物理特性的系列产品。P+隐埋层4可采用离子流入或埋层扩散工艺实现。
具体做法是：在P+杂质的硅衬底上扩散一层n+层，在n+层上进行N-外延,在N-外延层上扩散P+杂质，再进行第二次外延，构成P+隐埋层。在外延层四周扩散P+杂质的扩散墙，P+隐埋层与P+扩散墙连通。整个形成一个如图6所述的底层PN结与多N沟道并联自身可调节的JFET场效应管结构，场效应管类似一个共栅极（P+隐埋层）的多N沟道JFET并联。由于P+扩散墙3和阴极层1直接连接和N-外延层5顶部的寄生电阻RS的存在，P+隐埋层4和P+扩散墙3处于最低电位，相当于一个自偏置电压-VGS。图5中RD是漏极寄生电阻，RS是源极寄生电阻，P+隐埋层栅电位最低。由于自身负偏置电压作用，这个器件的最大电流是固定的（即最大恒定电流）。当器件受到电流浪涌冲击（比如负载短路）时，图6中源极寄生电阻RS上的电压升高，P+隐埋层栅和源极负偏压升高，此时如图5所示，位于两个P+隐埋层4之间耗尽层9的空间电荷区扩展造成电流沟道深度夹断，使电流无法通过。当电路中的电流回到器件的最大固定电流值以内，耗尽层9的空间电荷区如图4所示恢复常态，器件正常工作。P+隐埋层4之间耗尽层相当于快速自恢复保险。形成了如图6所示的带二极管特性的快速自恢复保险。图7二极管D（PN结）的正向最大电流通过限流元件X（JFET）限定，一旦通过二极管的电流超过限流元件X的限定值，本发明的二极管就会立即限定电流保护，相当于二极管具有自适应负载电流的能力。本例限流控制二极管的技术参数可以通过埋层栅的多少，芯片尺寸、埋层栅结构的不同、各半导体材料层的杂质浓度等因素确定。
以下是对本发明的一些补充说明：
1、本发明中如果用N+硅衬底，则是一个具有最大电流限定的快速自恢复保护器件。
、本发明中P+扩散墙可以采取和阴极不连接，单独成为控制极引出，在电路中设定控制阀值。
、本发明也可以采用P沟道结构实现，P区和N区互换，阴极和阳极互换，即电流-电压极性相反。
Claims (2)
1.一种限流控制二极管的制作方法，其特征在于：该方法是在P+硅衬层之上的N-外延层采用离子注入工艺或埋层扩散工艺形成一组相互平行的条状P+杂质，然后在P+杂质之上再进行外延覆盖，将条状P+杂质掩埋在N-外延层内，形成P+隐埋层；另外在N-外延层四周同样采用离子注入工艺或埋层扩散工艺形成一道P+扩散墙，P+扩散墙与所有P+隐埋层两端连通；通过多个P+隐埋层在外延层内形成的多个并联的N沟道的开启和关断实现对二极管的限流控制；P+硅衬层与N-外延层之间通过扩散形成n+扩散层作为高反向电压二极管的PN结，使二极管与限流控制合为一体，构成限流控制二极管；P+硅衬层底面的金属层作为限流控制二极管的阳极；P+扩散墙顶面经厚二氧化硅层与N-外延层顶面的n+扩散层连接，覆盖在P+扩散墙、厚二氧化硅层和n+扩散层上的金属层作为限流控制二极管的阴极。
2.一种根据权利要求1所述方法构成的限流控制二极管结构，其特征在于：包括N-外延层（5），N-外延层（5）四周设有P+扩散墙（3）， N-外延层（5）内设有一组相互平行的条状P+隐埋层（4），所有条状P+隐埋层（4）均与P+扩散墙（3）相通；N-外延层（5）底面和顶面均设有n+扩散层（8），N-外延层（5）底面的n+扩散层（8）与P+硅衬层（6）连接，P+硅衬层（6）底面设有阳极层（7）；N-外延层（5）顶面的n+扩散层（8）经厚二氧化硅层（2）与P+扩散墙（3）顶面连接，P+扩散墙（3）、厚二氧化硅层（2）和N-外延层（5）顶面的n+扩散层（8）上覆盖有阴极层（1）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510339844.3A CN104952937B (zh) | 2015-06-18 | 2015-06-18 | 一种限流控制二极管的制作方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510339844.3A CN104952937B (zh) | 2015-06-18 | 2015-06-18 | 一种限流控制二极管的制作方法及结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104952937A CN104952937A (zh) | 2015-09-30 |
| CN104952937B true CN104952937B (zh) | 2018-02-06 |
Family
ID=54167471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510339844.3A Active CN104952937B (zh) | 2015-06-18 | 2015-06-18 | 一种限流控制二极管的制作方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104952937B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1112731A (zh) * | 1993-11-29 | 1995-11-29 | 德克萨斯仪器股份有限公司 | 外延向上生长方法和器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003110116A (ja) * | 2001-09-28 | 2003-04-11 | Nec Tokin Corp | 半導体装置及びその製造方法 |
| TWI256536B (en) * | 2004-06-25 | 2006-06-11 | Richtek Techohnology Corp | Single-chip co-drain junction FET device, step-down converter, step-up converter, inversed converter, switching device, and DC-to-DC converter applying the same |
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- 2015-06-18 CN CN201510339844.3A patent/CN104952937B/zh active Active
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| CN1112731A (zh) * | 1993-11-29 | 1995-11-29 | 德克萨斯仪器股份有限公司 | 外延向上生长方法和器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104952937A (zh) | 2015-09-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |