CN111221369A - 低压差线性稳压器 - Google Patents

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Abstract

本公开涉及稳压器技术领域，具体而言，涉及一种低压差线性稳压器。该低压差线性稳压器包括带隙基准电路(10)、第一运算放大器(OPA1)、第一调整管(M1)、第一补偿模块(30)、第二运算放大器(OPA2)、第二MOS管(M2)、第二补偿模块(50)和可调电阻(R0)。所述第一调整管(M1)为PMOS管，所述第二MOS管(M2)为一个PMOS管或所述第二MOS管(M2)为多个串联和/或并联的PMOS管。该低压差线性稳压器的输出电压钳制方式及电路结构与现有的低压差线性稳压器不同，且该低压差线性稳压器的输出阻抗相对现有的低压差线性稳压器的输出阻抗更小、放电速度更快，改善了负载突变瞬态响应。

Description

低压差线性稳压器
技术领域
本公开涉及稳压器技术领域，具体而言，涉及一种低压差线性稳压器。
背景技术
低压差线性稳压器(low dropout regulator,LDO)，用于将供电端的供电电压转换成稳定的电压并通过低压差线性稳压器的输出端输出。如图1所示，为现有的一种低压差线性稳压器的电路图。如图1所示，现有的低压差线性稳压器采用电压串联负反馈环路来驱动调整管，以适应负载电流变化，其输出阻抗较大，所以这种结构的低压差线性稳压器的环路速度有限。
发明内容
有鉴于此，本公开的目的在于提供一种输出阻抗更小、放电速度更快的低压差线性稳压器，以解决上述问题。
为实现上述目的，本公开提供如下技术方案：
本公开较佳实施例提供一种低压差线性稳压器，包括带隙基准电路、第一运算放大器、第一调整管、第一补偿模块、第二运算放大器、第二MOS管、第二补偿模块和可调电阻，所述第一调整管为PMOS管，所述第二MOS管为一个PMOS管或所述第二MOS管为多个串联和/或并联的PMOS管；
所述带隙基准电路包括第一参考电压输出端和第二参考电压输出端，所述第一参考电压输出端用于提供带隙基准电压，所述第二参考电压输出端用于为所述第二MOS管提供参考电压，所述参考电压等于三极管的导通电压；
所述第一运算放大器的反相输入端与所述带隙基准电路的第一参考电压输出端相连、同相输入端与所述可调电阻串联后接地、输出端与所述第一调整管的栅极连接；
所述第一调整管的源极与供电端连接、漏极与所述第二MOS管的源极连接；
所述第一补偿模块连接在所述第一调整管的栅极和所述第一调整管的漏极之间；
所述第二运算放大器的同相输入端与所述带隙基准电路的第二参考电压输出端相连、反相输入端与输出端相连；
所述第二MOS管的栅极与所述第二运算放大器的输出端连接，漏极与所述可调电阻串联后接地；
所述第二补偿模块连接在所述第一调整管的栅极和所述第一运算放大器的同相输入端之间；
所述低压差线性稳压器的输出端位于所述第一调整管的漏极与所述第二MOS管的源极之间。
可选地，所述第一补偿模块包括第一电容，所述第一电容连接在所述第一调整管的栅极和所述第一调整管的漏极之间。
可选地，所述第一补偿模块还包括与所述第一电容串联的第一电阻，所述第一电阻连接在所述第一电容和所述第一调整管的漏极之间。
可选地，所述第二补偿模块包括第二电容，所述第二电容连接在所述第一调整管的栅极和所述第一运算放大器的同相输入端之间。
可选地，所述可调电阻包括至少两个电阻构成的零温度系数的电阻。
可选地，所述第一运算放大器包括：第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管；
其中，所述第三MOS管、第四MOS管、第五MOS管、第六MOS管、第十MOS管和第十一MOS管为PMOS管，所述第七MOS管、第八MOS管、第九MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管为NMOS管；
所述第三MOS管的源极与VDDA连接、漏极与所述第五MOS管的源极连接、栅极与所述第四MOS管的栅极连接；所述第四MOS管的源极与VDDA连接、漏极与所述第六MOS管的源极连接；所述第五MOS管的漏极与所述第七MOS管的漏极连接、栅极与所述第六MOS管的栅极连接；所述第五MOS管的漏极还连接在所述第三MOS管的栅极与所述第四MOS管的栅极之间；所述第六MOS管的漏极与所述第八MOS管的漏极连接；所述第七MOS管的源极接地、栅极与所述第八MOS管的栅极连接；所述第八MOS管的源极接地；所述第十MOS管的源极与VDDA连接、漏极与所述第九MOS管的漏极连接、栅极与所述第十一MOS管的栅极连接后与所述第十MOS管的漏极连接；所述第十一MOS管的源极和漏极均与VDDA连接；所述第九MOS管的源极接地、栅极与所述第十二MOS管的栅极连接；所述第十二MOS管的漏极与IB连接、源极接地；所述IB连接在所述第九MOS管的栅极与所述第十二MOS管的栅极之间；所述第十三MOS管的栅极连接在所述第九MOS管的栅极和所述第十二MOS管的栅极之间、源极和漏极短接后接地；所述第十五MOS管的栅极与VIP连接、漏极连接在所述第三MOS管的漏极和所述第五MOS管的源极之间、源极与所述第十六MOS管的源极连接；所述第十六MOS管的漏极连接在所述第四MOS管的漏极和所述第六MOS管的源极之间、栅极与连接；所述第十四MOS管的漏极连接在所述第十五MOS管的源极和所述第十六MOS管的源极之间、源极接地、栅极与VN连接。
可选地，所述第二运算放大器包括：第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第二十七MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第三十五MOS管、第三电容和第四电容；
其中，所述第二十一MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第三十一MOS管、第三十三MOS管和第三十五MOS管为PMOS管，所述第二十二MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十二MOS管和第三十四MOS管为NMOS管；
所述第三十五MOS管的栅极与vbp连接、源极与VDDA连接、漏极连接在所述第二十一MOS管的源极和所述第二十二MOS管的漏极之间；所述第二十一MOS管的栅极与VIN连接、源极与所述第二十二MOS管的漏极连接、漏极连接在所述第二十七MOS管的源极和所述第二十九MOS管的漏极之间；第二十二MOS管源极连接在所述第二十八MOS管的源极和所述第三十MOS管的漏极之间、栅极与VIP连接；第二十三MOS管的源极和VDDA连接、漏极和所述第二十五MOS管的源极连接、栅极与所述第二十四MOS管的栅极连接；所述第二十四MOS管的源极与VDDA连接、漏极与所述第二十六MOS管的源极连接；所述第二十五MOS管的漏极与所述第二十七MOS管的漏极连接、栅极与所述第二十六MOS管的栅极连接；所述第二十五MOS管的漏极还连接在所述第二十三MOS管栅极与所述第二十四MOS管的栅极之间；所述第二十六MOS管的漏极同时与所述第三十三MOS管的栅极、第三十一MOS管的源极和所述第三十二MOS管的漏极连接；所述第二十七MOS管的源极和所述第二十九MOS管的漏极连接、栅极和所述第二十八MOS管的栅极连接；所述第二十八MOS管的漏极同时与所述第三十一MOS管的漏极和第三十二MOS管的源极连接、源极与所述第三十MOS管的漏极连接；所述第二十九MOS管的源极与VSSA连接、栅极与所述第三十MOS管的栅极连接；所述第三十MOS管的源极与VSSA连接；所述第三十三MOS管的源极与VDDA连接、栅极与所述第三十一MOS管的源极连接、漏极与所述第三十四MOS管的漏极连接；OUT连接在所述第三十三MOS管的漏极与所述第三十四MOS管的漏极之间；所述第三十一MOS管的栅极与vbpp连接；所述第三十二MOS管的栅极与vbnn连接、源极与所述第三十四MOS管的栅极连接；所述第三十四MOS管的源极与VSSA连接；所述第三电容连接在所述第二十四MOS管的漏极与所述第三十三MOS管的漏极之间；所述第四电容连接在所述第三十MOS管的漏极与所述第三十四MOS管的漏极之间。
可选地，所述带隙基准电路包括：第三运算放大器、第二电阻、第三电阻、第四电阻、第一PNP三极管和第二PNP三极管；
所述第二电阻连接在所述第三运算放大器的反相输入端与输出端之间；所述第三电阻连接在所述第三运算放大器的正相输入端与输出端之间；所述带隙基准电路的第一参考电压输出端与所述第三运算放大器的输出端连接；所述第四电阻的一端与所述第三运算放大器的反相输入端连接、另一端与所述第一PNP三极管的发射极连接；所述第一PNP三极管的基极和集电极短接后接地；第二PNP三极管的发射极与所述第三运算放大器的正相输入端连接、基极和集电极短接后接地；所述带隙基准电路的第二参考电压输出端与所述二PNP三极管的发射极连接。
可选地，所述带隙基准电路包括：所述带隙基准电路包括第四十一MOS管、第四十二MOS管、第四十三MOS管、第四运算放大器、第五电阻、第六电阻、第三PNP三极管、第四PNP三极管和第五PNP三极管；
其中第四PNP三极管由一组八个PNP三极管构成；所述第四十一MOS管、第四十二MOS管、第四十三MOS管为PMOS管；所述四十一MOS管的源极与VDDA连接、漏极与所述第三PNP三极管的发射极连接、栅极与所述第四十二MOS管的栅极连接；所述第四十二MOS管的源极与VDDA连接、漏极与所述第五电阻串联后与第四PNP三极管的发射极连接；所述第四运算放大器的输出端连接在所述四十一MOS管的栅极与所述第四十二MOS管的栅极之间、同相输入端连接在所述四十一MOS管的漏极与所述第三PNP三极管的发射极之间、反相输入端连接在所述第四十二MOS管的漏极与所述第五电阻之间；所述第三PNP三极管的基极和集电极短接后接地；所述第四PNP三极管的基极和集电极短接后接地；所述四十三MOS管的源极与VDDA连接、漏极与所述第六电阻串联后与第五PNP三极管的发射极连接、栅极连接在所述四十一MOS管的栅极与所述第四十二MOS管的栅极之间；所述第五PNP三极管的基极和集电极短接后接地；所述带隙基准电路的第一参考电压输出端连接在所述四十三MOS管的漏极与所述第六电阻之间；所述带隙基准电路的第二参考电压输出端与所述三PNP三极管的发射极连接。
可选地，所述第二MOS管为一个PMOS管。
本公开较佳实施例通过对带隙基准电路、第一运算放大器、第一调整管、第一补偿模块、第二运算放大器、第二MOS管、第二补偿模块和可调电阻的集成与设计，提出了一种输出电压钳制方式及电路结构与现有的低压差线性稳压器不同的低压差线性稳压器。并且，其本公开较佳实施例提供的低压差线性稳压器输出阻抗相对现有的低压差线性稳压器的输出阻抗更小、放电速度更快，改善了负载突变瞬态响应。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本公开的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有的低压差线性稳压器的电路图。
图2为本公开较佳实施例提供的一种低压差线性稳压器的电路框图。
图3为图1所示的低压差线性稳压器的环路增益分析图。
图4为图2所示的低压差线性稳压器的环路增益分析图。
图5为图1所示的低压差线性稳压器的输出阻抗分析图。
图6为图2所示的低压差线性稳压器的输出阻抗分析图。
图7为一种实施方式中第一运算放大器的电路图。
图8为一种实施方式中第二运算放大器的电路图。
图9为一种实施方式中低压差线性稳压器的电路图。
图10为一种实施方式中带隙基准电路的电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本公开实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本公开的实施例的详细描述并非旨在限制要求保护的本公开的范围，而是仅仅表示本公开的选定实施例。基于本公开的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本公开的描述中，术语“第一”、“第二”、“第三”、“第四”等仅用于区分描述，而不能理解为只是或暗示相对重要性。
请参考图2，图2为本公开较佳实施例提供的一种低压差线性稳压器的电路图。该低压差线性稳压器包括带隙基准电路10、第一运算放大器OPA1、第一调整管M1、第一补偿模块30、第二运算放大器OPA2、第二MOS管M2、第二补偿模块50和可调电阻R0。
所述带隙基准电路10包括第一参考电压输出端11和第二参考电压输出端13，所述第一参考电压输出端11用于提供带隙基准电压VREF，所述第二参考电压输出端13用于为所述第二MOS管M2提供参考电压。其中，所述参考电压为三极管的导通电压，记为VBE，在电路中VBE的值基本不变。
所述第一运算放大器OPA1的反相输入端与所述带隙基准电路10的第一参考电压输出端11相连、同相输入端与所述可调电阻R0串联后接地、输出端与所述第一调整管M1的栅极连接。因此，所述第一运算放大器OPA1的反相输入端等于VREF。
所述第一调整管M1为PMOS管。所述第一调整管M1的源极与供电电源连接、漏极与所述第二MOS管M2的源极连接。
所述第一补偿模块30连接在所述第一调整管M1的栅极和所述第一调整管M1的漏极之间。可选地，所述第一补偿模块30包括第一电容C1，所述第一电容C1连接在所述第一调整管M1的栅极和所述第一调整管M1的漏极之间。第一电容C1是米勒补偿电容，将第一调整管M1的栅极补偿为整个系统的主极点。为了移动第一电容C1米勒补偿引入的右半平面零点，改善右半平面零点对环路稳定性的影响，可选地，所述第一补偿模块30还包括与所述第一电容C1串联的第一电阻R1，所述第一电阻R1连接在所述第一电容C1和所述第一调整管M1的漏极之间。需要说明的是，当所述右半平面零点在本电路所关心的频带以外，右半平面零点对环路稳定性影响不大时，所述第一补偿模块30可以不包括所述第一电阻R1。
所述第二运算放大器OPA2的同相输入端与所述带隙基准电路10的第二参考电压输出端13相连、反相输入端与输出端相连。此时，第二运算放大器OPA2作为缓冲器，可以快速将第二运算放大器OPA2的输出端的电压VS2快速稳定到第二运算放大器OPA2的同相输入端的输入电压VBE，即VS2＝VBE。第二运算放大器OPA2起隔离和驱动作用，若所述带隙基准电路10的第二参考电压输出端13与所述第二MOS管M2的栅极直接连接，则不利于系统稳定。
所述第二MOS管M2包括一个PMOS管或多个串联和/或并联的PMOS管，即所述第二MOS管M2可以是一个PMOS管，也可以是两个并联或串联的PMOS管，还可以是三个及三个以上串联和/或并联的PMOS管。所述第二MOS管M2的栅极与所述第二运算放大器OPA2的输出端连接，漏极与所述可调电阻R0串联后接地。其中，所述可调电阻R0可以是一个可变电阻，也可以是多个不可变电阻串联和/或并联的电阻组，该电阻组可以有多个接入点，通过与不同的接入点连接实现接入电路的电阻组的阻值不同。
所述第二补偿模块50连接在所述第一调整管M1的栅极和所述第一运算放大器OPA1的同相输入端之间。可选地，所述第二补偿模块50包括第二电容C2，所述第二电容C2连接在所述第一调整管M1的栅极和所述第一运算放大器OPA1的同相输入端之间。所述第二电容C2为级间补偿电容，对该低压差线性稳压器输出电压的稳定性至关重要。由于第二MOS管M2的加入，阻止了所述第二电容C2引入右半平面零点，则所述第二补偿模块50可以不在所述第二电容C2旁串联电阻。
所述低压差线性稳压器的输出端70位于所述第一调整管M1的漏极与所述第二MOS管M2的源极之间。
通过上述设置，可以得到：
Vout＝VS2+VGS2 (公式1)
VS2＝VBE (公式2)
Figure BDA0001877911100000101
Vout＝VBE+VGS2 (公式4)
其中，Vout表示低压差线性稳压器的输出端70的输出电压，VGS2表示第二MOS管M2的源极与栅极的电压差，IM2表示流过第二MOS管M2的电流，IR0表示流过可调电阻R0的电流，R0表示可调电阻R0的阻值，V0表示可调电阻R0两端的电压，μn表示第二MOS管M2的载流子迁移率，Cox表示第二MOS管M2的单位面积栅氧化层电容，W表示第二MOS管M2的宽度，L表示第二MOS管M2的长度，VTH表示第二MOS管M2的阈值电压。
由于VREF为带隙基准电压，对于一个带隙基准电路10其带隙基准电压为已知量。R0为可调电阻R0的阻值，是用户自己设计的，也为已知量。而
Figure BDA0001877911100000102
所以IM2的值已知。μn、Cox为第二MOS管M2的工艺参数，W、L分别为第二MOS管M2的宽度和长度，均为已知量。VTH为第二MOS管M2的阈值电压，也为已知量。因此，可以通过公式3计算出VGS2的值，且VGS2为定值。而VBE也为定值，因此从公式4可知Vout为定值。因此，本发明提供的低压差线性稳压器的输出端70的电压能钳位到VBE+VGS2。从而本公开提出了一种输出电压钳制方式及电路结构与现有的低压差线性稳压器不同的低压差线性稳压器。
从公式3和公式4可以看出，当所述第二MOS管M2为多个串联和/或并联的PMOS管时，通过对所述第二MOS管M2内PMOS管的数量和并联、串联方式，可以改变第二MOS管M2的宽度W和长度L，以改变VGS2的值，从而改变Vout的值，以实现低压差线性稳压器输出端的电压的灵活调整。
可选地，所述可调电阻R0包括至少两个电阻构成的零温度系数的电阻。由于VBE为一个负温度系数的电压，可以通过对带隙基准电路10的设计使VREF为一个正温度系数的电压，而
Figure BDA0001877911100000111
则IM2是一个正温度系数的电流。因此，根据公式3可以得到VGS是一个正温度系数的电压。而Vout＝VBE+VGS2，则通过设计Vout可以是零温度系数的电压。
现有的低压差线性稳压器的环路增益和本公开的低压差线性稳压器的环路增益推理如下：
图3为图1的环路增益分析图，如图3所示：
(Vt*gm0*rV0-0)*Aopa0＝Vf
Figure BDA0001877911100000112
rV0＝r1//(r0+Rm0)
其中，Vt环路分析时加入的激励源的电压，Vf为该激励源在电路中产生的输出电压；gm0表示调整管M0的跨导；Aopa0表示运算放大器OPA0的开环增益；AF′表示图1的环路增益；rV0表示从v0节点看进去的等效电阻；r1表示电阻r1的阻值；r0表示电阻r0的阻值；Rm0表示调整管M0的输出阻抗。
图4为图2的环路增益分析图，如图4所示：
(Vt*gm1*RV0-0)*Aopa1＝Vf
Figure BDA0001877911100000113
RV0＝R0//(gm2*Rm2*Rm1)
其中，Vt为环路分析时加入的激励源的电压，Vf为该激励源在电路中产生的输出电压；gm1表示第一调整管M1的跨导；Aopa1表示第一运算放大器OPA1的开环增益；AF表示图2的环路增益；RV0表示从V0节点看进去的等效电阻；R1表示第一电阻R1的阻值；R0表示可调电阻R0的阻值；gm2表示第二MOS管M2的跨导；Rm2表示第二MOS管M2的输出阻抗；Rm1表示第一调整管M1的输出阻抗。
现有的低压差线性稳压器的环路增益和本公开的低压差线性稳压器的输出阻抗推理如下：
图5为图1的输出阻抗分析图，如图5所示：
Figure BDA0001877911100000121
由上面两个公式得到：图1的
Figure BDA0001877911100000122
其中，Vx为推理输出阻抗时加入的激励源的电压，Ix为流过该激励源的电流；VS0表示调整管M0的栅极电压。
图6为图2的输出阻抗分析图，如图6所示：
Figure BDA0001877911100000123
由上面两个公式得到：图2的
Figure BDA0001877911100000124
其中，Vx为推理输出阻抗时加入的激励源的电压，Ix为流过该激励源的电流；Vs1表示第一调整管M1的栅极电压。
由于1/gm2＜＜r0+r1，所以本公开的低压差线性稳压器的输出阻抗相对现有的低压差线性稳压器的输出阻抗更小，因此本公开的低压差线性稳压器的放电速度更快。从而，本公开的低压差线性稳压器提高了放电能力，改善了负载突变瞬态响应。
所述第一运算放大器OPA1的结构可以有多种。如图7所示，可选地，所述第一运算放大器OPA1包括：第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16。其中，所述第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第十MOS管M10和第十一MOS管M11为PMOS管，所述第七MOS管M7、第八MOS管M8、第九MOS管M9、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16为NMOS管。所述第三MOS管M3的源极与VDDA连接、漏极与所述第五MOS管M5的源极连接、栅极与所述第四MOS管M4的栅极连接。所述第四MOS管M4的源极与VDDA连接、漏极与所述第六MOS管M6的源极连接。所述第五MOS管M5的漏极与所述第七MOS管M7的漏极连接、栅极与所述第六MOS管M6的栅极连接。所述第五MOS管M5的漏极还连接在所述第三MOS管M3的栅极与所述第四MOS管M4的栅极之间。所述第六MOS管M6的漏极与所述第八MOS管M8的漏极连接。所述第七MOS管M7的源极接地、栅极与所述第八MOS管M8的栅极连接。所述第八MOS管M8的源极接地。所述第十MOS管M10的源极与VDDA连接、漏极与所述第九MOS管M9的漏极连接、栅极与所述第十一MOS管M11的栅极连接后与所述第十MOS管M10的漏极连接。所述第十一MOS管M11的源极和漏极均与VDDA连接。所述第九MOS管M9的源极接地、栅极与所述第十二MOS管M12的栅极连接。所述第十二MOS管M12的漏极与IB连接、源极接地。所述IB连接在所述第九MOS管M9的栅极与所述第十二MOS管M12的栅极之间。所述第十三MOS管M13的栅极连接在所述第九MOS管M9的栅极和所述第十二MOS管M12的栅极之间、源极和漏极短接后接地。所述第十五MOS管M15的栅极与VIP连接、漏极连接在所述第三MOS管M3的漏极和所述第五MOS管M5的源极之间、源极与所述第十六MOS管M16的源极连接。所述第十六MOS管M16的漏极连接在所述第四MOS管M4的漏极和所述第六MOS管M6的源极之间、栅极与连接。所述第十四MOS管M14的漏极连接在所述第十五MOS管M15的源极和所述第十六MOS管M16的源极之间、源极接地、栅极与VN连接。采用此种电路结构的第一运算放大器OPA1有利于抑制电压噪声、限制输出摆幅和提高驱动能力。
所述第二运算放大器OPA2的结构可以有多种。如图8所示，可选地，所述第二运算放大器OPA2包括：第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第二十六MOS管M26、第二十七MOS管M27、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三电容C3和第四电容C4。其中，所述第二十一MOS管M21、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第二十六MOS管M26、第三十一MOS管M31、第三十三MOS管M33和第三十五MOS管M35为PMOS管，所述第二十二MOS管M22、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十二MOS管M32和第三十四MOS管M34为NMOS管。所述第三十五MOS管M35的栅极与vbp连接、源极与VDDA连接、漏极连接在所述第二十一MOS管M21的源极和所述第二十二MOS管M22的漏极之间。所述第二十一MOS管M21的栅极与VIN连接、源极与所述第二十二MOS管M22的漏极连接、漏极连接在所述第二十七MOS管M27的源极和所述第二十九MOS管M29的漏极之间。第二十二MOS管M22源极连接在所述第二十八MOS管M28的源极和所述第三十MOS管M30的漏极之间、栅极与VIP连接。第二十三MOS管M23的源极和VDDA连接、漏极和所述第二十五MOS管M25的源极连接、栅极与所述第二十四MOS管M24的栅极连接。所述第二十四MOS管M24的源极与VDDA连接、漏极与所述第二十六MOS管M26的源极连接。所述第二十五MOS管M25的漏极与所述第二十七MOS管M27的漏极连接、栅极与所述第二十六MOS管M26的栅极连接。所述第二十五MOS管M25的漏极还连接在所述第二十三MOS管M23栅极与所述第二十四MOS管M24的栅极之间。所述第二十六MOS管M26的漏极同时与所述第三十三MOS管M33的栅极、第三十一MOS管M31的源极和所述第三十二MOS管M32的漏极连接。所述第二十七MOS管M27的源极和所述第二十九MOS管M29的漏极连接、栅极和所述第二十八MOS管M28的栅极连接。所述第二十八MOS管M28的漏极同时与所述第三十一MOS管M31的漏极和第三十二MOS管M32的源极连接、源极与所述第三十MOS管M30的漏极连接。所述第二十九MOS管M29的源极与VSSA连接、栅极与所述第三十MOS管M30的栅极连接。所述第三十MOS管M30的源极与VSSA连接。所述第三十三MOS管M33的源极与VDDA连接、栅极与所述第三十一MOS管M31的源极连接、漏极与所述第三十四MOS管M34的漏极连接。OUT连接在所述第三十三MOS管M33的漏极与所述第三十四MOS管M34的漏极之间。所述第三十一MOS管M31的栅极与vbpp连接。所述第三十二MOS管M32的栅极与vbnn连接、源极与所述第三十四MOS管M34的栅极连接。所述第三十四MOS管M34的源极与VSSA连接。所述第三电容C3连接在所述第二十四MOS管M24的漏极与所述第三十三MOS管M33的漏极之间。所述第四电容C4连接在所述第三十MOS管M30的漏极与所述第三十四MOS管M34的漏极之间。采用此种电路结构的第二运算放大器OPA2具有高增益和高速度。
所述带隙基准电路10的结构可以有多种。如图9所示，可选地，所述带隙基准电路10包括第三运算放大器OPA3、第二电阻R2、第三电阻R3、第四电阻R4、第一PNP三极管Q1和第二PNP三极管Q2。所述第二电阻R2连接在所述第三运算放大器OPA3的反相输入端与输出端之间。所述第三电阻R3连接在所述第三运算放大器OPA3的正相输入端与输出端之间。所述带隙基准电路10的第一参考电压输出端11与所述第三运算放大器OPA3的输出端连接。所述第四电阻R4的一端与所述第三运算放大器OPA3的反相输入端连接、另一端与所述第一PNP三极管Q1的发射极连接。所述第一PNP三极管Q1的基极和集电极短接后接地。第二PNP三极管Q2的发射极与所述第三运算放大器OPA3的正相输入端连接、基极和集电极短接后接地。所述带隙基准电路10的第二参考电压输出端13与所述二PNP三极管的发射极连接。
如图10所示，可选地，所述带隙基准电路10包括第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第四运算放大器M44、第五电阻R5、第六电阻R6、第三PNP三极管Q3、第四PNP三极管Q4和第五PNP三极管Q5。其中第四PNP三极管Q4由一组八个PNP三极管构成。所述第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43为PMOS管。所述四十一MOS管的源极与VDDA连接、漏极与所述第三PNP三极管Q3的发射极连接、栅极与所述第四十二MOS管M42的栅极连接。所述第四十二MOS管M42的源极与VDDA连接、漏极与所述第五电阻R5串联后与第四PNP三极管Q4的发射极连接。所述第四运算放大器M44的输出端连接在所述四十一MOS管的栅极与所述第四十二MOS管M42的栅极之间、同相输入端连接在所述四十一MOS管的漏极与所述第三PNP三极管Q3的发射极之间、反相输入端连接在所述第四十二MOS管M42的漏极与所述第五电阻R5之间。所述第三PNP三极管Q3的基极和集电极短接后接地。所述第四PNP三极管Q4的基极和集电极短接后接地。所述四十三MOS管的源极与VDDA连接、漏极与所述第六电阻R6串联后与第五PNP三极管Q5的发射极连接、栅极连接在所述四十一MOS管的栅极与所述第四十二MOS管M42的栅极之间。所述第五PNP三极管Q5的基极和集电极短接后接地。所述带隙基准电路10的第一参考电压输出端11连接在所述四十三MOS管的漏极与所述第六电阻R6之间。所述带隙基准电路10的第二参考电压输出端13与所述三PNP三极管的发射极连接。
本公开较佳实施例通过对带隙基准电路10、第一运算放大器OPA1、第一调整管M1、第一补偿模块30、第二运算放大器OPA2、第二MOS管M2、第二补偿模块50和可调电阻R0的集成与设计，提出了一种输出电压钳制方式及电路结构与现有的低压差线性稳压器不同的低压差线性稳压器。并且，其本公开较佳实施例提供的低压差线性稳压器输出阻抗相对现有的低压差线性稳压器的输出阻抗更小、放电速度更快，改善了负载突变瞬态响应。此外，本公开较佳实施例提供的低压差线性稳压器能够输出零温度系数的电压。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (10)

1.一种低压差线性稳压器，其特征在于，包括带隙基准电路(10)、第一运算放大器(OPA1)、第一调整管(M1)、第一补偿模块(30)、第二运算放大器(OPA2)、第二MOS管(M2)、第二补偿模块(50)和可调电阻(R0)，所述第一调整管(M1)为PMOS管，所述第二MOS管(M2)为一个PMOS管或所述第二MOS管(M2)为多个串联和/或并联的PMOS管；
所述带隙基准电路(10)包括第一参考电压输出端(11)和第二参考电压输出端(13)，所述第一参考电压输出端(11)用于提供带隙基准电压，所述第二参考电压输出端(13)用于为所述第二MOS管M2提供参考电压，所述参考电压等于三极管的导通电压；
所述第一运算放大器(OPA1)的反相输入端与所述带隙基准电路(10)的第一参考电压输出端(11)相连、同相输入端与所述可调电阻R0串联后接地、输出端与所述第一调整管(M1)的栅极连接；
所述第一调整管(M1)的源极与供电端连接、漏极与所述第二MOS管(M2)的源极连接；
所述第一补偿模块(30)连接在所述第一调整管(M1)的栅极和所述第一调整管(M1)的漏极之间；
所述第二运算放大器(OPA2)的同相输入端与所述带隙基准电路(10)的第二参考电压输出端(13)相连、反相输入端与输出端相连；
所述第二MOS管(M2)的栅极与所述第二运算放大器(OPA2)的输出端连接，漏极与所述可调电阻(R0)串联后接地；
所述第二补偿模块(50)连接在所述第一调整管(M1)的栅极和所述第一运算放大器(OPA1)的同相输入端之间；
所述低压差线性稳压器的输出端(70)位于所述第一调整管(M1)的漏极与所述第二MOS管(M2)的源极之间。
2.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第一补偿模块(30)包括第一电容(C1)，所述第一电容(C1)连接在所述第一调整管(M1)的栅极和所述第一调整管(M1)的漏极之间。
3.根据权利要求2所述的低压差线性稳压器，其特征在于，所述第一补偿模块(30)还包括与所述第一电容(C1)串联的第一电阻(R1)，所述第一电阻(R1)连接在所述第一电容(C1)和所述第一调整管(M1)的漏极之间。
4.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第二补偿模块(50)包括第二电容(C2)，所述第二电容(C2)连接在所述第一调整管(M1)的栅极和所述第一运算放大器(OPA1)的同相输入端之间。
5.根据权利要求1所述的低压差线性稳压器，其特征在于，所述可调电阻(R0)包括至少两个电阻构成的零温度系数的电阻。
6.根据权利要求1-5任一项所述的低压差线性稳压器，其特征在于，所述第一运算放大器(OPA1)包括：第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十MOS管(M10)、第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)和第十六MOS管(M16)；
其中，所述第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第十MOS管(M10)和第十一MOS管(M11)为PMOS管，所述第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第十五MOS管(M15)和第十六MOS管(M16)为NMOS管；
所述第三MOS管(M3)的源极与VDDA连接、漏极与所述第五MOS管(M5)的源极连接、栅极与所述第四MOS管(M4)的栅极连接；所述第四MOS管(M4)的源极与VDDA连接、漏极与所述第六MOS管(M6)的源极连接；所述第五MOS管(M5)的漏极与所述第七MOS管(M7)的漏极连接、栅极与所述第六MOS管(M6)的栅极连接；所述第五MOS管(M5)的漏极还连接在所述第三MOS管(M3)的栅极与所述第四MOS管(M4)的栅极之间；所述第六MOS管(M6)的漏极与所述第八MOS管(M8)的漏极连接；所述第七MOS管(M7)的源极接地、栅极与所述第八MOS管(M8)的栅极连接；所述第八MOS管(M8)的源极接地；所述第十MOS管(M10)的源极与VDDA连接、漏极与所述第九MOS管(M9)的漏极连接、栅极与所述第十一MOS管(M11)的栅极连接后与所述第十MOS管(M10)的漏极连接；所述第十一MOS管(M11)的源极和漏极均与VDDA连接；所述第九MOS管(M9)的源极接地、栅极与所述第十二MOS管(M12)的栅极连接；所述第十二MOS管(M12)的漏极与IB连接、源极接地；所述IB连接在所述第九MOS管(M9)的栅极与所述第十二MOS管(M12)的栅极之间；所述第十三MOS管(M13)的栅极连接在所述第九MOS管(M9)的栅极和所述第十二MOS管(M12)的栅极之间、源极和漏极短接后接地；所述第十五MOS管(M15)的栅极与VIP连接、漏极连接在所述第三MOS管(M3)的漏极和所述第五MOS管(M5)的源极之间、源极与所述第十六MOS管(M16)的源极连接；所述第十六MOS管(M16)的漏极连接在所述第四MOS管(M4)的漏极和所述第六MOS管(M6)的源极之间、栅极与连接；所述第十四MOS管(M14)的漏极连接在所述第十五MOS管(M15)的源极和所述第十六MOS管(M16)的源极之间、源极接地、栅极与VN连接。
7.根据权利要求1-5任一项所述的低压差线性稳压器，其特征在于，所述第二运算放大器(OPA2)包括：第二十一MOS管(M21)、第二十二MOS管(M22)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)、第二十七MOS管(M27)、第二十七MOS管(M27)、第二十八MOS管(M28)、第二十九MOS管(M29)、第三十MOS管(M30)、第三十一MOS管(M31)、第三十二MOS管(M32)、第三十三MOS管(M33)、第三十四MOS管(M34)、第三十五MOS管(M35)、第三电容(C3)和第四电容(C4)；
其中，所述第二十一MOS管(M21)、第二十三MOS管(M23)、第二十四MOS管(M24)、第二十五MOS管(M25)、第二十六MOS管(M26)、第三十一MOS管(M31)、第三十三MOS管(M33)和第三十五MOS管(M35)为PMOS管，所述第二十二MOS管(M22)、第二十七MOS管(M27)、第二十八MOS管(M28)、第二十九MOS管(M29)、第三十MOS管(M30)、第三十二MOS管(M32)和第三十四MOS管(M34)为NMOS管；
所述第三十五MOS管(M35)的栅极与vbp连接、源极与VDDA连接、漏极连接在所述第二十一MOS管(M21)的源极和所述第二十二MOS管(M22)的漏极之间；所述第二十一MOS管(M21)的栅极与VIN连接、源极与所述第二十二MOS管(M22)的漏极连接、漏极连接在所述第二十七MOS管(M27)的源极和所述第二十九MOS管(M29)的漏极之间；第二十二MOS管(M22)源极连接在所述第二十八MOS管(M28)的源极和所述第三十MOS管(M30)的漏极之间、栅极与VIP连接；第二十三MOS管(M23)的源极和VDDA连接、漏极和所述第二十五MOS管(M25)的源极连接、栅极与所述第二十四MOS管(M24)的栅极连接；所述第二十四MOS管(M24)的源极与VDDA连接、漏极与所述第二十六MOS管(M26)的源极连接；所述第二十五MOS管(M25)的漏极与所述第二十七MOS管(M27)的漏极连接、栅极与所述第二十六MOS管(M26)的栅极连接；所述第二十五MOS管(M25)的漏极还连接在所述第二十三MOS管(M23)栅极与所述第二十四MOS管(M24)的栅极之间；所述第二十六MOS管(M26)的漏极同时与所述第三十三MOS管(M33)的栅极、第三十一MOS管(M31)的源极和所述第三十二MOS管(M32)的漏极连接；所述第二十七MOS管(M27)的源极和所述第二十九MOS管(M29)的漏极连接、栅极和所述第二十八MOS管(M28)的栅极连接；所述第二十八MOS管(M28)的漏极同时与所述第三十一MOS管(M31)的漏极和第三十二MOS管(M32)的源极连接、源极与所述第三十MOS管(M30)的漏极连接；所述第二十九MOS管(M29)的源极与VSSA连接、栅极与所述第三十MOS管(M30)的栅极连接；所述第三十MOS管(M30)的源极与VSSA连接；所述第三十三MOS管(M33)的源极与VDDA连接、栅极与所述第三十一MOS管(M31)的源极连接、漏极与所述第三十四MOS管(M34)的漏极连接；OUT连接在所述第三十三MOS管(M33)的漏极与所述第三十四MOS管(M34)的漏极之间；所述第三十一MOS管(M31)的栅极与vbpp连接；所述第三十二MOS管(M32)的栅极与vbnn连接、源极与所述第三十四MOS管(M34)的栅极连接；所述第三十四MOS管(M34)的源极与VSSA连接；所述第三电容(C3)连接在所述第二十四MOS管(M24)的漏极与所述第三十三MOS管(M33)的漏极之间；所述第四电容(C4)连接在所述第三十MOS管(M30)的漏极与所述第三十四MOS管(M34)的漏极之间。
8.根据权利要求1-5任一项所述的低压差线性稳压器，其特征在于，所述带隙基准电路(10)包括：第三运算放大器(OPA3)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一PNP三极管(Q1)和第二PNP三极管(Q2)；
所述第二电阻(R2)连接在所述第三运算放大器(OPA3)的反相输入端与输出端之间；所述第三电阻(R3)连接在所述第三运算放大器(OPA3)的正相输入端与输出端之间；所述带隙基准电路(10)的第一参考电压输出端(11)与所述第三运算放大器(OPA3)的输出端连接；所述第四电阻(R4)的一端与所述第三运算放大器(OPA3)的反相输入端连接、另一端与所述第一PNP三极管(Q1)的发射极连接；所述第一PNP三极管(Q1)的基极和集电极短接后接地；第二PNP三极管(Q2)的发射极与所述第三运算放大器(OPA3)的正相输入端连接、基极和集电极短接后接地；所述带隙基准电路(10)的第二参考电压输出端(13)与所述二PNP三极管的发射极连接。
9.根据权利要求1-5任一项所述的低压差线性稳压器，其特征在于，所述带隙基准电路(10)包括：所述带隙基准电路(10)包括第四十一MOS管(M41)、第四十二MOS管(M42)、第四十三MOS管(M43)、第四运算放大器(M44)、第五电阻(R5)、第六电阻(R6)、第三PNP三极管(Q3)、第四PNP三极管(Q4)和第五PNP三极管(Q5)；
其中第四PNP三极管(Q4)由一组八个PNP三极管构成；所述第四十一MOS管(M41)、第四十二MOS管(M42)、第四十三MOS管(M43)为PMOS管；所述四十一MOS管的源极与VDDA连接、漏极与所述第三PNP三极管(Q3)的发射极连接、栅极与所述第四十二MOS管(M42)的栅极连接；所述第四十二MOS管(M42)的源极与VDDA连接、漏极与所述第五电阻(R5)串联后与第四PNP三极管(Q4)的发射极连接；所述第四运算放大器(M44)的输出端连接在所述四十一MOS管的栅极与所述第四十二MOS管(M42)的栅极之间、同相输入端连接在所述四十一MOS管的漏极与所述第三PNP三极管(Q3)的发射极之间、反相输入端连接在所述第四十二MOS管(M42)的漏极与所述第五电阻(R5)之间；所述第三PNP三极管(Q3)的基极和集电极短接后接地；所述第四PNP三极管(Q4)的基极和集电极短接后接地；所述四十三MOS管的源极与VDDA连接、漏极与所述第六电阻(R6)串联后与第五PNP三极管(Q5)的发射极连接、栅极连接在所述四十一MOS管的栅极与所述第四十二MOS管(M42)的栅极之间；所述第五PNP三极管(Q5)的基极和集电极短接后接地；所述带隙基准电路(10)的第一参考电压输出端(11)连接在所述四十三MOS管的漏极与所述第六电阻(R6)之间；所述带隙基准电路(10)的第二参考电压输出端(13)与所述三PNP三极管的发射极连接。
10.根据权利要求1所述的低压差线性稳压器，其特征在于，所述第二MOS管(M2)为一个PMOS管。
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