CN103869873A

CN103869873A - 带隙基准源电路

Info

Publication number: CN103869873A
Application number: CN201210535847.0A
Authority: CN
Inventors: 朱红卫; 刘国军; 唐敏
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-12
Filing date: 2012-12-12
Publication date: 2014-06-18

Abstract

本发明公开了一种带隙基准源电路，第一电阻连接于第一镜像电流支路的输出节点和地之间；第二电阻和第一NPN晶体管连接于第一镜像电流支路的输出节点和地之间，第一NPN晶体管的集电极和基极相连、发射极接地；第二NPN晶体管的集电极和基极都和第二镜像电流支路的输出节点相连、发射极接地；第三电阻连接于第三镜像电流支路的输出节点和地之间；第一和第二镜像电流支路的输出节点分别连接运算放大器的同反相输入端，运算放大器的输出端控制三个镜像电流支路的大小；第三镜像电流支路的输出节点作为参考电压的输出端。本发明能降低工作电压以及降低输出的参考电压，满足集成电路中工作电压越来越小的需求。

Description

带隙基准源电路

技术领域

本发明涉及一种半导体集成电路制造，特别是涉及一种带隙基准源电路。

背景技术

如图1所示，是现有带隙基准源电路图；现有带隙基准源电路包括：NPN晶体管101和102，电阻103、104和105，运算放大器106，运算放大器106的输出端的输出电压Vout作为参考电压。其中NPN晶体管102的发射极面积为NPN晶体管101的发射极面积的N倍，N大于1，NPN晶体管102和NPN晶体管101都连接成二极管形式。由图1可知，电阻105两端的电压分别为V_BEQ1和V_BEQ2，其中V_BEQ1为NPN晶体管101的基极和发射极的电压差，V_BEQ2为NPN晶体管102的基极和发射极的电压差，V_BEQ1和V_BEQ2的差值为ΔVBE。

电阻104两端的电压分别为V_BEQ1和Vout，流过电阻104和105中的电流相等，最后能够得到输出的参考电压Vout为：

Vout=V_BEQ1+ΔVBE×R2/R3。

其中R2为电阻104的电阻大小，R3为电阻105的电阻大小。差值ΔVBE和kT/q成正比而具有正的温度系数，k为玻尔兹曼常数，T是绝对温度，q是电子电荷；VBEQ1为负的温度系数，故能最后使参考电压Vout和温度无关。

但是现有技术缺陷是，输出端的电阻104和105为串联结构，使得最后输出的参考电压值约为1.2V；同时为了要输出1.2V参考电压，所采用的电源电压一般远大于1.2V。随着MOS管的特征尺寸的逐渐缩小，其沟道长度、击穿电压等也随之减小，同时低电压低功耗的技术更符合技术发展的要求，这些都导致低工作电压需求，因此如何得到一种参考电压更低的带隙基准源电路为需要解决的一个课题。

发明内容

本发明所要解决的技术问题是提供一种带隙基准源电路，能降低工作电压以及降低输出的参考电压，满足集成电路中工作电压越来越小的需求。

为解决上述技术问题，本发明提供的带隙基准源电路包括：三个镜像电流支路、三个电阻、两个NPN晶体管和一个运算放大器。所述三个镜像电流支路的电流大小成比例关系，第一NPN晶体管的发射极面积为第二NPN晶体管的发射极面积的N倍，N大于1。第一电阻连接于第一镜像电流支路的输出节点和地之间。第二电阻的第一端和所述第一镜像电流支路的输出节点相连，所述第二电阻的第二端和所述第一NPN晶体管的集电极和基极相连，所述第一NPN晶体管的发射极接地。所述第二NPN晶体管的集电极和基极都和所述第二镜像电流支路的输出节点相连，所述第二NPN晶体管的发射极接地。第三电阻连接于第三镜像电流支路的输出节点和地之间。所述第一镜像电流支路的输出节点连接所述运算放大器的同相输入端，所述第二镜像电流支路的输出节点连接所述运算放大器的反相输入端，所述运算放大器的输出端控制所述三个镜像电流支路的大小；所述第三镜像电流支路的输出节点作为参考电压的输出端。

进一步的改进是，所述第一镜像电流支路由第一PMOS管组成，所述第二镜像电流支路由第二PMOS管组成，所述第三镜像电流支路由第三PMOS管组成；所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极都接工作电压，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极都接所述运算放大器的输出端，所述第一PMOS管的漏极为所述第一镜像电流支路的输出节点，所述第二PMOS管的漏极为所述第二镜像电流支路的输出节点，所述第三PMOS管的漏极为所述第三镜像电流支路的输出节点。

进一步的改进是，所述第一镜像电流支路、所述第二镜像电流支路和所述三个镜像电流支路的电流大小比例为2:1:2。

进一步的改进是，所述第一镜像电流支路的流过所述第一电阻的第一分支电流和流过所述第二电阻和所述第一NPN晶体管的第二分支电流的大小比值为1:1。

进一步的改进是，通过调节所述第三电阻和所述第一电阻的比值调节所述参考电压的大小。

本发明带隙基准源电路的参考电压输出端的电阻为并联连接方式，相对于现有技术中的输出端的电阻为串联连接方式，本发明能够实现在低电源电压下参考电压的输出，能降低工作电压以及降低输出的参考电压，满足集成电路中工作电压越来越小的需求；本发明还能通过调整电阻值实现需要大小的参考电压输出同时使电路的特性参数的不稳定性得以抵消，从而能够提高参考电压的质量。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明:

图1是现有带隙基准源电路图；

图2是本发明实施例带隙基准源电路图。

具体实施方式

如图2所示，是本发明实施例带隙基准源电路图。本发明实施例带隙基准源电路包括：三个镜像电流支路、三个电阻、两个NPN晶体管和一个运算放大器AMP。第一镜像电流支路由第一PMOS管M1组成，第二镜像电流支路由第二PMOS管M2组成，所述第三镜像电流支路由第三PMOS管M3组成。三个电阻分别为第一电阻R1、第二电阻R2和第三电阻R3，两个NPN晶体管分别为第一NPN晶体管Q1和第二NPN晶体管Q2。

所述三个镜像电流支路的电流大小成比例关系，所述第一镜像电流支路的电流I₁、所述第二镜像电流支路的电流I₂和所述三个镜像电流支路的电流I₃的大小比例为2:1:2。

所述第一NPN晶体管Q1的发射极面积为所述第二NPN晶体管Q2的发射极面积的N倍，N大于1。

所述第一PMOS管M1、所述第二PMOS管M2和所述第三PMOS管M3的源极都接工作电压VCC，所述第一PMOS管M1的漏极为所述第一镜像电流支路的输出节点，所述第二PMOS管M2的漏极为所述第二镜像电流支路的输出节点，所述第三PMOS管M3的漏极为所述第三镜像电流支路的输出节点。所述第一PMOS管M1、所述第二PMOS管M2和所述第三PMOS管M3的栅极都接所述运算放大器AMP的输出端Vopout。

所述第一电阻R1连接于第一镜像电流支路的输出节点和地GND之间。

第二电阻R2的第一端和所述第一镜像电流支路的输出节点即所述第一PMOS管M1的漏极相连；所述第二电阻R2的第二端和所述第一NPN晶体管Q1的集电极和基极相连，所述第一NPN晶体管Q1的发射极接地GND。

所述第一镜像电流支路的流过所述第一电阻R1的第一分支电流I_R1和流过所述第二电阻R2和所述第一NPN晶体管Q1的第二分支电流I_R2的大小比值为1:1。

所述第二NPN晶体管Q2的集电极和基极都和所述第二镜像电流支路的输出节点即所述第二PMOS管M2的漏极相连，所述第二NPN晶体管Q2的发射极接地GND。

所述第三电阻R3连接于所述第三镜像电流支路的输出节点即所述第三PMOS管M3的漏极和地GND之间。所述第一镜像电流支路的输出节点连接所述运算放大器AMP的同相输入端V+，所述第二镜像电流支路的输出节点连接所述运算放大器AMP的反相输入端V-，所述运算放大器AMP的输出端控制所述三个镜像电流支路的大小；所述第三镜像电流支路的输出节点作为参考电压V_ref的输出端。本发明实施例能通过调节所述第三电阻R3和所述第一电阻R1的比值调节所述参考电压V_ref的大小。

本发明实施例中的参考电压V_ref根据如下方法推导：

I₁＝I_R1+I_R2 （1）

I_R1＝I_R2＝I₂ （2）

I₃＝I₁＝I_R1+I_R2 （3）

所以：

V_{ref} = R_{3} \times I_{3} = R_{3} \times (I_{R 1} + I_{R 2}) - - - (4)

= R_{3} {\frac{V_{BEQ 2}}{R_{1}} + \frac{(V_{BEQ 2} - V_{BEQ 1})}{R 2}} - - - (5)

= R_{3} {\frac{V_{BEQ 2}}{R_{1}} + \frac{(V_{T} \ln N)}{R_{2}}} - - - (6)

= \frac{R_{3}}{R_{1}} {V_{BEQ 2} + \frac{R_{1} (V_{T} \ln N)}{R_{2}}} - - - (7)

上述公式中，R₁、R₂和R₃分别为所述第一电阻R1、所述第二电阻R2和所述第三电阻R3的电阻值，V_BEQ1、V_BEQ2分别为所述第一NPN晶体管Q1、所述第二NPN晶体管Q2的基极和发射极之间的电压，V_T为kT/q。由公式（7）可知，大括号内的部分和现有技术得到的参考电压相当，V_BEQ2和V_T分别具有负的温度系数和正的温度系数，故能得到和温度无关的参考电压V_ref；在大括号外部还包括了系数R₃/R₁,所述参考电压V_ref的大小还和所述第三电阻R3和所述第一电阻R1的比值有关。所以，本发明实施例通过适当选取电阻R₁,R₂,R₃的数值就能得到在现有技术中的参考电压输出值基础上乘以一个电阻比例系数的参考电压值，所以能得到一个低于现有技术的1.2V输出的参考电压值，从而可采用较低的工作电源电压及输出电压值满足低压工作的要求。通过仿真可以得到：本发明实施例的最小工作电压能够达到1V，能远低于现有技术的2.8V；而本发明实施例的输出的参考电压能够达到0.8V，低于现有技术的1.2V。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种带隙基准源电路,其特征在于,包括：三个镜像电流支路、三个电阻、两个NPN晶体管和一个运算放大器；

所述三个镜像电流支路的电流大小成比例关系，第一NPN晶体管的发射极面积为第二NPN晶体管的发射极面积的N倍，N大于1；

第一电阻连接于第一镜像电流支路的输出节点和地之间；

第二电阻的第一端和所述第一镜像电流支路的输出节点相连，所述第二电阻的第二端和所述第一NPN晶体管的集电极和基极相连，所述第一NPN晶体管的发射极接地；

所述第二NPN晶体管的集电极和基极都和所述第二镜像电流支路的输出节点相连，所述第二NPN晶体管的发射极接地；

第三电阻连接于第三镜像电流支路的输出节点和地之间；

所述第一镜像电流支路的输出节点连接所述运算放大器的同相输入端，所述第二镜像电流支路的输出节点连接所述运算放大器的反相输入端，所述运算放大器的输出端控制所述三个镜像电流支路的大小；所述第三镜像电流支路的输出节点作为参考电压的输出端。

2.如权利要求1所述带隙基准源电路，其特征在于：所述第一镜像电流支路由第一PMOS管组成，所述第二镜像电流支路由第二PMOS管组成，所述第三镜像电流支路由第三PMOS管组成；所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极都接工作电压，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极都接所述运算放大器的输出端，所述第一PMOS管的漏极为所述第一镜像电流支路的输出节点，所述第二PMOS管的漏极为所述第二镜像电流支路的输出节点，所述第三PMOS管的漏极为所述第三镜像电流支路的输出节点。

3.如权利要求1或2所述带隙基准源电路，其特征在于：所述第一镜像电流支路、所述第二镜像电流支路和所述三个镜像电流支路的电流大小比例为2:1:2。

4.如权利要求3所述带隙基准源电路，其特征在于：所述第一镜像电流支路的流过所述第一电阻的第一分支电流和流过所述第二电阻和所述第一NPN晶体管的第二分支电流的大小比值为1:1。

5.如权利要求1所述带隙基准源电路，其特征在于：通过调节所述第三电阻和所述第一电阻的比值调节所述参考电压的大小。