CN111192826B - 双势垒沟槽外延高压pin芯片及其制造方法 - Google Patents
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Abstract
本发明供一种双势垒沟槽外延高压PIN芯片及其制造方法，包括以下步骤：对N型衬底的N型外延层进行刻蚀处理，使N型外延层表面形成若干第一沟槽；对第一沟槽进行P型离子注入，形成P型注入区；对N型外延层进行刻蚀处理，使N型外延层表面形成若干第二沟槽；进行P型外延的在第一、第二沟槽上进行P型外延沉积；去除第一、二沟槽外部的P型外延；对第一沟槽内的P型外延进行P型离子注入，形成P型离子注入区；在第一、二沟槽的间隙表面沉积介质层；在第一、二沟槽表面沉积一层过渡层，并在过渡层表面沉积金属层，经退火处理；沉积正面、背面金属层。由此制造方法获得的PIN芯片导通压降为0.6V左右，反向击穿电压达到1200V及以上。
Description
技术领域
本发明属于PIN二极管技术领域，尤其涉及一种双势垒沟槽外延高压PIN芯片及其制造方法。
背景技术
功率二极管是电路系统的关键部件，在高频逆变器、数码产品、发电机、电视机等民用产品和卫星接收装置、导弹及飞机等各种先进武器控制系统和仪器仪表设备的军用场合具有广泛应用。功率二极管正向着两个重要方向拓展：
(1)向几千万乃至上万安培发展，可应用于高温电弧风洞、电阻焊机等场合；
(2)反向恢复时间越来越短，呈现向超快、超软、超耐用方向发展，使自身不仅用于整流场合，在各种开关电路中有着不同作用。为了满足低功耗、高频、高温、小型化等应用要求对其的耐压、导通电阻、开启压降、反向恢复特性、高温特性等越来越高。
通常应用的有普通整流二极管、肖特基二极管、PIN二极管。它们相互比较各有特点：肖特基整流管具有较低的通态压降，较大的漏电流，反向恢复时间几乎为零。
常规PIN二极管的制造方法如下：
使用N型衬底/N型外延，在硅片表面使用外延或离子注入的方法形成P型外延或注入层，具体如图1所示；
随后在硅片表面和背面制备金属层，形成电极，具体如图2所示。但是目前这种方法获得的PIN二极管的压降在1.2V左右，击穿电压在900V～1000V，远不能满足器件小型化对耐压、导通电阻、开启压降、反向恢复特性等的要求。
发明内容
本发明的目的在于提供一种双势垒沟槽外延高压PIN芯片的制造方法，旨在解决现有PIN二极管压降过高、击穿电压过低，不能满足器件小型化对具有更加优异的压降、击穿电压需求等的问题。
进一步地，本发明还提供一种由上述方法获得的双势垒沟槽外延高压PIN芯片。
本发明是这样实现的：
一种双势垒沟槽外延高压PIN芯片的制造方法，包括以下步骤：
步骤S01.提供包括N型外延层的N型衬底；
步骤S02.对N型外延层表面进行刻蚀处理，使得N型外延层表面形成若干具有间距的第一沟槽；
步骤S03.对所述第一沟槽底部进行P型离子注入，使得所述第一沟槽底部形成P型注入区；
步骤S04.对N型外延层表面进行刻蚀处理，使得N型外延层表面形成若干具有间距的第二沟槽；
步骤S05.对步骤S04得到的半成品进行P型外延的沉积处理，使得P型外延沉积填充于第一沟槽、第二沟槽中；
步骤S06.干法刻蚀去除第一沟槽、第二沟槽外部的P型外延，保留第一沟槽、第二沟槽内的P型外延；
步骤S07.对第一沟槽内的P型外延进行P型离子注入，使得第一沟槽中的P型外延上形成P型离子注入区；
步骤S08.在第一沟槽和第二沟槽的间隙表面沉积形成介质层；
步骤S09.在第一沟槽和第二沟槽表面沉积填充一层过渡层，并在过渡层表面沉积一层金属层，使得金属层填满第一沟槽和第二沟槽，经退火处理；
步骤S10.沉积形成正面金属层和背面金属层。
以及，一种双势垒沟槽外延高压PIN芯片，该双势垒沟槽外延高压PIN芯片由如上的制造方法获得。
本发明的有益效果如下：
相对于现有技术，本发明提供的双势垒沟槽外延高压PIN芯片的制造方法，具有工艺简单、加工精度高等特点，获得的双势垒沟槽外延高压PIN芯片导通压降为0.6V左右，反向击穿电压达到1200V及以上。
本发明提供的双势垒沟槽外延高压PIN芯片，由于是采用上述的制造方法制造得到，其导通压降达到0.6V左右，并且反向击穿电压达到1200V以上，使得双势垒沟槽外延高压PIN芯片具有更长的使用寿命。
附图说明
为了更清楚地说明本发明施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是常规PIN二极管的制造方法形成P型外延或注入层的示意图；
图2是常规PIN二极管的制造方法形成正面金属层和背面金属层的示意图；
图3是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S02形成第一沟槽的示意图；
图4是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S03在第一沟槽底部进行P型离子注入形成P型注入区的示意图；
图5是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S04形成第二沟槽的示意图；
图6是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S05在第一沟槽、第二沟槽上形成P型外延的示意图；
图7是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S06采用干法刻蚀去除P型外延的示意图；
图8是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S07在第一沟槽的P型外延进行P型离子注入形成P型离子注入区的示意图；
图9是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S08制备介质层的示意图；
图10是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S09在第一沟槽、第二沟槽上沉积形成过渡层、金属层的示意图；
图11是本发明提供的双势垒沟槽外延高压PIN芯片的制造方法步骤S10形成正面金属层、背面金属层的示意图；
其中，1-N型衬底；2-N型外延层，21-第一沟槽，22-第二沟槽；3-P型注入区；4-P型外延；5-P型离子注入区；6-介质层；7-过渡层；8-金属层；9-正面金属层；10-背面金属层。
具体实施方式
为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明一方面提供一种双势垒沟槽外延高压PIN芯片的制造方法。
请参阅图3～11，该双势垒沟槽外延高压PIN芯片的制造方法包括以下步骤：
步骤S01.提供包括N型外延层2的N型衬底1，图略；
步骤S02.对N型外延层2表面进行刻蚀处理，使得N型外延层2表面形成若干具有间距的第一沟槽21，具体详见图3；
步骤S03.对所述第一沟槽21底部进行P型离子注入，使得第一沟槽21底部形成P型注入区3，具体详见图4；
步骤S04.对N型外延层2表面进行刻蚀处理，使得N型外延层2表面形成若干具有间距的第二沟槽22，具体详见图5；
步骤S05.对步骤S04得到的半成品进行P型外延的沉积处理，使得P型外延4沉积填充于第一沟槽21、第二沟槽22中，具体详见图6；
步骤S06.干法刻蚀去除第一沟槽21、第二沟槽22外部的P型外延4，保留第一沟槽21、第二沟槽22内的P型外延4，具体详见图7；
步骤S07.对第一沟槽21内的P型外延4进行P型离子注入，使得第一沟槽21中的P型外延4上形成P型离子注入区5，具体详见图8；
步骤S08.在第一沟槽21和第二沟槽22的间隙表面沉积形成介质层6，具体详见图9；
步骤S09.在第一沟槽21和第二沟槽22表面沉积填充一层过渡层7，并在过渡层7表面沉积一层金属层8，使得金属层8填满第一沟槽21和第二沟槽22，经退火处理，具体详见图10；
步骤S10.沉积形成正面金属层9和背面金属层10，具体详见图11。
下面对上述制造方法做详细的解释说明：
本发明涉及的N型衬底1应当清洁干燥，并且其上的N型外延层2也应当清洁干燥，避免后续加工过程中因为残留杂质或者污渍而导致加工效果差。N型衬底1的厚度可以在500μm左右，避免在加工过程中发生翘曲。N型外延层2为在N型衬底1形成的一层材料层，其厚度为90～110μm。
步骤S02中，对N型外延层2进行刻蚀处理获得第一沟槽21时，具体是先淀积一层二氧化硅，再于二氧化硅表面涂布光刻胶，对光刻胶进行曝光显影，形成第一沟槽21的图案，对二氧化硅进行刻蚀处理，同时去除光刻胶，并在N型外延层2的表面进行刻蚀处理，由此在N型外延层2的表面刻蚀出若干宽度为T1、深度为T2的第一沟槽21，最后剥离N型外延层2表面的二氧化硅。
步骤S03中，P型离子注入处理为硼的注入，其注入能量为50～100keV，注入剂量为3E15～6E15。等离子去除光刻胶过程为：等离子辉光；120℃的硫酸和双氧水的混合液中浸泡；并采用标准1号清洗液清洗。
步骤S04中，对N型外延层2进行刻蚀处理获得第二沟槽22时，具体是先淀积一层二氧化硅，再于二氧化硅表面涂布光刻胶，对光刻胶进行曝光显影，形成第二沟槽22的图案，对二氧化硅进行刻蚀处理，同时去除光刻胶，在N型外延层2的表面进行刻蚀处理，由此在N型外延层2的表面刻蚀出若干宽度为T3、深度为T4的第二沟槽22，最后剥离N型外延层2表面的二氧化硅。
优选地，第一沟槽21的宽度T1、深度T2与第二沟槽22的宽度T3、深度T4应满足：T3大于2倍T1，T2＝(3.0～4.0)T4，且1/3T1＜T4＜1/2T1。第二沟槽22的深度T4太深，反向时影响第一沟槽21P柱的耗尽，大于这个值漏电流会增大，导致耐压在500V以内；T4太浅在低压耗尽时，肖特基势类保护不了阳极就被反向电压提前击穿。
步骤S05中，直接进行P型外延的沉积处理，使得P型外延4沉积填充于第一沟槽21、第二沟槽22上，并延伸至N型外延层2的上表面，确保P型外延4填充不留缝隙。
步骤S06中，干法刻蚀可以使得P型外延4的上表面与N型外延2的上表面齐平，获得平整的表面。使用的干法刻蚀为常规的工艺，在此不再展开赘述。
步骤S07中，对沉积于第一沟槽21上的P型外延4进行P型离子注入，使得第一沟槽21中的P型外延4中形成P型离子注入区。
步骤S08中，在N型外延层3、P型外延4的上表面沉积形成介质层6，随后对介质层6进行刻蚀处理，使得P型外延4和P型离子注入区5露出，以便于进行欧姆接触和肖特基接触的制作。
优选地，介质层6的材料为硼磷硅玻璃(BPSG)。
上述步骤S09中，在外露的N型外延层3和P型外延4表面沉积一层过渡层7，使得外露的N型外延层3和P型外延4的表面平整，以使得后续金属层8沉积时有良好的接触。
随后在N型外延层3对应的过渡层7表面沉积填充金属层8，使得金属层8、过渡层7与P型离子注入区5之间形成欧姆接触；而在P型外延4对应的过渡层7表面沉积填充金属层8，使得金属层8、过渡层7与P型外延4之间形成肖特基接触。
金属层8沉积结束，进行退火处理，使得各个层之间的结合力得到增强。所述退火处理为在保护气氛下，700～900℃中保温30～60s。其中保护气氛可以是氮气，或者氩气。
优选地，过渡层7由氮化钛层和钛层组成，材料为氮化钛(NTi)和钛(Ti)。
优选地，所述过渡层7中钛层的厚度为800A-1000A，氮化钛层的厚度为300A-500A。
优选地，金属层8为钨。金属层8填充的高度应当与介质层6的高度齐平，以确保后续正面金属层9可以实现良好的沉积。
步骤S10中，正面金属层9的沉积是在介质层6的上表面、金属层8的上表面沉积一层金属，该金属即称为正面金属层9，其作为正面电极用。而背面金属层10则是在N型衬底1的表面沉积形成一层金属层，该金属层即为背面金属层10，其作为背面电极用。
优选地，正面金属层9的材料为铝，背面金属层10的材料为钛、镍、银中的至少一种。
本发明的双势垒沟槽外延高压PIN芯片的制造方法具有工艺简单、加工精度高等特点，获得的双势垒沟槽外延高压PIN芯片导通压降为0.6V左右，反向击穿电压达到1200V及以上。
基于上述的制造方法，另一方面，本发明还提供一种双势垒沟槽外延高压PIN芯片。该双势垒沟槽外延高压PIN芯片采用上述的方法制造，其导通压降达到0.6V左右，并且反向击穿电压达到1200V以上，使得双势垒沟槽外延高压PIN芯片具有更长的使用寿命。
为了更好的说明本发明的技术方案，下面结合具体实施例进行说明。
实施例1
请参阅图3～11，本实施例1提供一种双势垒沟槽外延高压PIN芯片的制造方法，具体包括以下步骤：
(1).提供包含N型外延层2的N型衬底1，其中N型衬底1的电阻率为0.07Ω/cm，厚度为500μm，晶向为100，掺杂磷；N型外延层2的电阻率为15Ω/cm，厚度为90μm，晶向为100，掺杂磷。
(2).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为7000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为5000A的光刻胶，并采用I线进行曝光处理，同时显影100s，形成第一沟槽21的图案区域，刻蚀处理二氧化硅层，刻蚀深度为7000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第一沟槽21的刻蚀处理，使得第一沟槽21的宽度T1为2.5μm，深度T2为3μm；在获得的第一沟槽21底部进行P型离子的注入，即进行硼的注入，注入能量为80keV、注入剂量为3E15，P型离子注入后，剥离N型外延层2表面的二氧化硅层，得到P型注入区3，具体详见图3、4。
(3).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为3000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为7000A的光刻胶，并采用G线进行曝光处理，同时显影100s；形成第二沟槽22的图案区域，可是处理二氧化硅层，刻蚀深度为3000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第二沟槽22的刻蚀处理，使得第二沟槽的宽度T3为5.5μm，深度T4为1μm，具体如图5所示。
(4).在第一沟槽21和第二沟槽22中进行P型外延的沉积处理，使得P型外延4充满于第一沟槽21和第二沟槽22中，P型外延4的表面电阻为1.2Ω/cm，掺杂磷，晶向为100，对P型外延4进行回刻处理，使得P型外延4与N型外延2的表面齐平，仅保留P型外延4在第一沟槽21、第二沟槽22内的部分，具体详见图6、7。
(5).光刻胶涂布在P型外延4、N型外延2的表面，厚度为5000A，采用I线曝光，显影100s，使得第一沟槽21表面的光刻胶发生曝光显影，对第一沟槽21中的P型外延4进行硼注入，注入能量为50keV，注入剂量为6E15，去除光刻胶，得到如图8所述的P型离子注入区5。
(6).淀积硼磷硅玻璃，并在硼磷硅玻璃表面涂布9000A的光刻胶，G线曝光，显影100s，进行接触孔的刻蚀，使得第一沟槽21、第二沟槽22正上方的硼磷硅玻璃被去除，清洗去除光刻胶，得到硼磷硅玻璃介质层6，厚度为10000A，具体如图9所示。
(7).在第一沟槽21、第二沟槽22正上方沉积一层厚度为800A的钛层，并在钛层上沉积一层厚度为500A的氮化钛层，在氮气氛围下，800℃退火30s，由钛层和氮化钛层形成过渡层7，在过渡层7表面淀积金属钨，回刻，使得金属钨与介质层6齐平，800℃下退火30s，得到钨金属层8；在钨金属层8表面沉积一层铝层，形成正面金属层9，正面金属层9的厚度为4μm，对正面金属层进行贴膜处理，N型衬底1减薄到100μm，去除正面的贴膜，在N型衬底1表面蒸镀背面金属层，先是蒸镀一层厚度为1000A的钛金属层，再于钛金属层表面蒸镀一层厚度为2000A的镍金属层，最后于镍金属层表面蒸镀一层厚度为10000A的银层，由钛金属层、镍金属层及银层构成背面金属层10，具体详见图10、11所示。
对获得的双势垒沟槽外延高压PIN芯片进行导通压降和反向击穿电压的测试，其中导通压降采用恒流稳压直流电流方法测试，反向击穿电压采用恒流稳压直流电流图示仪，测得导通压降为0.6V，反向击穿电压为1203V。
实施例2
请参阅图3～11，本实施例2提供一种双势垒沟槽外延高压PIN芯片的制造方法，具体包括以下步骤：
(1).提供包含N型外延层2的N型衬底1，其中N型衬底1的电阻率为0.07Ω/cm，厚度为600μm，晶向为100，掺杂磷；N型外延层2的电阻率为15Ω/cm，厚度为90μm，晶向为100，掺杂磷。
(2).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为7000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为5000A的光刻胶，并采用I线进行曝光处理，同时显影100s，形成第一沟槽21的图案区域，刻蚀处理二氧化硅层，刻蚀深度为7000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第一沟槽21的刻蚀处理，使得第一沟槽21的宽度T1为3μm，深度T2为2.9μm；在获得的第一沟槽21底部进行P型离子的注入，即进行硼的注入，注入能量为80keV、注入剂量为3E15，P型离子注入后，剥离N型外延层2表面的二氧化硅层，得到P型注入区3，具体详见图3、4。
(3).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为3000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为7000A的光刻胶，并采用G线进行曝光处理，同时显影100s；形成第二沟槽22的图案区域，可是处理二氧化硅层，刻蚀深度为3000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第二沟槽22的刻蚀处理，使得第二沟槽的宽度T3为6.5μm，深度T4为0.85μm，具体如图5所示。
(4).在第一沟槽21和第二沟槽22中进行P型外延的沉积处理，使得P型外延4充满于第一沟槽21和第二沟槽22中，P型外延4的表面电阻为1.2Ω/cm，掺杂磷，晶向为100，对P型外延4进行回刻处理，使得P型外延4与N型外延2的表面齐平，仅保留P型外延4在第一沟槽21、第二沟槽22内的部分，具体详见图6、7。
(5).光刻胶涂布在P型外延4、N型外延2的表面，厚度为5000A，采用I线曝光，显影100s，使得第一沟槽21表面的光刻胶发生曝光显影，对第一沟槽21中的P型外延4进行硼注入，注入能量为50keV，注入剂量为6E15，去除光刻胶，得到如图8所述的P型离子注入区5。
(6).淀积硼磷硅玻璃，并在硼磷硅玻璃表面涂布9000A的光刻胶，G线曝光，显影100s，进行接触孔的刻蚀，使得第一沟槽21、第二沟槽22正上方的硼磷硅玻璃被去除，清洗去除光刻胶，得到硼磷硅玻璃介质层6，厚度为10000A，具体如图9所示。
(7).在第一沟槽21、第二沟槽22正上方沉积一层厚度为900A的钛层，并在钛层上沉积一层厚度为450A的氮化钛层，在氮气氛围下，900℃退火30s，由钛层和氮化钛层形成过渡层7，在过渡层7表面淀积金属钨，回刻，使得金属钨与介质层6齐平，900℃下退火30s，得到钨金属层8；在钨金属层8表面沉积一层铝层，形成正面金属层9，正面金属层9的厚度为4μm，对正面金属层进行贴膜处理，N型衬底1减薄到100μm，去除正面的贴膜，在N型衬底1表面蒸镀背面金属层，先是蒸镀一层厚度为1000A的钛金属层，再于钛金属层表面蒸镀一层厚度为2000A的镍金属层，最后于镍金属层表面蒸镀一层厚度为10000A的银层，由钛金属层、镍金属层及银层构成背面金属层10，具体详见图10、11所示。
对获得的双势垒沟槽外延高压PIN芯片进行导通压降和反向击穿电压的测试，其中导通压降采用恒流稳压直流电流方法测试，反向击穿电压采用恒流稳压直流电流图示仪，测得导通压降为0.68V，反向击穿电压为1247V。
实施例3
请参阅图3～11，本实施例3提供一种双势垒沟槽外延高压PIN芯片的制造方法，具体包括以下步骤：
(1).提供包含N型外延层2的N型衬底1，其中N型衬底1的电阻率为0.07Ω/cm，厚度为550μm，晶向为100，掺杂磷；N型外延层2的电阻率为15Ω/cm，厚度为90μm，晶向为100，掺杂磷。
(2).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为7000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为5000A的光刻胶，并采用I线进行曝光处理，同时显影100s，形成第一沟槽21的图案区域，刻蚀处理二氧化硅层，刻蚀深度为7000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第一沟槽21的刻蚀处理，使得第一沟槽21的宽度T1为2.5μm，深度T2为3μm；在获得的第一沟槽21底部进行P型离子的注入，即进行硼的注入，注入能量为80keV、注入剂量为3E15，P型离子注入后，剥离N型外延层2表面的二氧化硅层，得到P型注入区3，具体详见图3、4。
(3).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为3000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为7000A的光刻胶，并采用G线进行曝光处理，同时显影100s；形成第二沟槽22的图案区域，可是处理二氧化硅层，刻蚀深度为3000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第二沟槽22的刻蚀处理，使得第二沟槽的宽度T3为5.5μm，深度T4为1μm，具体如图5所示。
(4).在第一沟槽21和第二沟槽22中进行P型外延的沉积处理，使得P型外延4充满于第一沟槽21和第二沟槽22中，P型外延4的表面电阻为1.2Ω/cm，掺杂磷，晶向为100，对P型外延4进行回刻处理，使得P型外延4与N型外延2的表面齐平，仅保留P型外延4在第一沟槽21、第二沟槽22内的部分，具体详见图6、7。
(5).光刻胶涂布在P型外延4、N型外延2的表面，厚度为5000A，采用I线曝光，显影100s，使得第一沟槽21表面的光刻胶发生曝光显影，对第一沟槽21中的P型外延4进行硼注入，注入能量为50keV，注入剂量为6E15，去除光刻胶，得到如图8所述的P型离子注入区5。
(6).淀积硼磷硅玻璃，并在硼磷硅玻璃表面涂布9000A的光刻胶，G线曝光，显影100s，进行接触孔的刻蚀，使得第一沟槽21、第二沟槽22正上方的硼磷硅玻璃被去除，清洗去除光刻胶，得到硼磷硅玻璃介质层6，厚度为10000A，具体如图9所示。
(7).在第一沟槽21、第二沟槽22正上方沉积一层厚度为1000A的钛层，并在钛层上沉积一层厚度为300A的氮化钛层，在氮气氛围下，700℃退火60s，由钛层和氮化钛层形成过渡层7，在过渡层7表面淀积金属钨，回刻，使得金属钨与介质层6齐平，800℃下退火30s，得到钨金属层8；在钨金属层8表面沉积一层铝层，形成正面金属层9，正面金属层9的厚度为4μm，对正面金属层进行贴膜处理，N型衬底1减薄到100μm，去除正面的贴膜，在N型衬底1表面蒸镀背面金属层，先是蒸镀一层厚度为1000A的钛金属层，再于钛金属层表面蒸镀一层厚度为2000A的镍金属层，最后于镍金属层表面蒸镀一层厚度为10000A的银层，由钛金属层、镍金属层及银层构成背面金属层10，具体详见图10、11所示。
对获得的双势垒沟槽外延高压PIN芯片进行导通压降和反向击穿电压的测试，其中导通压降采用恒流稳压直流电流方法测试，反向击穿电压采用恒流稳压直流电流图示仪，测得导通压降为0.54V，反向击穿电压为1208V。
实施例4
请参阅图3～11，本实施例4提供一种双势垒沟槽外延高压PIN芯片的制造方法，具体包括以下步骤：
(1).提供包含N型外延层2的N型衬底1，其中N型衬底1的电阻率为0.07Ω/cm，厚度为550μm，晶向为100，掺杂磷；N型外延层2的电阻率为15Ω/cm，厚度为90μm，晶向为100，掺杂磷。
(2).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为7000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为5000A的光刻胶，并采用I线进行曝光处理，同时显影100s，形成第一沟槽21的图案区域，刻蚀处理二氧化硅层，刻蚀深度为7000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第一沟槽21的刻蚀处理，使得第一沟槽21的宽度T1为2.5μm，深度T2为3.0μm；在获得的第一沟槽21底部进行P型离子的注入，即进行硼的注入，注入能量为80keV、注入剂量为3E15，P型离子注入后，剥离N型外延层2表面的二氧化硅层，得到P型注入区3，具体详见图3、4。
(3).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为3000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为7000A的光刻胶，并采用G线进行曝光处理，同时显影100s；形成第二沟槽22的图案区域，可是处理二氧化硅层，刻蚀深度为3000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第二沟槽22的刻蚀处理，使得第二沟槽的宽度T3为6.0μm，深度T4为1.0μm，具体如图5所示。
(4).在第一沟槽21和第二沟槽22中进行P型外延的沉积处理，使得P型外延4充满于第一沟槽21和第二沟槽22中，P型外延4的表面电阻为1.2Ω/cm，掺杂磷，晶向为100，对P型外延4进行回刻处理，使得P型外延4与N型外延2的表面齐平，仅保留P型外延4在第一沟槽21、第二沟槽22内的部分，具体详见图6、7。
(5).光刻胶涂布在P型外延4、N型外延2的表面，厚度为5000A，采用I线曝光，显影100s，使得第一沟槽21表面的光刻胶发生曝光显影，对第一沟槽21中的P型外延4进行硼注入，注入能量为50keV，注入剂量为6E15，去除光刻胶，得到如图8所述的P型离子注入区5。
(6).淀积硼磷硅玻璃，并在硼磷硅玻璃表面涂布9000A的光刻胶，G线曝光，显影100s，进行接触孔的刻蚀，使得第一沟槽21、第二沟槽22正上方的硼磷硅玻璃被去除，清洗去除光刻胶，得到硼磷硅玻璃介质层6，厚度为10000A，具体如图9所示。
(7).在第一沟槽21、第二沟槽22正上方沉积一层厚度为1000A的钛层，并在钛层上沉积一层厚度为300A的氮化钛层，在氮气氛围下，700℃退火60s，由钛层和氮化钛层形成过渡层7，在过渡层7表面淀积金属钨，回刻，使得金属钨与介质层6齐平，800℃下退火30s，得到钨金属层8；在钨金属层8表面沉积一层铝层，形成正面金属层9，正面金属层9的厚度为4μm，对正面金属层进行贴膜处理，N型衬底1减薄到100μm，去除正面的贴膜，在N型衬底1表面蒸镀背面金属层，先是蒸镀一层厚度为1000A的钛金属层，再于钛金属层表面蒸镀一层厚度为2000A的镍金属层，最后于镍金属层表面蒸镀一层厚度为10000A的银层，由钛金属层、镍金属层及银层构成背面金属层10，具体详见图10、11所示。
对获得的双势垒沟槽外延高压PIN芯片进行导通压降和反向击穿电压的测试，其中导通压降采用恒流稳压直流电流方法测试，反向击穿电压采用恒流稳压直流电流图示仪，测得导通压降为0.58V，反向击穿电压为1211V。
实施例5
请参阅图3～11，本实施例5提供一种双势垒沟槽外延高压PIN芯片的制造方法，具体包括以下步骤：
(1).提供包含N型外延层2的N型衬底1，其中N型衬底1的电阻率为0.07Ω/cm，厚度为550μm，晶向为100，掺杂磷；N型外延层2的电阻率为15Ω/cm，厚度为90μm，晶向为100，掺杂磷。
(2).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为7000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为5000A的光刻胶，并采用I线进行曝光处理，同时显影100s，形成第一沟槽21的图案区域，刻蚀处理二氧化硅层，刻蚀深度为7000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第一沟槽21的刻蚀处理，使得第一沟槽21的宽度T1为2.5μm，深度T2为4.0μm；在获得的第一沟槽21底部进行P型离子的注入，即进行硼的注入，注入能量为80keV、注入剂量为3E15，P型离子注入后，剥离N型外延层2表面的二氧化硅层，得到P型注入区3，具体详见图3、4。
(3).在N型外延层2表面进行二氧化硅的淀积处理，形成厚度为3000A的二氧化硅层，随后在二氧化硅层表面涂布厚度为7000A的光刻胶，并采用G线进行曝光处理，同时显影100s；形成第二沟槽22的图案区域，可是处理二氧化硅层，刻蚀深度为3000A，同时N型外延层2表面的刻蚀深度小于300A，去除二氧化硅层表面的光刻胶，进行第二沟槽22的刻蚀处理，使得第二沟槽的宽度T3为6.0μm，深度T4为1.0μm，具体如图5所示。
(4).在第一沟槽21和第二沟槽22中进行P型外延的沉积处理，使得P型外延4充满于第一沟槽21和第二沟槽22中，P型外延4的表面电阻为1.2Ω/cm，掺杂磷，晶向为100，对P型外延4进行回刻处理，使得P型外延4与N型外延2的表面齐平，仅保留P型外延4在第一沟槽21、第二沟槽22内的部分，具体详见图6、7。
(5).光刻胶涂布在P型外延4、N型外延2的表面，厚度为5000A，采用I线曝光，显影100s，使得第一沟槽21表面的光刻胶发生曝光显影，对第一沟槽21中的P型外延4进行硼注入，注入能量为50keV，注入剂量为6E15，去除光刻胶，得到如图8所述的P型离子注入区5。
(6).淀积硼磷硅玻璃，并在硼磷硅玻璃表面涂布9000A的光刻胶，G线曝光，显影100s，进行接触孔的刻蚀，使得第一沟槽21、第二沟槽22正上方的硼磷硅玻璃被去除，清洗去除光刻胶，得到硼磷硅玻璃介质层6，厚度为10000A，具体如图9所示。
(7).在第一沟槽21、第二沟槽22正上方沉积一层厚度为1000A的钛层，并在钛层上沉积一层厚度为300A的氮化钛层，在氮气氛围下，700℃退火60s，由钛层和氮化钛层形成过渡层7，在过渡层7表面淀积金属钨，回刻，使得金属钨与介质层6齐平，800℃下退火30s，得到钨金属层8；在钨金属层8表面沉积一层铝层，形成正面金属层9，正面金属层9的厚度为4μm，对正面金属层进行贴膜处理，N型衬底1减薄到100μm，去除正面的贴膜，在N型衬底1表面蒸镀背面金属层，先是蒸镀一层厚度为1000A的钛金属层，再于钛金属层表面蒸镀一层厚度为2000A的镍金属层，最后于镍金属层表面蒸镀一层厚度为10000A的银层，由钛金属层、镍金属层及银层构成背面金属层10，具体详见图10、11所示。
对获得的双势垒沟槽外延高压PIN芯片进行导通压降和反向击穿电压的测试，其中导通压降采用恒流稳压直流电流方法测试，反向击穿电压采用恒流稳压直流电流图示仪，测得导通压降为0.51V，反向击穿电压为1235V。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，包括以下步骤：
步骤S01.提供包括N型外延层的N型衬底；
步骤S02.对N型外延层表面进行刻蚀处理，使得N型外延层表面形成若干具有间距的第一沟槽；
步骤S03.对所述第一沟槽底部进行P型离子注入，使得所述第一沟槽底部形成P型注入区；
步骤S04.对N型外延层表面进行刻蚀处理，使得N型外延层表面形成若干具有间距的第二沟槽；
步骤S05.对步骤S04得到的半成品进行P型外延的沉积处理，使得P型外延沉积填充于第一沟槽、第二沟槽中；
步骤S06.干法刻蚀去除第一沟槽、第二沟槽外部的P型外延，保留第一沟槽、第二沟槽内的P型外延；
步骤S07.对第一沟槽内的P型外延进行P型离子注入，使得第一沟槽中的P型外延上形成P型离子注入区；
步骤S08.在第一沟槽和第二沟槽的间隙表面沉积形成介质层；
步骤S09.在第一沟槽和第二沟槽表面沉积填充一层过渡层，并在过渡层表面沉积一层金属层，使得金属层填满第一沟槽和第二沟槽，经退火处理；
步骤S10.沉积形成正面金属层和背面金属层。
2.如权利要求1所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述第一沟槽的宽度T1、第一沟槽的深度T2、第二沟槽的宽度T3、第二沟槽的深度T4满足：T3大于2倍T1，T2＝(3.0～4.0)T4，且1/3T1＜T4＜1/2T1。
3.如权利要求1所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述过渡层为氮化钛层和钛层的混合层，所述金属层的材料为钨。
4.如权利要求1所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述正面金属层的材料选自铝；所述背面金属层的材料选自钛、镍、银中的任一种。
5.如权利要求1所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述介质层的材料为硼磷硅玻璃。
6.如权利要求1所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述退火处理为在保护气氛下，700～900℃，保温30～60s。
7.如权利要求3所述的双势垒沟槽外延高压PIN芯片的制造方法，其特征在于，所述过渡层中钛层的厚度为800A～1000A，所述氮化钛层的厚度为300A～500A。
8.一种利用权利要求1～7任一项所述的双势垒沟槽外延高压PIN芯片的制造方法获得的双势垒沟槽外延高压PIN芯片。
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- 2019-05-31 CN CN201910468427.7A patent/CN111192826B/zh active Active
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