CN111180526A - 瞬态电压抑制器及其制造方法 - Google Patents

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Abstract

本发明提供一种瞬态电压抑制器及其制造方法，瞬态电压抑制器包括：衬底；外延层，其位于衬底的上表面，外延层的杂质类型与衬底的杂质类型相反；多个深槽，所述深槽自所述外延层的上表面贯穿外延层并延伸至衬底内，多个深槽沿外延层的上表面依次间隔排布；杂质层，其位于衬底中的深槽的侧壁或底部，杂质层的杂质类型与衬底的杂质类型相反；绝缘介质，其填充于形成有杂质层的深沟槽内。与现有技术相比，本发明基于瞬态电压抑制器的深槽隔离结构，在衬底中的深槽的底部或侧壁处，形成深度不同的杂质层，这些杂质层与衬底形成一个或多个P‑N结面，从而不仅可以优化瞬态电压抑制器的雪崩击穿特性，而且可以有效降低瞬态电压抑制器的寄生电容。

Description

瞬态电压抑制器及其制造方法
【技术领域】
本发明涉及半导体电路设计及其制造技术领域，特别涉及一种基于深槽工艺的瞬态电压抑制器及其制造方法。
【背景技术】
现有的TVS器件(Transient Voltage Suppress，称为瞬态抑制二极管)，多是雪崩器件，即采用P-N结的雪崩击穿来得到所需的最大钳位电压(Clamp voltage)。但由于低压器件的PN结较浅、较浓，因此受限于结面曲率、氧化层缺陷等因素，器件表面杂质及分布不稳定，击穿多发生于表面，影响到低残压的稳定性；且较易发生表面短路失效、可靠性差；同时不易实现较低电容，器件关断速度慢。
因此，有必要提出一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种瞬态电压抑制器及其制造方法，其不仅可以优化瞬态电压抑制器的雪崩击穿特性，而且可以有效降低瞬态电压抑制器的寄生电容。
根据本发明的一个方面，本发明提供一种瞬态电压抑制器，其包括：衬底；外延层，其位于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相反；多个深槽，所述深槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个深槽沿所述外延层的上表面依次间隔排布；杂质层，其位于所述衬底中的深槽的侧壁或底部，所述杂质层的杂质类型与衬底的杂质类型相反；绝缘介质，其填充于形成有所述杂质层的深沟槽内。
进一步的，在所述衬底中的深槽的侧壁或底部注入与衬底的杂质类型相反的杂质，以形成所述杂质层。
进一步的，所述衬底的杂质类型为N型杂质，所述外延层的杂质为P型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为P型杂质；或所述衬底的杂质类型为P型杂质，所述外延层的杂质为N型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为N型杂质。
进一步的，所述深槽为并行排布的一道或多道沟槽；所述外延层被多个深槽分隔成多个单元区域，相邻的两个单元区域中分别形成有杂质类型相反的有源区；所述有源区自所述外延层的单元区域的上表面延伸至所述单元区域内；所述有源区的杂质浓度大于所述外延层的杂质浓度。
进一步的，所述瞬态电压抑制器还包括：层间电介质，所述层间电介质形成于所述外延层的上表面，且覆盖整个深槽顶部；多个接触孔，所述多个接触孔与所述多个有源区对应，每个接触孔贯穿对应的有源区上方的层间电介质，以暴露对应的所述有源区。
进一步的，所述瞬态电压抑制器还包括位于所述深槽的侧壁与绝缘介质之间的注入后氧化层。
根据本发明的一个方面，本发明提供一种瞬态电压抑制器的制造方法，其包括：提供预置晶圆，所述预置晶圆包括衬底、外延层和多个深槽，所述外延层形成于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相反；所述深槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个深槽沿所述外延层的上表面依次间隔排布，在所述衬底中的深槽的侧壁或底部注入与衬底的杂质类型相反的杂质，以形成杂质层，形成所述杂质层后，在所述深沟槽内填充绝缘介质。
进一步的，所述瞬态电压抑制器的制造方法还包括：在向所述衬底中的深槽的侧壁或底部注入杂质前，进行第一次深槽侧壁氧化，以形成注入前氧化层；在向所述衬底中的深槽的侧壁或底部注入杂质后，剥离掉注入前薄氧化层，再进行第二次深槽侧壁氧化，以形成注入后氧化层。
进一步的，所述预置晶圆中，所述外延层被多个深槽分隔成多个单元区域，相邻的两个单元区域中分别形成有杂质类型相反的有源区；所述有源区自所述外延层的单元区域的上表面延伸至所述单元区域内；所述有源区的杂质浓度大于所述外延层的杂质浓度。
进一步的，所述有源区的形成步骤在多深槽形成步骤之前；或所述有源区的形成步骤在多深槽形成步骤之后。
进一步的，所述瞬态电压抑制器的制造方法还包括：在所述深沟槽内填充绝缘介质后，在所述外延层的上表面形成层间电介质，所述电介质覆盖整个深槽顶部；在所述层间电介质层蚀刻多个接触孔，所述多个接触孔与所述多个有源区对应，其中，每个接触孔贯穿对应的有源区上方的层间电介质层，以暴露对应的所述有源区。
进一步的，所述衬底的杂质类型为N型杂质，所述外延层的杂质为P型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为P型杂质；或所述衬底的杂质类型为P型杂质，所述外延层的杂质为N型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为N型杂质。
进一步的，在所述衬底中的深槽的侧壁或底部注入杂质时，可一次或多次、不同能量注入，经快速退火，形成纵向多PN结面结构。
进一步的，所述填充绝缘介质为淀积本征多晶硅；在所述衬底中的深槽的侧壁注入杂质时，注入倾角为30°～45°；在所述衬底中的深槽的底部注入杂质时，注入倾角为0°～7°。
与现有技术相比，本发明基于瞬态电压抑制器的深槽隔离结构，在衬底中的深槽(或沟槽trench)的底部或侧壁处，形成深度不同的杂质层，这些杂质层与衬底形成一个或多个P-N结面，从而不仅可以优化瞬态电压抑制器的雪崩击穿特性，而且可以有效降低瞬态电压抑制器的寄生电容。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本发明中的瞬态电压抑制器在一个实施例中的纵向剖面示意图；
图2为本发明中的瞬态电压抑制器的制造方法在一个实施例中的流程示意图；
图3-5为本发明中的瞬态电压抑制器在图2中的各个制造工序的纵剖面示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
本发明基于瞬态电压抑制器的深槽隔离结构，在衬底中的深槽(或沟槽trench)的底部或侧壁处，形成深度不同的杂质层，这些杂质层与衬底形成一个或多个P-N结面，从而不仅可以优化瞬态电压抑制器的雪崩击穿特性，而且可以有效降低瞬态电压抑制器的寄生电容。
请参考图1所示，其为本发明中的瞬态电压抑制器在一个实施例中的纵剖面示意图。图1所示的瞬态电压抑制器包括N型衬底110、P型外延层120、多个深槽130、P-type杂质层140和绝缘介质150。
其中，P型外延层120位于所述N型衬底110的上表面，P型外延层120和N型衬底110的杂质类型(或导电类型)相反。所述深槽130自所述P型外延层120的上表面贯穿所述P型外延层120并延伸至所述N型衬底110内，多个深槽130沿所述P型外延层120的上表面依次间隔排布。
P-type杂质层140位于所述N型衬底110中的深槽130的侧壁或底部，所述P-type杂质层140与N型衬底110形成P-N结。在一个实施例中，通过在所述N型衬底110中的深槽130的侧壁或底部注入与N型衬底110的导电类型相反的P-type杂质，以形成所述P-type杂质层140。
所述深槽130为并行排布的一道或多道沟槽，在图1所示的具体实施例中，所述深槽130为并行排布的两道沟槽。所述绝缘介质150填充于所述深槽130内，在图1所示的具体实施例中，瞬态电压抑制器还包括位于所述深槽130的侧壁与绝缘介质150之间的注入后氧化层132。
所述P型外延层120被多个深槽130分隔成多个单元区域，其中，所述P型外延层120中相邻的两个单元区域中分别形成有杂质类型相反的有源区162、164，所述有源区162、164自P型外延层120的单元区域的上表面延伸至所述P型外延层120的单元区域内，所述有源区162、164，的杂质浓度大于P型外延层120的单元区域的杂质浓度。在图1所示的实施例中，P型外延层120被4个深槽130分隔成3个单元区域，其中，左右两侧的单元区域内的有源区为N+有源区162，中间的单元区域内的有源区为P+有源区164。
图1所示的具体实施例中，瞬态电压抑制器还包括层间电介质170和多个接触孔180。所述层间电介质170形成于所述P型外延层120的上表面，且覆盖整个深槽130的顶部。所述多个接触孔180与所述多个有源区162、164对应，其中，每个接触孔180贯穿对应的有源区162、164上方的层间电介质170，以暴露对应的所述有源区162、164。
需要特别说明的是在另一个实施例中，衬底110可以为P型衬底、外延层120可以为P型外延层、杂质层140为N-type杂质层。
与现有技术相比，本发明基于瞬态电压抑制器的深槽隔离结构，在衬底110中的深槽130(或沟槽trench)的底部或侧壁处，形成深度不同的杂质层140，这些杂质层140与衬底110形成一个或多个P-N结面。这样。通过RESURF(REduced SURface Field，降低表面电场)原理，将传统结构的表面高电场转移至体内，从而优化瞬态电压抑制器的雪崩击穿特性，提高了可靠性；同时纵向多结的P-N结面结构，可以有效降低瞬态电压抑制器的寄生电容CJ，加快关断速度。
请参考图2所示，其为本发明中的瞬态电压抑制器的制造方法在一个实施例中的流程示意图。请参考图3-5所示，其为本发明中的瞬态电压抑制器在图2中的各个制造工序的纵剖面示意图。
步骤210，提供预置晶圆(未标识)，请参考图3所示，所述预置晶圆包括N型衬底110、P型外延层120和多个深槽130。其中，P型外延层120位于所述N型衬底110的上表面，P型外延层120和N型衬底110的杂质类型(或导电类型)相反。所述深槽130自所述P型外延层120的上表面贯穿所述P型外延层120并延伸至所述N型衬底110内，多个深槽130沿所述P型外延层120的上表面依次间隔排布。
所述深槽130为并行排布的一道或多道沟槽，在图1所示的具体实施例中，所述深槽130为并行排布的两道沟槽。
步骤220，在所述N型衬底110中的深槽130的侧壁或底部注入与N型衬底110的导电类型相反的P-type杂质，以形成所述P-type杂质层140，具体请参考图4所示。在一个实施例中，在所述N型衬底110中的深槽130的侧壁或底部注入与N型衬底110的杂质类型相反的杂质，可一次或多次、不同能量注入，经RTP(Rapid Thermal Processing)快速退火，形成纵向多PN结面结构。在一个实施例中，在所述衬底中的深槽130的侧壁注入杂质时，注入倾角为大倾角(tilt angle)，其倾角范围为30°～45°；在所述衬底中的深槽130的底部注入杂质时，注入倾角为小倾角，其倾角范围为注入倾角为0°～7°。
步骤230，请参考图4所示，形成所述P-type杂质层140后，在所述深槽130内填充绝缘介质150，所述绝缘介质150(图4中的深槽130内的深灰色区域)。在一个实施例中，所述填充绝缘介质150为淀积本征多晶硅。
请参考图4所示，，本发明中的瞬态电压抑制器的制造方法还包括：在向所述N型衬底110中的深槽130的侧壁或底部注入杂质前，进行第一次深槽侧壁氧化，以形成注入前薄氧化层(未标识)；在向所述N型衬底110中的深槽130的侧壁或底部注入杂质后，剥离掉注入前薄氧化层；再次通过氧化过程进行第二次深槽侧壁氧化(例如，侧壁湿氧)，以形成注入后氧化层132。
在图3-5所示的实施例中，所述预置晶圆中，所述P型外延层120被多个深槽130分隔成多个单元区域，其中，所述P型外延层120中相邻的两个单元区域中分别形成有杂质类型相反的有源区162、164，所述有源区162、164自P型外延层120的单元区域的上表面延伸至所述P型外延层120的单元区域内，所述有源区162、164，的杂质浓度大于P型外延层120的单元区域的杂质浓度。在图1所示的实施例中，P型外延层120被4个深槽130分隔成3个单元区域，其中，左右两侧的单元区域内的有源区为N+有源区162，中间的单元区域内的有源区为P+有源区164。
需要说明的是，在预置晶圆中，有源区162、164的形成步骤可以在多深槽130形成步骤前，也可以在多深槽130形成步骤后。
对应的，本发明中的瞬态电压抑制器的制造方法还包括：在所述深槽130内填充绝缘介质150后，在所述P型外延层120的上表面形成所述层间电介质层170，且所述层间电介质层170覆盖整个深槽130的顶部；在所述层间电介质层170蚀刻多个接触孔180，所述多个接触孔180与所述多个有源区162、164对应，其中，每个接触孔180贯穿对应的有源区162、164上方的层间电介质层170，以暴露对应的所述有源区162、164。
与现有技术相比，本发明瞬态电压抑制器的制造方法在深槽(trench)130刻蚀完成后，在衬底110中的深槽130(或沟槽trench)的底部或侧壁处，形成深度不同的杂质层140，其不需要额外增加掩膜(MASK)；这些杂质层140与衬底110形成一个或多个P-N结面。这样。通过RESURF原理，将传统结构的表面高电场转移至体内，从而优化瞬态电压抑制器的雪崩击穿特性，减小表面短路风险，提高可靠性；同时纵向多结的P-N结面结构，可以有效降低瞬态电压抑制器的寄生电容CJ，加快关断速度。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (14)

1.一种瞬态电压抑制器，其特征在于，其包括：
衬底；
外延层，其位于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相反；
多个深槽，所述深槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个深槽沿所述外延层的上表面依次间隔排布；
杂质层，其位于所述衬底中的深槽的侧壁或底部，所述杂质层的杂质类型与衬底的杂质类型相反；
绝缘介质，其填充于形成有所述杂质层的深沟槽内。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，
在所述衬底中的深槽的侧壁或底部注入与衬底的杂质类型相反的杂质，以形成所述杂质层。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，
所述衬底的杂质类型为N型杂质，所述外延层的杂质为P型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为P型杂质；或
所述衬底的杂质类型为P型杂质，所述外延层的杂质为N型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为N型杂质。
4.根据权利要求1所述的瞬态电压抑制器，其特征在于，
所述深槽为并行排布的一道或多道沟槽；
所述外延层被多个深槽分隔成多个单元区域，相邻的两个单元区域中分别形成有杂质类型相反的有源区；
所述有源区自所述外延层的单元区域的上表面延伸至所述单元区域内；
所述有源区的杂质浓度大于所述外延层的杂质浓度。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，其还包括
层间电介质，所述层间电介质形成于所述外延层的上表面，且覆盖整个深槽顶部；
多个接触孔，所述多个接触孔与所述多个有源区对应，每个接触孔贯穿对应的有源区上方的层间电介质，以暴露对应的所述有源区。
6.根据权利要求1所述的瞬态电压抑制器，其特征在于，其还包括位于所述深槽的侧壁与绝缘介质之间的注入后氧化层。
7.一种瞬态电压抑制器的制造方法，其特征在于，其包括：
提供预置晶圆，所述预置晶圆包括衬底、外延层和多个深槽，所述外延层形成于所述衬底的上表面，所述外延层的杂质类型与衬底的杂质类型相反；所述深槽自所述外延层的上表面贯穿所述外延层并延伸至所述衬底内，所述多个深槽沿所述外延层的上表面依次间隔排布，
在所述衬底中的深槽的侧壁或底部注入与衬底的杂质类型相反的杂质，以形成杂质层，
形成所述杂质层后，在所述深沟槽内填充绝缘介质。
8.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，其还包括：
在向所述衬底中的深槽的侧壁或底部注入杂质前，进行第一次深槽侧壁氧化，以形成注入前氧化层；
在向所述衬底中的深槽的侧壁或底部注入杂质后，剥离掉注入前薄氧化层，再进行第二次深槽侧壁氧化，以形成注入后氧化层。
9.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，
所述深槽为并行排布的一道或多道沟槽；
所述预置晶圆中，所述外延层被多个深槽分隔成多个单元区域，相邻的两个单元区域中分别形成有杂质类型相反的有源区；
所述有源区自所述外延层的单元区域的上表面延伸至所述单元区域内；
所述有源区的杂质浓度大于所述外延层的杂质浓度。
10.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，
所述有源区的形成步骤在多深槽形成步骤之前；或
所述有源区的形成步骤在多深槽形成步骤之后。
11.根据权利要求9所述的瞬态电压抑制器的制造方法，其特征在于，其还包括：
在所述深沟槽内填充绝缘介质后，在所述外延层的上表面形成层间电介质，所述电介质覆盖整个深槽顶部；
在所述层间电介质层蚀刻多个接触孔，所述多个接触孔与所述多个有源区对应，其中，每个接触孔贯穿对应的有源区上方的层间电介质层，以暴露对应的所述有源区。
12.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，
所述衬底的杂质类型为N型杂质，所述外延层的杂质为P型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为P型杂质；或
所述衬底的杂质类型为P型杂质，所述外延层的杂质为N型杂质，注入所述衬底中的深槽的侧壁或底部的杂质为N型杂质。
13.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，
在所述衬底中的深槽的侧壁或底部注入杂质时，可一次或多次、不同能量注入，经快速退火，形成纵向多PN结面结构。
14.根据权利要求7所述的瞬态电压抑制器的制造方法，其特征在于，
所述填充绝缘介质为淀积本征多晶硅；
在所述衬底中的深槽的侧壁注入杂质时，注入倾角为30°～45°；
在所述衬底中的深槽的底部注入杂质时，注入倾角为0°～7°。
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