CN110970399B - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有有效表面和无效表面，在所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分，并且具有朝向所述半导体芯片的所述无效表面凹入的一个或更多个凹入部；金属层，设置在所述第一包封剂上，并且填充所述凹入部中的每个的至少一部分；以及互连结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。所述金属层的与所述第一包封剂接触的表面的表面粗糙度大于所述金属层的与所述第一包封剂间隔开的表面的表面粗糙度。

Description

半导体封装件
本申请要求于2018年10月1日提交到韩国知识产权局的第10-2018-0117122号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，例如，具体涉及一种扇出型半导体封装件。
背景技术
随着电子装置已被设计为具有减小的尺寸并实现高性能，电子产品中的组件之间的距离已经减小，并且运行速度已经增加。然而，组件之间的距离减小可能导致组件之间的电磁干扰(EMI)，这可能导致装置故障。因此，近来已经开发了屏蔽电磁波的技术。在智能电话的情况下，电磁波屏蔽技术仅应用于诸如通信芯片的一些芯片，但该技术已经越来越多地应用于应用处理器(AP)芯片、射频(RF)芯片等。
已使用金属罐结构或者沉积法(诸如，溅射法)作为电磁波屏蔽技术。为了改善电性能或防止电子产品中的翘曲，已经使用具有改善的性能的材料(诸如，具有低介电损耗率和低热膨胀系数的材料)，并且这样的材料包括大量的内部陶瓷填料，并且材料的可蚀刻性相对差。因此，当通过溅射法等在这样的材料上形成EMI屏蔽层时，结合强度可能降低，结果，在热处理工艺(诸如，回流工艺)期间，EMI屏蔽层可能会由于包括在封装件中的蒸汽的体积膨胀而被提升。
发明内容
本公开的一方面是为了提供一种半导体封装件，该半导体封装件具有用于屏蔽电磁波以及改善的结合强度的金属层。另外，用于识别的标记图案可添加到该半导体封装件中。
根据本公开的一方面，具有粗糙度形成在其上的表面并且具有锯齿图案的第一金属层可被转录(be transcribed)在包封剂上，第一金属层可被选择性地蚀刻，并且用于屏蔽电磁波的第二金属层可形成在包封剂上。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有有效表面和无效表面，在所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；第一包封剂，覆盖所述无效表面和所述半导体芯片的侧表面中的每个的至少一部分，并且具有朝向所述半导体芯片的所述无效表面凹入的一个或更多个凹入部；金属层，设置在所述第一包封剂上，并且填充所述凹入部中的每个的至少一部分；以及互连结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。所述金属层的与所述第一包封剂接触的表面的表面粗糙度大于所述金属层的与所述第一包封剂间隔开的表面的表面粗糙度。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图；
图6是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件被安装在电子装置的主板上的示例的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是示出沿线I-I′截取图9中示出的半导体封装件的示意性平面图；
图11至图13是示出制造图9中示出的半导体封装件的工艺的示例的示意性截面图；
图14是示出半导体封装件的另一示例的示意性截面图；
图15是示出制造图14中示出的半导体封装件的工艺的示例的工艺图；
图16是示出半导体封装件的另一示例的示意性截面图；
图17是示出制造图16中示出的半导体封装件的工艺的示例的工艺图；以及
图18是示出半导体封装件应用于电子装置的示例的效果的示意性平面图。
具体实施方式
在下文中，现将参照附图描述本公开的示例实施例。在附图中，为了描述清楚起见，可夸大或者简要说明元件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机模块1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是也可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而是可被封装并且在封装状态下用在电子装置等中。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度中存在差异，因而需要进行半导体封装。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常细小，而用在电子装置中的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，因而需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如氧化物层、氮化物层等)，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，并且可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距仍不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图。
图6是示出扇入型半导体封装件被安装在印刷电路板上并且被安装在电子装置的主板上的示例的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件被安装在电子装置的主板上的示例的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到扇出区域(即半导体芯片2120的尺寸之外)，使得在扇出型半导体封装件2100中可按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，如上所述，扇出型半导体封装是指用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且扇出型半导体封装是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在以下描述中，将参照附图描述包括用于屏蔽电磁波的金属层的半导体封装件，其可具有改善的结合强度。
图9是示出半导体封装件的示例的示意性截面图。
图10是示出沿线I-I′截取图9中示出的半导体封装件的示意性平面图。
参照图9和图10，示例实施例中的半导体封装件100A可包括：半导体芯片120，具有其上设置有连接焊盘122的有效表面和与有效表面背对的无效表面；第一包封剂130，覆盖半导体芯片120的无效表面和侧表面中的每个的至少一部分并且具有朝向半导体芯片120的无效表面凹入的一个或更多个凹入部130v；金属层181和182，设置在第一包封剂130上，并且填充凹入部130v中的每个的至少一部分；以及互连结构140，设置在半导体芯片120的有效表面上，并且包括电连接到连接焊盘122的重新分布层142。
在凹入部130v中，金属层181和182的与第一包封剂130接触的表面的表面粗糙度可大于金属层181和182的与和第一包封剂130接触的表面背对的表面的表面粗糙度。例如，金属层181和182的与第一包封剂130接触的表面的表面粗糙度可大于金属层181和182的不与第一包封剂130接触的其他表面的表面粗糙度，或者金属层181和182的与第一包封剂130接触的表面的表面粗糙度可大于金属层181和182的与第一包封剂130间隔开的其他表面的表面粗糙度。更优选地，金属层181和182可覆盖第一包封剂130的上表面，并且金属层181和182的与第一包封剂130的上表面接触的表面的表面粗糙度可大于金属层181和182的与和第一包封剂130的上表面接触的表面背对的表面的表面粗糙度。另外，金属层181和182可覆盖第一包封剂130的侧表面，并且金属层181和182的与第一包封剂130的上表面接触的表面的表面粗糙度可大于金属层181和182的与第一包封剂130的侧表面接触的表面的表面粗糙度。
如上所述，诸如溅射工艺的沉积法可用作电磁波屏蔽技术。用作包封剂等的具有改善的性能的材料可包括大量的内部陶瓷填料，并且材料的可蚀刻性差。因此，当通过溅射工艺等形成用于EMI屏蔽的金属层时，结合强度可能降低，而当结合强度降低时，由于在热处理工艺(诸如，回流工艺)期间包括在封装件中的蒸汽或水分的体积膨胀，可能会导致EMI屏蔽层被提升。
在示例实施例中的半导体封装件100A中，一个或更多个凹入部130v可设置在第一包封剂130的其上形成有金属层181和182的上表面上，并且金属层181和182可填充凹入部130v的至少一部分。因此，第一包封剂130与金属层181和182的接触面积可增大，并且可产生锚定效果，从而改善第一包封剂130与金属层181和182之间的结合强度。另外，第一包封剂130与金属层181和182之间的交界面可被构造成具有增大的表面粗糙度，并且随着第一包封剂130与金属层181和182之间的交界面的面积的增大，结合强度可进一步改善。
在示例实施例中，金属层181和182可包括：第一金属层181，填充凹入部130v中的每个的至少一部分；以及第二金属层182，设置在第一金属层181上，填充凹入部130v中的每个的至少其他部分，并且覆盖第一包封剂130的上表面和侧表面。第一金属层181和第二金属层182可以是分开的层，并且第一金属层181和第二金属层182之间的边界可以是明显的。第一金属层181的与第一包封剂130接触的表面的表面粗糙度可大于第一金属层181的与第二金属层182接触的表面的表面粗糙度，并且第二金属层182的与第一包封剂130接触的表面的表面粗糙度可大于第二金属层182的与第一金属层181接触的表面的表面粗糙度。因此，在第一金属层181填充凹入部130v中的至少部分时，当第二金属层182形成在第一金属层181和第一包封剂130上时，结合强度可由于上述表面粗糙度和凹入部130v而改善，并且由于金属之间改善的结合强度，结合强度可进一步改善。第二金属层182可从第一包封剂130的上表面延伸以覆盖第一包封剂130的侧表面以及一个或更多个组件嵌入结构110A和110B的侧表面。在一个示例中，第二金属层182还可延伸以覆盖布线结构116和互连结构140的侧表面。在这种情况下，第二金属层182可覆盖半导体封装件100A的五个表面，并且可仅仅不覆盖半导体封装件100A的下表面(即，具有电连接金属170的表面)。
形成在第一包封剂130上的凹入部130v中的至少一个可用作用于识别的标记图案。标记图案可指用于识别封装件的表现为文字、数字或图像的图案，它是诸如执行号(execution number)、制造商和制造日期或它们的组合的信息指示符或商标指示符。因此，可包括凹入部130v以改善金属层181和182的结合强度，并且可包括凹入部130v以引入封装件的标记图案。由于存在凹入部130v，因此可以不需要用于产生标记图案的工艺。
在示例实施例中，一个或更多个组件嵌入结构110A和110B也可设置在互连结构140上，该一个或更多个组件嵌入结构110A和110B分别包括在其中设置的一个或更多个无源组件115A和一个或更多个无源组件115B，并且该一个或更多个组件嵌入结构110A和110B设置为与半导体芯片120平行。第一包封剂130可覆盖组件嵌入结构110A和110B以及半导体芯片120中的每个的至少一部分。通过包括组件嵌入结构110A和110B，无源组件115A和115B可与半导体芯片120一起嵌入封装件中，并且可被模块化。由于上述结构，应用在电子装置中的组件的尺寸可显著减小，并且印刷电路板(诸如，主板)中的安装面积也可显著减小，这可解决由电池容量的增大导致的电池面积增大的问题。另外，由于组件嵌入结构110A和110B是除了半导体芯片120之外的作为单独的组件被制造和嵌入的，因此即使在制造组件嵌入结构110A和110B的工艺期间出现缺陷，可能也不会大幅影响半导体芯片120的良率。
组件嵌入结构110A和110B各自可包括一个或更多个无源组件、第二包封剂111以及布线结构116，其中，无源组件115A和115B嵌入在第二包封剂111中，布线结构116设置在无源组件115A的下部和无源组件115B的下部中的每个上并且包括电连接到无源组件115A和115B的布线层114，并且布线层114可通过重新分布层142电连接到连接焊盘122。由于存在布线结构116，因此在无源组件115A和115B中的每个的下表面与半导体芯片120的有效表面之间可形成台阶部。布线层114的下表面可与半导体芯片120的有效表面共面。由于布线结构116先于其他元件被包括在组件嵌入结构110A和110B中，因此可不考虑半导体芯片120来选择布线结构116的绝缘层112的材料。绝缘层112的材料可以是诸如ABF等包括无机填料的非感光绝缘材料，而不是感光绝缘材料(例如，PID)。膜型非敏感性绝缘材料可容易地被平坦化，因此可有效地解决不平坦(undulation)和裂纹的问题。此外，当使用非敏感性绝缘材料时，可使用激光过孔形成开口，因此，即使当第二包封剂111的材料渗到无源组件115A和115B的电极时，也可使用激光过孔使电极有效地敞开。因此，开路电极的缺陷也可被解决。
示例实施例中的半导体封装件100A还可包括：钝化层150，设置在互连结构140的下部上，并且具有用于使重新分布层142的至少一部分暴露的开口；凸块下金属层160，设置在钝化层150的开口上并且连接到暴露的重新分布层；以及电连接金属170，设置在钝化层150的下部并且通过凸块下金属层160电连接到暴露的重新分布层142，因此，半导体封装件100A可安装在主板上并通过上述元件连接。
在以下描述中，将更详细地描述半导体封装件100A的元件。
半导体芯片120可以是数百至数百万个或更多的器件集成在单个芯片中的集成电路(IC)。集成电路可以是电源管理集成电路(PMIC)，但集成电路的示例实施例不限于此。集成电路可以是诸如易失性存储器(例如，动态随机存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，或者可以是诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，或者可以是诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片。
半导体芯片120可以是处于裸态(不形成凸块或布线层)的集成电路。集成电路可在有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作半导体芯片120的主体121的基体材料。主体121可包括各种电路。连接焊盘122可使半导体芯片120电连接到其他元件，并且诸如铝(Al)等的金属材料可用作连接焊盘122的材料，但没有任何具体限制。使连接焊盘122暴露的钝化膜123可形成在主体121上，并且钝化膜123可以是氧化物膜、氮化物膜，或者可以是包含氧化物膜和氮化物膜的双层膜。绝缘膜(未示出)还可设置在其他期望的位置。在半导体芯片120中，其上设置有连接焊盘122的表面可以是有效表面，并且与有效表面背对的表面可以是无效表面。当钝化膜123形成在半导体芯片120的有效表面上时，可参照钝化膜123的最下方的表面确定半导体芯片的有效表面的位置关系。
第一包封剂130可包封半导体芯片120。第一包封剂130可包括绝缘材料，并且绝缘材料可以是包括无机填料的材料以及诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或者是在上述树脂中包括诸如无机填料的增强材料的树脂的绝缘树脂，诸如，ABF、FR-4、BT等。另外，如果需要，可使用已知模制材料(诸如，EMC)，并且可使用感光材料(诸如，感光包封剂(PIE)树脂)。另外，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)等的芯材料中的树脂。
朝向半导体芯片120的无效表面凹入的一个或更多个凹入部130v可设置在第一包封剂130的上表面上。在金属层181和182被填充时，凹入部130v可使附接到第一包封剂130的金属层181和182的结合强度改善。另外，如上所述，凹入部130v中的至少一个可用作用于识别的标记图案。
金属层181和182可覆盖第一包封剂130的上表面，并且可填充凹入部130v中的每个的至少一部分。金属层181和182还可覆盖第一包封剂130的侧表面。由于存在金属层181和182，因此可屏蔽半导体封装件100A中的电磁波。在示例实施例中，金属层181和182可包括：第一金属层181，填充凹入部130v中的每个的至少一部分；以及第二金属层182，设置在第一金属层上，填充凹入部130v中的每个的至少其他部分，并且覆盖第一包封剂130的上表面和侧表面。第一金属层181和第二金属层182可以是分开的层，并且第一金属层181和第二金属层182之间的边界可以是明显的。第一金属层181的与第一包封剂130接触的表面的表面粗糙度可大于第一金属层181的与第二金属层182接触的表面的表面粗糙度，并且第二金属层182的与第一包封剂130接触的表面的表面粗糙度可大于第二金属层182的与第一金属层181接触的表面的表面粗糙度。由于上述结构，结合强度可改善。金属层181和182各自可包括金属材料。金属材料可以是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。
互连结构140可使半导体芯片120的连接焊盘122重新分布，并且可使半导体芯片120电连接到无源组件115A和115B。具有各种功能半导体芯片120的数十个至数百个连接焊盘122可通过互连结构140重新分布，并且可根据各自的功能通过电连接金属170物理连接或电连接到外部实体。互连结构140可包括：绝缘层141，设置在组件嵌入结构110A和110B上以及半导体芯片120的有效表面上；重新分布层142，设置在绝缘层141的下部；以及连接过孔143，贯穿绝缘层141并使重新分布层142电连接到布线层114和连接焊盘122。互连结构140可包括多个绝缘层141，并且可包括多个重新分布层142。在这种情况下，连接过孔143也可包括多个层，并且可使设置在不同层上的重新分布层142电连接。
可使用感光绝缘材料(PID)作为绝缘层141的材料，在这种情况下，通过光过孔可包括细小的节距，因此，半导体芯片120的数十至数百万个连接焊盘122可被有效地重新分布。感光绝缘材料(PID)可包括少量的无机填料或者可不包括无机填料。因此，根据示例实施例，可选择性地控制绝缘层112的材料以及绝缘层141的材料，在绝缘层112上形成有布线过孔113和用于使无源组件115A和115B重新分布的布线层114，在绝缘层141上形成有连接过孔143和用于使半导体芯片120的连接焊盘122重新分布的重新分布层142。
重新分布层142可使半导体芯片120的连接焊盘122重新分布，并且可使半导体芯片120的连接焊盘122电连接到电连接金属170。重新分布层142的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142可根据设计执行各种功能。例如，重新分布层142可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。重新分布层142还可包括过孔焊盘、电连接金属焊盘等。第二金属层182可与从互连结构140的侧表面暴露的重新分布层142的接地(GND)图案接触。
连接过孔143可使形成在不同的层上的布线层114、连接焊盘122和重新分布层142电连接。连接过孔143可以与半导体芯片120的连接焊盘122物理接触。半导体芯片120可按照没有凸块等的裸片形式直接连接到互连结构140的连接过孔143。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为连接过孔143的材料。连接过孔143可以是利用金属材料完全填充的填充型过孔，或者可以是金属材料沿着通路孔中的侧壁形成的共形型过孔。连接过孔143可具有锥形形状。
在半导体封装件100A中，组件嵌入结构110A和110B可分别包括无源组件115A和115B使得半导体封装件100A可被模块化。组件嵌入结构110A和110B各自可包括一个或更多个无源组件、第二包封剂111以及布线结构116，其中，无源组件115A和115B嵌在第二包封剂111中，布线结构116设置在无源组件115A和115B中的每个的下部并且包括电连接到无源组件115A和115B的布线层114。
无源组件115A和115B各自可以是诸如多层陶瓷电容器(MLCC)、低温共烧陶瓷(LTCC)的电容器，诸如功率电感器的电感器、磁珠等。优选地，无源组件115A和115B各自可以是电容器，但其示例实施例不限于此。无源组件115A和115B可具有不同厚度。无源组件115A和115B的厚度也可与半导体芯片120的厚度不同。组件嵌入结构110A和110B的数量可不限于任何具体数量，并且可大于或小于示图中示出的示例中的数量。
第二包封剂111可包封无源组件115A和115B。第二包封剂111可包括绝缘材料，并且绝缘材料可以是包括无机填料的材料以及诸如例如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或者是在上述树脂中包含诸如无机填料的增强材料的树脂的绝缘树脂，例如，诸如ABF、FR-4、BT等。另外，可使用EMC、PIE等。另外，如果需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)等的芯材料中的树脂。
第二包封剂111可包括与第一包封剂130的材料相同的材料，并且还可包括不同的材料。即使当第二包封剂111和第一包封剂130包括相同材料时，第二包封剂111和第一包封剂130之间的边界可以是明显的。第二包封剂111和第一包封剂130可包括相似的材料，但它们的颜色可不同。例如，第一包封剂130可比第二包封剂111更透明，并且它们之间的边界可以是明显的，如果需要，第二包封剂111可实现为绝缘材料，而第一包封剂130可实现为磁性材料。在这种情况下，第一包封剂130可具有EMI吸收效果。由于电极不通过半导体芯片120中的主体121暴露，所以第一包封剂130可实现为磁性材料而没有任何重大问题。
布线结构116可包括：绝缘层112；布线层114，设置在绝缘层112的下表面上；以及布线过孔113，贯穿绝缘层112并且将无源组件115A和115B的电极电连接到布线层114。布线结构116可包括比示图中示出的示例中的绝缘层、布线层和布线过孔的数量更多的绝缘层、布线层和布线过孔。
可使用绝缘材料作为绝缘层112的材料。绝缘材料可以是包括无机填料(诸如，二氧化硅或氧化铝)的非感光绝缘材料，例如，ABF。在这种情况下，可有效地解决不平坦和裂纹的缺陷，并且还可解决由第二包封剂111的材料的渗出所导致的无源组件115A和115B的开路电极的缺陷。
绝缘层112的热膨胀系数可低于绝缘层141的热膨胀系数。这是因为绝缘层112包括无机填料。如果需要，绝缘层141也可包括少量的无机填料，但在这种情况下，包括在绝缘层112中的无机填料的重量百分比可高于包括在绝缘层141中的无机填料的重量百分比。因此，绝缘层112的热膨胀系数可低于绝缘层141的热膨胀系数。由于绝缘层112包括较大量的无机填料并且具有较低的热膨胀系数，因此，绝缘层112可具有较小的热固性收缩从而可防止翘曲，因此，可以有效地解决不平坦和裂纹的问题，并且还可以解决无源组件115A和115B的开路电极的缺陷。
布线层114可使无源组件115A和115B的电极重新分布，并且可使电极电连接到半导体芯片120的连接焊盘122。布线层114可用作重新分布层RDL。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为布线层114的材料。布线层114可根据设计执行各种功能。布线层114可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。第二金属层182可与布线层114从组件嵌入结构110A和110B的侧表面暴露的布线层114的接地(GND)图案接触。布线层114还可包括过孔焊盘等。布线层114的下表面可与半导体芯片120的有效表面共面。当设置有多个布线层114时，最下方的布线层114可与半导体芯片120的有效表面共面。
布线过孔113可使无源组件115A和115B电连接到布线层114。布线过孔113可与无源组件115A和115B中的每个物理接触。通过将无源组件115A和115B嵌入到布线过孔113而不是利用焊料凸块将无源组件115A和115B安装在表面上，使得无源组件115A和115B可与布线过孔113直接接触。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为布线过孔113的材料。布线过孔113可以是利用金属材料完全填充的填充型过孔，或者可以是金属材料沿着通路孔中的侧壁形成的共形型过孔。布线过孔113可具有锥形形状。
钝化层150可保护互连结构140免受外部物理损坏或化学损坏等。钝化层150可包括使互连结构140的重新分布层142的至少一部分暴露的开口。钝化层150中可形成数十至数千个开口。钝化层150可包括绝缘树脂和无机填料，并且可不包括玻璃纤维。例如，钝化层150可以是ABF，但是钝化层150的材料不限于此。利用镍(Ni)/金(Au)形成的表面处理层可形成在暴露的重新分布层142的表面上。
凸块下金属层160可改善电连接金属170的连接可靠性，因此可改善半导体封装件100A的板级可靠性。凸块下金属层160可连接到互连结构140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可通过已知的金属化方法使用已知的导电材料(诸如，金属)形成在钝化层150的开口中，但方法不限于此。
电连接金属170可将半导体封装件100A物理连接和/或电连接到外部实体。例如，半导体封装件100A可通过电连接金属170安装在电子装置的主板上。电连接金属170可利用例如具有低熔点的金属(诸如，锡(Sn)或包含锡(Sn)的合金)形成。例如，电连接金属170可利用焊料形成，但电连接金属170的材料不限于此。电连接金属170可以是焊盘、焊球、引脚等。电连接金属170可设置成多层或单层。当电连接金属170是多层时，电连接金属170可包括铜柱和焊料，而当电连接金属170是单层时，电连接金属170可包括锡-银焊料或铜，但电连接金属170的示例实施例不限于此。电连接金属170的数量、电连接金属170之间的间距、电连接金属170的布置形式不限于任何具体示例，并且可根据设计改变。例如，根据连接焊盘122的数量，电连接金属170可以是数十个至数千个，或者可比以上示例中的数量更多或更少。
电连接金属170中的至少一个可设置在扇出区域中。扇出区域可指除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有改善的可靠性，并且可实现多个I/O端子，并且在扇出型封装件中可容易实现3D连接。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件以及其他类型的封装件相比，扇出型封装件可具有减小的厚度，并且可具有成本竞争力。
图11至图13是示出制造图9中示出的半导体封装件的工艺的示例的工艺图。
参照图11，可制备包括芯层210和设置在芯层210的两侧上的金属层212的载体200，并且可通过镀覆工艺(诸如，加成工艺(AP)、半加成工艺(SAP)、改进型半加成工艺(MSAP)、封孔工艺(tenting process)等)在设置在载体200的一部分中的金属层212上形成具有一个或多个锯齿的镀覆图案181'。可通过诸如蚀刻工艺、Cz工艺、黑色氧化工艺、棕色氧化工艺等的方法使具有锯齿的镀覆图案181'的表面粗糙化，并且表面粗糙度可被设置成大于背对的表面的表面粗糙度。通过表面处理，可在载体200上制备第一金属层181。
参照图12，可将分别制造的组件嵌入结构110A和110B以及半导体芯片120附接到带，可使用第一包封剂130包封组件嵌入结构110A和110B以及半导体芯片120，并且可将载体200层压到第一包封剂130上，使得第一金属层181的执行粗糙化工艺的表面可与第一包封剂130接触。可使带分离，并且可在带被去除的区域中制造互连结构140。
参照图13，可使载体200分离，从而可以在转录状态下将第一金属层181保留在第一包封剂130上。可通过蚀刻工艺部分地去除第一金属层181。例如，可去除第一金属层181使得可暴露第一包封剂130的上表面，可通过第一金属层181的锯齿图案在第一包封剂130上形成一个或更多个凹入部130v，并且第一金属层181可在保留的同时填充凹入部130v的至少一部分。在转录第一金属层181的粗糙度时，第一包封剂130的暴露的上表面和凹入部130v中的每个的暴露的壁可具有明显的粗糙度。如果需要，可在制造工艺期间形成钝化层150、凸块下金属层160和电连接金属170。可执行分离工艺。可通过溅射工艺或已知的镀覆工艺(诸如，电镀工艺或非电镀工艺)在第一包封剂130和第一金属层181上形成第二金属层182。与第一包封剂130的上表面和凹入部130v的壁接触的交界面可因转录的粗糙度而具有改善的结合强度，并且第一金属层181和第二金属层182之间的交界面也可由于相同或相似的金属彼此结合而具有改善的结合强度。可通过上述工艺制造半导体封装100A。
图14是示出半导体封装件的另一示例的示意性截面图。
图15是示出制造图14中示出的半导体封装件的工艺的示例的工艺图。
参照图14和图15，与上述示例实施例中描述的半导体封装件100A相比，在示例实施例的半导体封装件100B中，可通过完全蚀刻工艺完全去除第一金属层181，并且可仅保留第二金属层182。因此，第二金属层182可填充凹入部130v中的每个的至少一部分，并且可覆盖第一包封剂130的上表面和侧表面。即使第一金属层181被完全去除，第一包封剂130的上表面和凹入部130v中的每个的底表面的表面粗糙度也可因转录的粗糙度而增大，因此，仍可实现与第二金属层182的结合强度。其他元件的描述与参照图9至图13描述的其他元件的描述相同，因此将不重复该其他元件的详细描述。
图16是示出半导体封装件的另一示例的示意性截面图。
图17是示出制造图16中示出的半导体封装件的工艺的示例的工艺图。
参照图16和图17，与上述示例实施例中描述的半导体封装件100A相比，在另一示例实施例的半导体封装件100C中，可更局部地执行蚀刻工艺以仅去除第一金属层181的一部分，使得第一金属层181可在保留的同时覆盖第一包封剂130的上表面。如果需要，可不执行蚀刻工艺。在示例实施例中，第一金属层181可填充凹入部130v中的每个，可覆盖第一包封剂130的上表面，并且第二金属层182可覆盖第一金属层181以及第一包封剂130的侧表面。在这种情况下，第一金属层181的与第一包封剂130接触的表面的表面粗糙度可大于第一金属层181的与第二金属层182接触的表面的表面粗糙度，并且第一金属层181可填充凹入部130v，因此，第一金属层181可与第一包封剂130接触，具有改善的结合强度。此外，由于第二金属层182形成在第一金属层181上，所以第二金属层182可与第一金属层181接触，并因相同或相似的金属彼此结合而具有改善的结合强度。其他元件的描述与参照图9至图13描述的其他元件的描述相同，因此将不重复该其他元件的详细描述。
图18是示出半导体封装件应用于电子装置的示例的效果的示意性平面图。
参照示图，随着用于移动装置1100A和1100B的显示器的尺寸增大，电池容量可能需要增大。当电池容量增大时，电池1180占据的面积可能增大，并且印刷电路板1101(诸如，主板)的尺寸可能需要减小。因此，组件的安装面积可能需要减小，并且包括PMIC和无源组件的模块1150占据的面积也可能减小。当示例实施例中描述的半导体封装100A、100B和100C应用于模块1150中时，可使尺寸显著减小，并且可以以有效的方式利用上述减小的面积。
根据上述示例实施例，可提供一种半导体封装件，该半导体封装件具有用于屏蔽电磁波以及改善的结合强度的金属层。此外，在该半导体封装件中可包括用于识别的标记图案。
在示例实施例中，为了便于描述，参照附图的截面，术语“下侧”、“下部”、“下表面”等可用于表示向下的方向，并且术语“上侧”、“上部”、“上表面”等可用于表示与上述方向相反的方向。为了便于描述可如上定义术语，并且示例实施例的权利的范围不被具体限于上述术语。
在示例实施例中，术语“连接”不仅可表示“直接连接”，而且还可包括通过粘合层等“间接连接”。另外，术语“电连接”可包括元件被“物理连接”的情况以及元件被“非物理连接”的情况二者。此外，术语“第一”、“第二”等可用于区分一个元件与另一元件，并且可不限制与元件相关的顺序和/或重要性或其他。在一些情况下，在不脱离示例实施例的权利范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。
在示例实施例中，术语“示例实施例”可不表示同一示例实施例，而是可提供以描述和强调每个示例实施例的不同的独特特征。以上提出的示例实施例可被实施而不排除与其他示例实施例的特征组合的可能性。例如，除非另有指示，否则即使在一个示例实施例中描述的特征未在另一示例实施例中描述，该描述可被理解为与另一示例实施例相关。
示例实施例中使用的术语仅用于描述示例实施例，而非意图限制本公开。除非另有指示，否则单数形式也包括复数形式。
虽然以上已经示出和描述了示例实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (16)

1.一种半导体封装件，包括：
半导体芯片，具有有效表面和无效表面，在所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；
第一包封剂，覆盖所述半导体芯片的所述无效表面和侧表面中的每个的至少一部分，并且具有朝向所述半导体芯片的所述无效表面凹入的一个或更多个凹入部；
金属层，设置在所述第一包封剂上，并且填充所述凹入部中的每个的至少一部分；以及
互连结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层，
其中，所述金属层的与所述第一包封剂接触的表面的表面粗糙度大于所述金属层的与所述第一包封剂间隔开的表面的表面粗糙度。
2.根据权利要求1所述的半导体封装件，
其中，所述金属层覆盖所述第一包封剂的上表面，
其中，所述金属层的与所述第一包封剂的所述上表面接触的表面的表面粗糙度大于所述金属层的与和所述第一包封剂的所述上表面接触的表面背对的表面的表面粗糙度。
3.根据权利要求2所述的半导体封装件，
其中，所述金属层覆盖所述第一包封剂的所述上表面和侧表面，并且
其中，所述金属层的与所述第一包封剂的所述上表面接触的表面的表面粗糙度大于所述金属层的与所述第一包封剂的所述侧表面接触的表面的表面粗糙度。
4.根据权利要求1所述的半导体封装件，其中，所述凹入部中的至少一个包括用于识别的标记图案。
5.根据权利要求1所述的半导体封装件，
其中，所述金属层包括：第一金属层，填充所述凹入部中的每个的至少一部分；以及第二金属层，设置在所述第一金属层上，填充所述凹入部中的每个的至少其他部分，并且覆盖所述第一包封剂的上表面和侧表面，并且
其中，所述第一金属层和所述第二金属层之间的边界是明显的。
6.根据权利要求5所述的半导体封装件，其中，所述第一金属层的与所述第一包封剂接触的表面的表面粗糙度大于所述第一金属层的与所述第二金属层接触的表面的表面粗糙度。
7.根据权利要求5所述的半导体封装件，其中，所述第二金属层的与所述第一包封剂的所述上表面接触的表面的表面粗糙度大于所述第二金属层的与所述第一金属层接触的表面的表面粗糙度。
8.根据权利要求1所述的半导体封装件，
其中，所述金属层包括：第一金属层，填充所述凹入部并且覆盖所述第一包封剂的上表面；以及第二金属层，覆盖所述第一金属层以及所述第一包封剂的侧表面，并且
其中，所述第一金属层和所述第二金属层之间的边界是明显的。
9.根据权利要求8所述的半导体封装件，其中，所述第一金属层的与所述第一包封剂接触的表面的表面粗糙度大于所述第一金属层的与所述第二金属层接触的表面的表面粗糙度。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
一个或更多个组件嵌入结构，设置在所述互连结构上并且设置为与所述半导体芯片平行，并且包括嵌入在所述组件嵌入结构中的一个或更多个无源组件，
其中，所述第一包封剂覆盖所述组件嵌入结构中的每个的至少一部分。
11.根据权利要求10所述的半导体封装件，
其中，所述组件嵌入结构各自包括所述一个或更多个无源组件、第二包封剂以及布线结构，所述第二包封剂包封所述无源组件中的每个，所述布线结构设置在所述无源组件中的每个的下部并且包括电连接到所述无源组件中的每个的布线层，并且
其中，所述布线层通过所述重新分布层电连接到所述连接焊盘。
12.根据权利要求11所述的半导体封装件，其中，台阶部形成在所述无源组件中的每个的下表面与所述半导体芯片的所述有效表面之间。
13.根据权利要求11所述的半导体封装件，其中，所述布线层的下表面与所述半导体芯片的所述有效表面共面。
14.根据权利要求1所述的半导体封装件，其中，所述半导体封装件为扇出型半导体封装件。
15.根据权利要求1所述的半导体封装件，其中，所述金属层从所述第一包封剂的上表面延伸以覆盖所述第一包封剂的侧表面和所述互连结构的侧表面。
16.根据权利要求15所述的半导体封装件，其中，所述金属层与所述重新分布层的从所述互连结构的所述侧表面暴露的接地图案接触。
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