CN110880920A - 异质薄膜结构的制备方法 - Google Patents

异质薄膜结构的制备方法 Download PDF

Info

Publication number
CN110880920A
CN110880920A CN201811035898.0A CN201811035898A CN110880920A CN 110880920 A CN110880920 A CN 110880920A CN 201811035898 A CN201811035898 A CN 201811035898A CN 110880920 A CN110880920 A CN 110880920A
Authority
CN
China
Prior art keywords
substrate
layer
bonding
ion implantation
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811035898.0A
Other languages
English (en)
Other versions
CN110880920B (zh
Inventor
欧欣
鄢有泉
黄凯
李忠旭
游天桂
王曦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Xinsi polymer semiconductor Co.,Ltd.
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201811035898.0A priority Critical patent/CN110880920B/zh
Publication of CN110880920A publication Critical patent/CN110880920A/zh
Application granted granted Critical
Publication of CN110880920B publication Critical patent/CN110880920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/54—Filters comprising resonators of piezoelectric or electrostrictive material
    • H03H9/56—Monolithic crystal filters
    • H03H9/564—Monolithic crystal filters implemented with thin-film techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H03H2003/023—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks the resonators or networks being of the membrane type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

本发明提供一种异质薄膜结构的制备方法，包括步骤：提供第一衬底，具有相对的第一表面及第二表面；自第一表面进行第一离子注入，形成第一缺陷层，自第二表面进行第二离子注入，形成第二缺陷层；提供具有第一键合面的第二衬底及具有第二键合面的第三衬底，将第一键合面与第一表面键合，第二键合面与第二表面键合；剥离第一衬底，在第二衬底上形成第一剥离层，在第三衬底上形成第二剥离层，获得第一异质薄膜结构以及第二异质薄膜结构，本发明采用双面进行离子注入和进行双面键合的方式，解决了异质衬底制备中，由于热失配导致的键合晶圆解键合甚至碎裂的问题，提高了衬底的产量以及效率，本发明的方案为高效声表面波滤波器的制备提供衬底支持。

Description

异质薄膜结构的制备方法
技术领域
本发明属于材料制备技术领域，特别是涉及一种异质薄膜结构的制备方法。
背景技术
声表面波(SAW)滤波器在移动终端里是不可替代的，它体积小，性能好，成本低。5G通信时代，射频信号频率升高，带宽增大，频段数量增加，频段分配更加紧密，因此，对低温度系数(TCF)和高Q值的SAW滤波器的需求也将大幅增加，但是，目前性能良好的SAW滤波器的衬底依然不够理想。
1992年，法国人提出的采用离子注入在硅衬底中形成缺陷层，可以从硅衬底上剥离薄膜的方法，称为智能剥离技术，该技术在绝缘体上硅(SOI)衬底制备上获得应用，在SOI材料制备过程中，离子注入晶圆同硅衬底键合后，通过加热剥离形成顶层硅薄膜，然而在该工艺中所处理的材料均为硅基材料，不存在热失配的问题，该工艺已经可以制备出12英寸SOI晶圆。但是，例如，对于硅基压电单晶薄膜，包含压电单晶薄膜-硅基衬底的结构，压电单晶，例如钽酸锂(CTE～16×10-6/K)同的硅(CTE～2.5×10-6/K)热膨胀系数差异巨大，在退火剥离的过程中，由热失配产生的热应力会导致键合晶圆解键合甚至碎裂，因此，采用简单的智能剥离方法无法实现高质量压电单晶薄膜的制备。
因此，如何提供一种异质薄膜结构及制备方法，以解决现有技术中异质薄膜之间由于存在热失配等问题导致难以得到高质量的异质薄膜的问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种异质薄膜结构，用于解决现有技术中由于材料之间的热失配导致热应力产生并导致解键合甚至碎裂等问题。
为实现上述目的及其他相关目的，本发明提供一种异质薄膜结构的制备方法，包括如下步骤：
1)提供第一衬底，所述第一衬底具有相对的第一表面及第二表面；
2)自所述第一表面对所述第一衬底进行第一离子注入，以在所述第一衬底中形成第一缺陷层，自所述第二表面对所述第一衬底进行第二离子注入，以在所述第一衬底中形成第二缺陷层，所述第一缺陷层与所述第二缺陷层之间具有间距，所述第一缺陷层靠近所述第一表面且远离所述第二表面，所述第二缺陷层靠近所述第二表面且远离所述第一表面；
3)提供第二衬底及第三衬底，所述第二衬底具有第一键合面，所述第三衬底具有第二键合面，并将所述第一键合面与所述第一衬底的所述第一表面进行键合，将所述第二键合面与所述第一衬底的所述第二表面进行键合；以及
4)沿所述第一缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第二衬底上，以在所述第二衬底上形成第一剥离层，并沿所述第二缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第三衬底上，以在所述第三衬底上形成第二剥离层，获得由键合的所述第二衬底和所述第一剥离层构成的第一异质薄膜结构，以及由键合的所述第三衬底和所述第二剥离层构成的第二异质薄膜结构。
作为本发明的一种可选方案，步骤2)中，所述第一缺陷层的深度与所述第二缺陷层的深度概呈相同，步骤3)中，所述第二衬底的材料与所述第三衬底的材料相同，且所述第一衬底与所述第二衬底和所述第三衬底具有不同的膨胀系数。
作为本发明的一种可选方案，步骤2)中，进行所述第一离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种；进行所述第二离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种。
作为本发明的一种可选方案，步骤3)中，将所述第一键合面与所述第一表面以及将所述第二键合面与所述第二表面进行键合的步骤包括：
3-1)对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者依次采用兆声水及去离子水进行第一次冲洗并烘干；
3-2)对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者进行等离子体表面活化处理；
3-3)对进行所述活化处理的表面依次采用兆声水及去离子水进行第二次冲洗并烘干；
3-4)将所述第一键合面与所述第一表面、所述第二键合面与所述第二表面进行键合。
作为本发明的一种可选方案，步骤3-1)中，进行所述第一次冲洗之前还包括步骤：对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者进行RCA标准清洗；步骤3-4)中，进行所述键合的键合温度介于室温至150℃之间。
作为本发明的一种可选方案，步骤4)中，通过退火处理的方式使所述第一衬底中的所述第一缺陷层与所述第二缺陷层同时剥离。
作为本发明的一种可选方案，步骤3)与步骤4)之间还包括步骤：对步骤3)得到的结构进行预退火处理。
作为本发明的一种可选方案，所述预退火处理过程中，预退火升温速率介于0.5℃/min-10℃/min之间，预退火温度介于80℃-140℃之间，预退火时间介于60min-600min之间，预退火气氛包括氧气、氩气、氮气中的任意一种或真空环境；所述退火处理过程中，退火升温速率介于0.5℃/min-10℃/min之间，退火温度介于100℃-200℃之间，退火气氛包括氧气、氩气、氮气中的任意一种或真空环境。
作为本发明的一种可选方案，步骤1)中，所述第一衬底包括压电单晶衬底，步骤2)中，所述第二衬底包括硅基衬底或石英衬底，所述第三衬底包括硅基衬底或石英衬底。
作为本发明的一种可选方案，所述压电单晶衬底的导电率介于1×10-13Ω-1m-1至1×10-11Ω-1m-1之间；所述压电单晶衬底包括X切0度铌酸锂衬底、Z切0度铌酸锂衬底、Y切0度铌酸锂衬底、Y切36度铌酸锂衬底、Y切128度铌酸锂衬底、Z切0度钽酸锂衬底、Y切42度钽酸锂衬底及Y切36度钽酸锂衬底中的任意一种。
作为本发明的一种可选方案，所述第一衬底的厚度介于0.2mm-0.6mm之间；所述第一缺陷层的深度介于50nm-2μm之间；所述第二缺陷层的深度介于50nm-2μm之间。
作为本发明的一种可选方案，步骤3)中，所述第二衬底包括第一硅基衬底，所述第一硅基衬底包括第一支撑硅层及形成于所述第一支撑硅层表面的第一中间层，且所述第一中间层远离所述第一支撑硅层一侧的表面构成所述第一键合面；所述第三衬底包括第二硅基衬底，所述第二硅基衬底包括第二支撑硅层及形成于所述第二支撑硅层表面的第二中间层，且所述第二中间层远离所述第二支撑硅层一侧的表面构成所述第二键合面。
作为本发明的一种可选方案，所述第一中间层包括氧化硅层，所述第一中间层的厚度介于20nm-2μm之间；所述第二中间层包括氧化硅层，所述第二中间层的厚度介于20nm-2μm之间。
如上所述，本发明的异质薄膜结构的制备方法，具有以下有益效果：本发明提供一种异质薄膜结构的制备方法，如可以是提供一种高质量硅基压电单晶薄膜的制备方法，本发明采用双面进行离子注入和进行双面键合的方式，解决了异质衬底制备中，由于热失配导致的键合晶圆解键合甚至碎裂的问题，本发明的上述工艺方法，进一步提高了衬底的产量以及效率，同时，本发明的方案为高效声表面波滤波器的制备提供衬底支持。
附图说明
图1显示为本发明的异质结构薄膜制备的工艺流程图。
图2显示为本发明的异质结构薄膜制备中提供第一衬底的结构示意图。
图3显示为本发明的异质结构薄膜制备中对第一衬底进行双面离子注入的结构示意图。
图4显示为本发明的异质结构薄膜制备中将第一衬底、第二衬底及第三衬底键合图示。
图5显示为本发明的异质结构薄膜制备中存在第一中间层及第二中间层的键合图示。
图6显示为本发明的异质结构薄膜制备中剥离形成第一及第二异质结构薄膜的示意图。
元件标号说明
100 第一衬底
100a 第一表面
100b 第二表面
101 第一缺陷层
102 第二缺陷层
103 第一剥离层
104 第二剥离层
105 第一衬底余料
200 第二衬底
200a 第一键合面
201 第一支撑硅衬底
202 第一中间层
300 第三衬底
300a 第三键合面
301 第二支撑硅衬底
302 第二中间层
S1～S4 步骤1)至步骤4)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1所示，本发明提供一种异质薄膜结构的制备方法，包括如下步骤：
1)提供第一衬底，所述第一衬底具有相对的第一表面及第二表面；
2)自所述第一表面对所述第一衬底进行第一离子注入，以在所述第一衬底中形成第一缺陷层，自所述第二表面对所述第一衬底进行第二离子注入，以在所述第一衬底中形成第二缺陷层，所述第一缺陷层与所述第二缺陷层之间具有间距，所述第一缺陷层靠近所述第一表面且远离所述第二表面，所述第二缺陷层靠近所述第二表面且远离所述第一表面；
3)提供第二衬底及第三衬底，所述第二衬底具有第一键合面，所述第三衬底具有第二键合面，并将所述第一键合面与所述第一衬底的所述第一表面进行键合，将所述第二键合面与所述第一衬底的所述第二表面进行键合；以及
4)沿所述第一缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第二衬底上，以在所述第二衬底上形成第一剥离层，并沿所述第二缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第三衬底上，以在所述第三衬底上形成第二剥离层，获得由键合的所述第二衬底和所述第一剥离层构成的第一异质薄膜结构，以及由键合的所述第三衬底和所述第二剥离层构成的第二异质薄膜结构。
下面将结合附图详细说明本发明的异质薄膜结构的制备工艺。
首先如图1中的S1及图2所示，进行步骤1)，提供第一衬底100，所述第一衬底100具有相对的第一表面100a及第二表面100b；
具体的，所述第一衬底100可以为本领域实际工艺中需要的功能材料衬底，在一示例中，所述第一衬底100可以为任意一种单晶压电材料衬底，如可以为铌酸锂衬底或钽酸锂衬底等，优选地，所述压电单晶衬底的导电率介于1×10-13Ω-1m-1-1×10-11Ω-1m-1之间，优选介于1×10-12Ω-1m-1-6×10-12Ω-1m-1之间；另外，所述压电单晶衬底包括X切0度铌酸锂衬底、Z切0度铌酸锂衬底、Y切0度铌酸锂衬底、Y切36度铌酸锂衬底、Y切128度铌酸锂衬底、Z切0度钽酸锂衬底、Y切42度钽酸锂衬底及Y切36度钽酸锂衬底中的任意一种，当然，所述铌酸锂衬底以及所述钽酸锂衬底还可以是其他切型的衬底，但并不局限于此。
接着，如图1中的S2及图3所示，进行步骤2)，自所述第一表面100a对所述第一衬底100进行第一离子注入，以在所述第一衬底100中形成第一缺陷层101，自所述第二表面100b对所述第一衬底100进行第二离子注入，以在所述第一衬底100中形成第二缺陷层102，所述第一缺陷层101与所述第二缺陷层102之间具有间距，所述第一缺陷层101靠近所述第一表面100a且远离所述第二表面100b，所述第二缺陷层102靠近所述第二表面100b且远离所述第一表面100a；
作为示例，进行所述第一离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种；进行所述第二离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种。
具体的，该步骤中，对所述第一衬底100进行双面离子注入，在所述第一衬底100中形成两个缺陷层，即所述第一缺陷层101及所述第二缺陷层102，采用双面离子注入的方式，可以使得所述第一衬底与相键合的衬底在后续的高温环境中由于热失配产生的热应力相互减弱抵消，从而可以衬底减小变形，进而得到高质量的异质键合薄膜结构。
其中，对于所述第一缺陷层101及所述第二缺陷层102的位置，在一优选示例中，在靠近注入表面的一侧形成，例如，第一离子注入自所述第一表面100a一侧进行，则形成的第一缺陷层101会靠近第一表面100a，所述第一缺陷层的深度小于所述第一衬底厚度的一半，这里，所述第一缺陷层的深度是指所述第一缺陷层与其注入的所述第一表面之间的距离，同理，第二缺陷层靠近所述第二表面，所述第一缺陷层与所述第二缺陷层不进行交叉注入。
作为示例，所述第一衬底100包括压电单晶衬底，其中，所述压电单晶衬底的厚度介于0.2mm-0.6mm之间，优选介于0.3mm-0.5mm之间；
作为示例，所述第一缺陷层101的深度介于50nm-2μm之间；所述第二缺陷层102的深度介于50nm-2μm之间。另外，本文中的“介于…之间”表示包括两端点的数值范围。
具体的，在一示例中，在所述第一衬底100的两个近表面形成损伤层(缺陷层)以制备压电单晶的薄膜，所述第一缺陷层的深度介于50nm-2μm之间，优选介于100nm-200nm之间；所述第二缺陷层的深度介于50nm-2μm之间，优选介于100nm-200nm之间。
其中，进行所述第一离子注入及所述第二离子注入的方式可以为氢离子单一离子注入，也可以为氦离子单一离子注入，还可以为氢离子与氦离子共同离子注入。本实施例中，所述离子注入的能量为1keV-2000keV，离子束流为1μA-100mA；离子注入的剂量为1×1016cm2-1×1018cm2，离子注入的温度介于-50℃-200℃之间。
在一示例中，在所述第一表面100a及所述第二表面100b进行单类型离子注入，如所注入的离子为氢(H)离子，所述氢离子可以在后续将所述第一衬底的剥离利用氢离子会对剥离深处(即所述第一缺陷层及所述第二缺陷层)的晶格形成破坏作用而实现。又由于形成所述第一缺陷层及所述第二缺陷层的深度由离子注入的能量决定，而能否形成分离所需的缺陷密度由离子注入的剂量决定，因此，在离子注入的过程中要选择合适的离子注入剂量和离子注入能量。优选地，本实施例中，对于钽酸锂，采用氢离子注入，氢离子能量在20keV-180keV之间，离子束剂量范围为5×1016cm-2-5×1017cm-2，注入温度为室温。
在另一示例中，同样在所述第一表面及所述第二表面进行单类型离子注入，但在该示例中，所注入的离子为氦(He)离子，所述氦离子会在所述第一衬底内预设深度产生缺陷形成所述第一缺陷层及所述第二缺陷层，所述氦离子会聚集在所述缺陷中并产生压强，所述缺陷在所述缺陷层内呈高斯分布，在后续的处理过程中，部分所述第一衬底可以从缺陷浓度最大处实现剥离。优选地，本实施例中，对于铌酸锂单晶衬底，采用氦离子注入，氦离子能量在50keV-180keV之间，离子束剂量范围为1×1016cm-2-1×1017cm-2，注入温度为室温。
在又一示例中，在所述第一表面及所述第二表面进行两种类型离子的共注入，注入的离子为氢离子及氦离子，其中，所述氢离子如上所述用于形成缺陷，所述缺陷在所述第一缺陷层及所述第二缺陷层内呈高斯分布；而所述氦离子属于惰性元素，所述氦离子可以被所述氢离子形成的平台缺陷捕获并通过物理作用使这些平台型缺陷扩大并相互结合，最终形成可以分离所述第一衬底的裂痕，进而促进部分所述第一衬底从缺陷浓度最大处实现剥离。在所述第一表面及所述第二表面进行氢离子及氦离子共注入，所述氦离子可以被所述氢离子形成的缺陷捕获，进而进入原子间隙中并施加压强，相当于在所述氢离子已产生的缺陷内部施加了一额外的作用力，可以有效地促进部分所述第一衬底在离子注入剂量较低的情况下剥离，即可以有效地降低离子注入的总剂量，进而缩短了制备周期，节约了生产成本。另外，所述氢离子及所述氦离子共注入的方式可以依次进行注入，也可以同时进行注入，即所述氢离子的注入可以在所述氦离子的注入之前进行，也在所述氦离子的注入之后进行，还可以与所述氦离子的注入同时进行。需要说明的是，为了使得注入的所述氦离子容易被所述氢离子形成的缺陷所捕获，所述氦离子注入的深度需与所述氢离子注入的深度相同或相近，即需要保证所述氦离子的射程(Rp)在所述氢离子注入的射程附近。
接着，如图1中的S3及图4所示，进行步骤3)，提供第二衬底200及第三衬底300，所述第二衬底200具有第一键合面200a，所述第三衬底300具有第二键合面300a，并将所述第一键合面200a与所述第一衬底100的所述第一表面100a进行键合，将所述第二键合面300a与所述第一衬底100的所述第二表面100b进行键合。
具体的，该步骤中，提供第二衬底200以及第三衬底300，将提供的两个衬底键合在进行双面离子注入的所述第一衬底100的两个注入表面，进行双面键合，其中，所述第二衬底200可以是硅基衬底，也可以是石英衬底等，并不以此为限，另外，所述第三衬底300可以是硅基衬底，也可以是石英衬底等，并不以此为限，在一示例中，所述第二衬底200和所述第三衬底300可以均为硅衬底，如具有高电阻的衬底，优选地，本实施例中，所述第二衬底200和所述第三衬底300均为具有高电阻的硅衬底，如，高阻硅衬底，所述硅衬底的电阻率介于50Ω.cm-25000Ω.cm之间，优选大于2000Ω.cm，从而基于硅的高声阻，反射表面波能量使表面波限制在表面，可以提高Q值；同时，高电阻起到电学隔离作用，降低电学损耗。
作为示例，如图5所示，所述第二衬底200包括第一硅基衬底，所述第一硅基衬底包括第一支撑硅层201及形成于所述第一支撑硅层表面的第一中间层202，且所述第一中间层远离所述第一支撑硅层一侧的表面构成所述第一键合面200a；所述第三衬底包括第二硅基衬底，所述第二硅基衬底包括第二支撑硅层301及形成于所述第二支撑硅层表面的第二中间层302，且所述第二中间层远离所述第二支撑硅层一侧的表面构成所述第二键合面300a。
作为示例，所述第一中间层201包括氧化硅层，所述第一中间层的厚度介于20nm-2μm之间；所述第二中间层202包括氧化硅层，所述第二中间层的厚度介于20nm-2μm之间。
具体的，在一示例中，所述第二衬底200及所述第三衬底300可以是相同衬底，如同为硅基衬底，还可以是叠层结构，其结构可以依据实际需求设置，其中，所述第一支撑硅层201及所述第二支撑硅层301可以是硅材料构成，所述第一中间层201及所述第二中间层202可以为但不仅限于氧化硅层，本示例中优选为氧化硅，可以采用热氧化工艺或沉积工艺形成。其厚度可以依据实际需求设定，本示例中，所述第一中间层201的厚度优选介于10nm-200nm，所述第二中间层202的厚度优选介于10nm-200nm。
作为一示例，步骤2)中，所述第一缺陷层101的深度与所述第二缺陷层102的深度概呈相同，步骤3)中，所述第二衬底200的材料与所述第三衬底300的材料相同，且所述第一衬底与所述第二衬底和所述第三衬底具有不同的膨胀系数。
具体的，在一示例中，所述第二衬底200及所述第三衬底300选择为相同的衬底，同时，在进行离子注入过程中，在所述第一衬底100中形成的第一缺陷层101的深度和所述第二缺陷层102的深度概呈相同，是指所述第一缺陷层101和所述第二缺陷层102的深度相同或相接近，如二者可以相差几个或十几个纳米等，优选为二者深度完全相同，进一步，所述第一衬底100与所述第二衬底200、第三衬底300为不同的衬底，第一衬底100与其他两者具有不同的膨胀系数，如所述第一衬底以压电单晶衬底为例，所述第二衬底、第三衬底均以硅衬底为例，在该示例中，对所述第一衬底100进行双面离子注入，且采用双面键合的方式，可以使压电晶圆两面的损伤趋于一致，避免引入除热失配以外的其他局部材料性能失配；另外，很大程度上采用双面离子注入，在最后剥离之后同时得到两个异质结构，提高了产率，本发明的方案中，后续退火剥离过程中，由于压电单晶晶圆由于两个表面都与相同的硅基衬底键合，所以两键合表面的热失配互相补偿，使得晶圆形变量趋于最小，从而降低了热应变与热应力，甚至使得产生的热应力相互完全抵消，总体效果相当于降低了热适配，从而可以制备得到高质量的异质结构薄膜。也就是说，在第二衬底与第三衬底为相同衬底，且第一衬底与二者不同的情况下，可以通过对第一衬底进行双面离子注入的方式，并进行双面键合，从而可以通过缺陷层的深度等控制高温条件下两个键合界面处由于膨胀系数不同产生的热应力可以相互抵消，从而减小衬底变形。
作为示例，步骤3)中，将所述第一键合面200a与所述第一表面100a以及将所述第二键合面300a与所述第二表面100b进行键合的步骤包括：
3-1)对所述第一表面100a、所述第二表面100b、所述第一键合面200a以及所述第二键合面300a中的至少一者依次采用兆声水及去离子水进行第一次冲洗并烘干；
3-2)对所述第一表面100a、所述第二表面100b、所述第一键合面200a以及所述第二键合面300a中的至少一者进行等离子体表面活化处理；
3-3)对进行所述活化处理的表面依次采用兆声水及去离子水进行第二次冲洗并烘干；
3-4)将所述第一键合面与所述第一表面、所述第二键合面与所述第二表面进行键合。
具体的，对于进行键合的键合方式，可以是直接键合、介质层键合、金属键合或阳极键合等等，依据实际需求选择，还可以是真空键合，日本的SAB键合均可，在一优选示例中，选择本示例的亲水性键合方式，其中，键合之间优选对所述第一表面100a、所述第二表面100b、所述第一键合面200a以及所述第二键合面300a均进行表面的所述第一次冲洗，用兆声水和去离子水分别冲洗并热烘甩干，以去除表面的颗粒等，有利于键合的实施；并优选对所有需要键合的表面进行等离子体活化处理，在一示例中，在氧气或氩气或氮气氛，在0.1～10mbar压强下对各衬底表面，如硅基衬底和压电单晶晶圆的待键合面，分别用等离子体表面处理10到120s，使表面活化，从而可以提高表面活性，有利于键合的顺利实施，使得到的键合在一起的“三明治”结构更加牢固；接着，在进行所述等离子体表面活化处理之后，还包括对各待键合的表面进行第二次冲洗的步骤，用兆声水和去离子水分别冲洗并热烘甩干，从而可以去除表面颗粒并形成水分子层，提高键合质量。
作为示例，步骤3-1)中进行所述第一次冲洗之前还包括步骤：对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者进行RCA标准清洗的步骤；
作为示例，步骤3-4)中进行所述键合的键合温度介于室温至150℃之间。
具体的，键合过程中的键合温度可以根据实际需要进行设定，优选地，所述键合温度为50℃～120℃，更为优选地，本实施例中，所述键合温度为80至100℃之间，另外，在一优选示例中，还在进行所述第一次冲洗之前进行RCA标准清洗。
最后，如图1中的S4及图6所示，进行步骤4)，沿所述第一缺陷层101剥离所述第一衬底100，使得所述第一衬底100的一部分转移至所述第二衬底200上，以在所述第二衬底上形成第一剥离层103，并沿所述第二缺陷层102剥离所述第一衬底100，使得所述第一衬底的一部分转移至所述第三衬底300上，以在所述第三衬底上形成第二剥离层104，获得由键合的所述第二衬底200和所述第一剥离层103构成的第一异质薄膜结构，以及由键合的所述第三衬底300和所述第二剥离层104构成的第二异质薄膜结构。
具体的，在上述剥离的过程中，如对所述第一衬底100进行双面离子注入，且采用双面键合的方式，可以使第一衬底两面的损伤趋于一致，避免引入除热失配以外的其他局部材料性能失配；另外，很大程度上采用双面离子注入，在最后剥离之后同时得到两个异质结构，提高了产率，本发明的方案中，后续退火剥离过程中，由于第一衬底由于两个表面都与相同的衬底(第一衬底及第二衬底)键合，所以两键合表面的热失配互相补偿，使得衬底形变量趋于最小，从而降低了热应变与热应力，甚至使得产生的热应力相互完全抵消，总体效果相当于降低了热适配，从而可以制备得到高质量的异质结构薄膜。
作为示例，步骤4)中，通过退火处理的方式使所述第一衬底100中的所述第一缺陷层101与所述第二缺陷层102同时剥离。
具体的，基于本发明的方案，在该步骤中可以形成完整的第一异质薄膜结构及第二异质薄膜结构，在一示例中，通过退火的方式同时实现沿所述第一缺陷层及所述第二缺陷层处的剥离，其中，所述退火处理过程中，退火升温速率介于0.5℃/min-10℃/min之间，退火温度介于100℃-200℃之间，退火气氛包括氧气、氩气、氮气中的任意一种或真空环境。退火剥离后，形成一部分第一衬底余料105，其经过处理后可以循环利用，如作为第一衬底继续使用。
在一示例中，采用两段式退火的方式，先于第一温度下进行退火，再于第二温度下进行退火，其中，所述第一温度低于所述第二温度，先在较低的温度(如所述第一温度)下进行较长时间的退火，可以使所述H离子和/或He离子有足够的迁移能量形成缺陷，即促进H或He在材料中的扩散并与材料中的缺陷结合，但又保证不至于使大量所述H离子和所述He离子逃逸出所述InP衬底；进而再在较高的温度(如所述第二温度)下进行退火，可使形成的所述缺陷层12中的缺陷连城一条缺陷带，以致产生剥离。其中，在退火过程中，H和/或He的聚集会受热膨胀，增加缺陷内部的压强，导致化学键的断裂及缺陷的增值，在缺陷层处形成平台型的缺陷带，并最终导致InP薄膜的剥离。从而，低温预退火与高温后退火结合的复合退火过程与直接退火过程相比，可以更加缩短退火时间，另外，所述退火工艺优选在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行。
作为示例，步骤3)与步骤4)之间还包括步骤：对步骤3)得到的结构进行预退火处理。
具体的，在键合之后退火剥离之前，还包括对键合的结构进行预退火的工艺，以加固所述键合界面质量，即加过所述第一衬底100与所述第二衬底200及第一衬底100与第三衬底300的键合效果，其中，在一示例中，所述预退火处理过程中，预退火升温速率介于0.5℃/min-10℃/min之间，预退火温度介于80℃-140℃之间，预退火时间介于60min-600min之间，预退火气氛包括氧气、氩气、氮气中的任意一种或真空环境。
具体的，在一示例中，在进行所述退火处理的过程当中，还包括在所述第一缺陷层及所述第二缺陷层处施加横向机械力的步骤，以实现部分所述第一衬底自所述第一缺陷层及所述第二缺陷层处剥离，可以降低离子总注入剂量，促进部分所述第一衬底的剥离，得到所述异质薄膜结构，从而缩短了制备周期，节约了生产成本。
另外，在一示例中，对于声表面波衬底，对于单一压电单晶衬底、硅基压电单晶厚膜衬底，本发明的方法可以得到在硅基衬底上异质集成压电单晶薄膜，由单一材料进步为复合异质材料，实现器件性能调控；由厚膜进步为薄膜，减低损耗并且克服传统外延方法制备薄膜时引入大量缺陷的弊端，确保了薄膜的单晶质量；本申请的结构作为的衬底，将机械波能量局域在表层压电单晶薄膜内，降低机械波能量损耗，提高了器件Q值，并且在中间层设置二氧化硅，起到温补作用，降低了器件频率温度系数TCF，减小温漂，器件性能提高。
综上所述，本发明提供一种异质薄膜结构的制备方法，包括：1)提供第一衬底，所述第一衬底具有相对的第一表面及第二表面；2)自所述第一表面对所述第一衬底进行第一离子注入，以在所述第一衬底中形成第一缺陷层，自所述第二表面对所述第一衬底进行第二离子注入，以在所述第一衬底中形成第二缺陷层，所述第一缺陷层与所述第二缺陷层之间具有间距，所述第一缺陷层靠近所述第一表面且远离所述第二表面，所述第二缺陷层靠近所述第二表面且远离所述第一表面；3)提供第二衬底及第三衬底，所述第二衬底具有第一键合面，所述第三衬底具有第二键合面，并将所述第一键合面与所述第一衬底的所述第一表面进行键合，将所述第二键合面与所述第一衬底的所述第二表面进行键合；4)沿所述第一缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第二衬底上，以在所述第二衬底上形成第一剥离层，并沿所述第二缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第三衬底上，以在所述第三衬底上形成第二剥离层，获得由键合的所述第二衬底和所述第一剥离层构成的第一异质薄膜结构，以及由键合的所述第三衬底和所述第二剥离层构成的第二异质薄膜结构。通过上述方案，本发明提供一种异质薄膜结构的制备方法，如可以是提供一种高质量硅基压电单晶薄膜的制备方法，本发明采用双面进行离子注入和进行双面键合的方式，解决了异质衬底制备中，由于热失配导致的键合晶圆解键合甚至碎裂的问题，本发明的上述工艺方法，提高了衬底的产量以及效率，同时，本发明的方案为高效声表面波滤波器的制备提供衬底支持。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种异质薄膜结构的制备方法，其特征在于，包括如下步骤：
1)提供第一衬底，所述第一衬底具有相对的第一表面及第二表面；
2)自所述第一表面对所述第一衬底进行第一离子注入，以在所述第一衬底中形成第一缺陷层，自所述第二表面对所述第一衬底进行第二离子注入，以在所述第一衬底中形成第二缺陷层，所述第一缺陷层与所述第二缺陷层之间具有间距，且所述第一缺陷层靠近所述第一表面远离所述第二表面，所述第二缺陷层靠近所述第二表面远离所述第一表面；
3)提供第二衬底及第三衬底，所述第二衬底具有第一键合面，所述第三衬底具有第二键合面，并将所述第一键合面与所述第一衬底的所述第一表面进行键合，将所述第二键合面与所述第一衬底的所述第二表面进行键合；以及
4)沿所述第一缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第二衬底上，以在所述第二衬底上形成第一剥离层，并沿所述第二缺陷层剥离所述第一衬底，使得所述第一衬底的一部分转移至所述第三衬底上，以在所述第三衬底上形成第二剥离层，获得由键合的所述第二衬底和所述第一剥离层构成的第一异质薄膜结构，以及由键合的所述第三衬底和所述第二剥离层构成的第二异质薄膜结构。
2.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，步骤2)中，所述第一缺陷层的深度与所述第二缺陷层的深度概呈相同，步骤3)中，所述第二衬底与所述第三衬底的材料相同，且所述第一衬底与所述第二衬底和所述第三衬底具有不同的膨胀系数。
3.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，步骤2)中，进行所述第一离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种；进行所述第二离子注入的方式包括氢离子单一离子注入、氦离子单一离子注入以及氢离子和氦离子共同离子注入中的任意一种。
4.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，步骤3)中，将所述第一键合面与所述第一表面以及将所述第二键合面与所述第二表面进行键合的步骤包括：
3-1)对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者依次采用兆声水及去离子水进行第一次冲洗并烘干；
3-2)对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者进行等离子体表面活化处理；
3-3)对进行所述活化处理的表面依次采用兆声水及去离子水进行第二次冲洗并烘干；
3-4)将所述第一键合面与所述第一表面、所述第二键合面与所述第二表面进行键合。
5.根据权利要求4所述的异质薄膜结构的制备方法，其特征在于，步骤3-1)中，进行所述第一次冲洗之前还包括步骤：对所述第一表面、所述第二表面、所述第一键合面以及所述第二键合面中的至少一者进行RCA标准清洗；步骤3-4)中，进行所述键合的键合温度介于室温至150℃之间。
6.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，步骤4)中，通过退火处理的方式使所述第一衬底中的所述第一缺陷层与所述第二缺陷层同时剥离。
7.根据权利要求6所述的异质薄膜结构的制备方法，其特征在于，步骤3)与步骤4)之间还包括步骤：对步骤3)得到的结构进行预退火处理。
8.根据权利要求7所述的异质薄膜结构的制备方法，其特征在于，所述预退火处理过程中，预退火升温速率介于0.5℃/min-10℃/min之间，预退火温度介于80℃-140℃之间，预退火时间介于60min-600min之间，预退火气氛包括氧气、氩气、氮气中的任意一种或真空环境；所述退火处理过程中，退火升温速率介于0.5℃/min-10℃/min之间，退火温度介于100℃-200℃之间，退火气氛包括氧气、氩气、氮气中的任意一种或真空环境。
9.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，步骤1)中，所述第一衬底包括压电单晶衬底，步骤2)中，所述第二衬底包括硅基衬底或石英衬底，所述第三衬底包括硅基衬底或石英衬底。
10.根据权利要求9所述的异质薄膜结构的制备方法，其特征在于，所述压电单晶衬底的导电率介于1×10-13Ω-1m-1-1×10-11Ω-1m-1之间；所述压电单晶衬底包括X切0度铌酸锂衬底、Z切0度铌酸锂衬底、Y切0度铌酸锂衬底、Y切36度铌酸锂衬底、Y切128度铌酸锂衬底、Z切0度钽酸锂衬底、Y切42度钽酸锂衬底及Y切36度钽酸锂衬底中的任意一种。
11.根据权利要求1所述的异质薄膜结构的制备方法，其特征在于，所述第一衬底的厚度介于0.2mm-0.6mm之间；所述第一缺陷层的深度介于50nm-2μm之间；所述第二缺陷层的深度介于50nm-2μm之间。
12.根据权利要求1-11中任意一项所述的异质薄膜结构的制备方法，其特征在于，步骤3)中，所述第二衬底包括第一硅基衬底，所述第一硅基衬底包括第一支撑硅层及形成于所述第一支撑硅层表面的第一中间层，且所述第一中间层远离所述第一支撑硅层一侧的表面构成所述第一键合面；所述第三衬底包括第二硅基衬底，所述第二硅基衬底包括第二支撑硅层及形成于所述第二支撑硅层表面的第二中间层，且所述第二中间层远离所述第二支撑硅层一侧的表面构成所述第二键合面。
13.根据权利要求12所述的异质薄膜结构的制备方法，其特征在于，所述第一中间层包括氧化硅层，所述第一中间层的厚度介于20nm-2μm之间；所述第二中间层包括氧化硅层，所述第二中间层的厚度介于20nm-2μm之间。
CN201811035898.0A 2018-09-06 2018-09-06 异质薄膜结构的制备方法 Active CN110880920B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811035898.0A CN110880920B (zh) 2018-09-06 2018-09-06 异质薄膜结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811035898.0A CN110880920B (zh) 2018-09-06 2018-09-06 异质薄膜结构的制备方法

Publications (2)

Publication Number Publication Date
CN110880920A true CN110880920A (zh) 2020-03-13
CN110880920B CN110880920B (zh) 2021-01-19

Family

ID=69727028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811035898.0A Active CN110880920B (zh) 2018-09-06 2018-09-06 异质薄膜结构的制备方法

Country Status (1)

Country Link
CN (1) CN110880920B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799367A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN111799365A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN111880124A (zh) * 2020-07-10 2020-11-03 中国科学院上海微系统与信息技术研究所 一种高频可调节磁场探测器的制备方法及磁场探测器
CN112737541A (zh) * 2020-12-24 2021-04-30 北京航天微电科技有限公司 一种tc-saw谐振器、制作方法和滤波器
CN113193109A (zh) * 2021-04-30 2021-07-30 济南晶正电子科技有限公司 一种复合薄膜的制备方法及复合薄膜
CN115867105A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种同步制备两片复合压电衬底的方法
CN115867107A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种利用键合技术同步制备两片复合压电衬底的方法
CN115867106A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种复合压电衬底及其制备方法与应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258591A (zh) * 2005-09-08 2008-09-03 Soi科技公司 制造绝缘体上半导体型异质结构的方法
US20140342500A1 (en) * 2010-12-08 2014-11-20 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding
US20150262862A1 (en) * 2012-10-15 2015-09-17 Shin-Etsu Chemical Co., Ltd. Method for producing nanocarbon film and nanocarbon film
CN106711027A (zh) * 2017-02-13 2017-05-24 中国科学院上海微系统与信息技术研究所 晶圆键合方法及异质衬底制备方法
CN108336219A (zh) * 2018-03-15 2018-07-27 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258591A (zh) * 2005-09-08 2008-09-03 Soi科技公司 制造绝缘体上半导体型异质结构的方法
US20140342500A1 (en) * 2010-12-08 2014-11-20 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding
US20150262862A1 (en) * 2012-10-15 2015-09-17 Shin-Etsu Chemical Co., Ltd. Method for producing nanocarbon film and nanocarbon film
CN106711027A (zh) * 2017-02-13 2017-05-24 中国科学院上海微系统与信息技术研究所 晶圆键合方法及异质衬底制备方法
CN108336219A (zh) * 2018-03-15 2018-07-27 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799367A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN111799365A (zh) * 2020-06-29 2020-10-20 中国科学院上海微系统与信息技术研究所 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN111880124A (zh) * 2020-07-10 2020-11-03 中国科学院上海微系统与信息技术研究所 一种高频可调节磁场探测器的制备方法及磁场探测器
CN111880124B (zh) * 2020-07-10 2021-11-19 中国科学院上海微系统与信息技术研究所 一种高频可调节磁场探测器的制备方法
CN112737541A (zh) * 2020-12-24 2021-04-30 北京航天微电科技有限公司 一种tc-saw谐振器、制作方法和滤波器
CN112737541B (zh) * 2020-12-24 2023-09-29 北京航天微电科技有限公司 一种tc-saw谐振器、制作方法和滤波器
CN113193109A (zh) * 2021-04-30 2021-07-30 济南晶正电子科技有限公司 一种复合薄膜的制备方法及复合薄膜
CN115867105A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种同步制备两片复合压电衬底的方法
CN115867107A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种利用键合技术同步制备两片复合压电衬底的方法
CN115867106A (zh) * 2023-02-27 2023-03-28 青禾晶元(天津)半导体材料有限公司 一种复合压电衬底及其制备方法与应用
CN115867107B (zh) * 2023-02-27 2023-12-08 青禾晶元(天津)半导体材料有限公司 一种利用键合技术同步制备两片复合压电衬底的方法
CN115867106B (zh) * 2023-02-27 2023-12-08 青禾晶元(天津)半导体材料有限公司 一种复合压电衬底及其制备方法与应用

Also Published As

Publication number Publication date
CN110880920B (zh) 2021-01-19

Similar Documents

Publication Publication Date Title
CN110880920B (zh) 异质薄膜结构的制备方法
CN108493334B (zh) 一种薄膜异质结构的制备方法
CN110137341B (zh) 单晶压电薄膜异质衬底的制备方法
WO2018006883A1 (zh) 利用薄膜转移技术制备薄膜体声波器件的方法
CN110534474B (zh) 衬底上薄膜的制备方法
KR101379409B1 (ko) 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조
JP4743258B2 (ja) 圧電デバイスの製造方法
KR101635151B1 (ko) 압전 디바이스 및 압전 디바이스의 제조방법
KR102671257B1 (ko) 복합 구조체 및 관련 제조 방법
JP5415129B2 (ja) 貼り合わせ基板の製造方法
EP1766676A1 (fr) Support d'epitaxie hybride et son procede de fabrication
KR102229397B1 (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
TWI610336B (zh) 一種薄膜的製備方法
CN112260660B (zh) 一种复合基底、复合薄膜及其制备方法
JP2018085536A (ja) 多層半導体デバイス作製時の低温層転写方法
JP2009253184A (ja) 貼り合わせ基板の製造方法
CN116669523A (zh) 一种热释电复合薄膜的制备方法
KR101302071B1 (ko) 제공 기판의 인장 응력 조건을 감소시키기 위한 이종 구조체의 제조 방법
CN116613058A (zh) 一种复合基底、复合薄膜及其制备方法
CN113541626A (zh) 一种复合单晶压电基板及制备方法
CN113097124B (zh) 异质集成GaN薄膜及GaN器件的制备方法
CN110739214A (zh) 一种减少注入损伤制备soi的方法
CN113540339B (zh) 一种制备压电复合薄膜的方法及压电复合薄膜
CN112382559B (zh) 一种异质薄膜结构及其制备方法
CN117116759A (zh) 一种衬底外延层表面寄生电导效应的方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20220321

Address after: 201800 zone a, floor 2, building 2, No. 168, xinlai Road, Jiading District, Shanghai

Patentee after: Shanghai Xinsi polymer semiconductor Co.,Ltd.

Address before: 200050 865 Changning Road, Changning District, Changning District, Shanghai.

Patentee before: SHANGHAI INSTITUTE OF MICROSYSTEM AND INFORMATION TECHNOLOGY, CHINESE ACADEMY OF SCIENCES

TR01 Transfer of patent right