CN110797315A - 一种晶圆级封装分割方法及晶圆级封装器件 - Google Patents
一种晶圆级封装分割方法及晶圆级封装器件 Download PDFInfo
- Publication number
- CN110797315A CN110797315A CN201911076433.4A CN201911076433A CN110797315A CN 110797315 A CN110797315 A CN 110797315A CN 201911076433 A CN201911076433 A CN 201911076433A CN 110797315 A CN110797315 A CN 110797315A
- Authority
- CN
- China
- Prior art keywords
- wafer
- layer wafer
- window layer
- grooves
- dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 43
- 238000000227 grinding Methods 0.000 claims abstract description 33
- 239000000945 filler Substances 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 238000005520 cutting process Methods 0.000 claims abstract description 16
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 230000011218 segmentation Effects 0.000 claims description 14
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 5
- 238000005108 dry cleaning Methods 0.000 claims description 4
- 239000004693 Polybenzimidazole Substances 0.000 claims description 3
- 239000004698 Polyethylene Substances 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920001971 elastomer Polymers 0.000 claims description 3
- 239000012188 paraffin wax Substances 0.000 claims description 3
- 229920002480 polybenzimidazole Polymers 0.000 claims description 3
- -1 polyethylene Polymers 0.000 claims description 3
- 229920000573 polyethylene Polymers 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 239000005060 rubber Substances 0.000 claims description 3
- 239000001993 wax Substances 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000003960 organic solvent Substances 0.000 description 3
- PFNQVRZLDWYSCW-UHFFFAOYSA-N (fluoren-9-ylideneamino) n-naphthalen-1-ylcarbamate Chemical compound C12=CC=CC=C2C2=CC=CC=C2C1=NOC(=O)NC1=CC=CC2=CC=CC=C12 PFNQVRZLDWYSCW-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- FXHOOIRPVKKKFG-UHFFFAOYSA-N N,N-Dimethylacetamide Chemical compound CN(C)C(C)=O FXHOOIRPVKKKFG-UHFFFAOYSA-N 0.000 description 2
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 2
- 239000005083 Zinc sulfide Substances 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 239000010431 corundum Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910052984 zinc sulfide Inorganic materials 0.000 description 2
- DRDVZXDWVBGGMH-UHFFFAOYSA-N zinc;sulfide Chemical compound [S-2].[Zn+2] DRDVZXDWVBGGMH-UHFFFAOYSA-N 0.000 description 2
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
Abstract
本申请公开了晶圆级封装分割方法，包括获得由窗口层晶圆和器件层晶圆键合成的预处理晶圆，窗口层晶圆具有多个间隔排列的功能型凹槽和第一分割凹槽，器件层晶圆具有多个第二分割凹槽、读出电路和多个微桥结构；研磨窗口层晶圆，直至窗口层晶圆的厚度等于或小于第一分割凹槽的深度；通过读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能；将预设填充物填充至晶圆级测试后的预处理晶圆的第一分割凹槽和第二分割凹槽，得到填充后预处理晶圆；研磨填充后预处理晶圆的器件层晶圆，直至器件层晶圆的厚度等于或小于第二分割凹槽的深度，得到待分割晶圆；去除预设填充物，得到单个的晶圆级封装器件，提高晶圆级封装器件的良率和生产效率，降低成本。
Description
技术领域
本申请涉及半导体封装切割技术领域，特别是涉及一种晶圆级封装分割方法及晶圆级封装器件。
背景技术
晶圆级封装是以BGA(Ball Grid Array，球状引脚栅格阵列封装技术)技术为基础，以晶圆为加工对象，在圆片上同时对众多芯片进行封装、老化、测试，最后切割成单个的晶圆级封装器件。
目前在晶圆级封装工艺过程中，在得到键合好的器件晶圆后，键合好的器件晶圆中相邻的晶圆级封装器件之间存在用于分割封装后芯片的分割区域，利用划片机对分割区域进行切割便得到单个的晶圆级封装器件。但是，在切割过程中容易产生崩边等缺陷，造成晶圆级封装器件的良率降低、成本升高，另一方面，划片机进行划片需要较宽的分割区域，限制了单张晶圆上器件的排布数量，从而使晶圆级封装器件的生产效低，生产升本高。
因此，如何解决晶圆级封装工艺中的崩边问题以及单张晶圆上芯片排布数量有限的问题应是本领域技术人员重点关注的。
发明内容
本申请的目的是提供一种晶圆级封装分割方法及晶圆级封装器件，以提高晶圆级封装器件良率以及晶圆级封装器件的生产效率，降低成本。
为解决上述技术问题，本申请提供一种晶圆级封装分割方法，包括：
获得由窗口层晶圆和器件层晶圆键合成的预处理晶圆，其中，所述窗口层晶圆具有多个间隔排列的功能型凹槽和第一分割凹槽，所述器件层晶圆具有多个分别与所述第一分割凹槽对应的第二分割凹槽和读出电路，以及多个分别与所述功能型凹槽对应的微桥结构；
研磨所述预处理晶圆的所述窗口层晶圆，直至所述窗口层晶圆的厚度等于或者小于所述第一分割凹槽的深度；
通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能；
将预设填充物填充至晶圆级测试后的预处理晶圆的所述第一分割凹槽和所述第二分割凹槽，得到填充后预处理晶圆；
研磨所述填充后预处理晶圆的所述器件层晶圆，直至所述器件层晶圆的厚度等于或者小于所述第二分割凹槽的深度，得到待分割晶圆；
去除所述待分割晶圆中的所述预设填充物，得到单个的晶圆级封装器件。
可选的，所述获得由窗口层晶圆和器件层晶圆通过焊料环键合成的预处理晶圆包括：
获得待处理窗口层晶圆；
刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆；
获得待处理器件层晶圆；
在所述待处理器件层晶圆的上表面制作多个分别与所述功能型凹槽对应的所述微桥结构和多个分别与所述第一分割凹槽对应的所述读出电路，得到预处理器件层晶圆；
刻蚀所述预处理器件层晶圆形成多个分别与所述第一分割凹槽对应的第二分割凹槽，得到所述器件层晶圆；
将所述窗口层晶圆与所述器件层晶圆进行键合，得到所述预处理晶圆。
可选的，在所述刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆之后，还包括：
在所述功能型凹槽的底部制作第一增透膜和薄膜型吸气剂。
可选的，在所述刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆之后，还包括：
在所述第一分割凹槽中填充保护介质；
相应的，在所述通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能之前，还包括：
去除所述保护介质。
可选的，所述研磨所述预处理晶圆的所述窗口层晶圆，直至所述窗口层晶圆的厚度等于所述第一分割凹槽的深度之后，还包括：
在研磨后的窗口层晶圆的上表面形成第二增透膜。
可选的，所述去除所述保护介质包括：
采用干法清洗和/或湿法清洗，去除所述保护介质。
可选的，所述保护介质为聚酰亚胺或者聚苯并咪唑。
可选的，所述预设填充物为石蜡、树脂、橡胶、聚乙烯蜡中的任一种。
可选的，所述窗口层晶圆的厚度取值范围为400微米至725微米，包括端点值。
本申请还提供一种晶圆级封装器件，所述晶圆级封装器件由上述任一种所述的晶圆级封装分割方法得到。
本申请所提供的晶圆级封装分割方法，包括：获得由窗口层晶圆和器件层晶圆键合成的预处理晶圆，其中，所述窗口层晶圆具有多个间隔排列的功能型凹槽和第一分割凹槽，所述器件层晶圆具有多个分别与所述第一分割凹槽对应的第二分割凹槽和读出电路，以及多个分别与所述功能型凹槽对应的微桥结构；研磨所述预处理晶圆的所述窗口层晶圆，直至所述窗口层晶圆的厚度等于或者小于所述第一分割凹槽的深度；通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能；将预设填充物填充至晶圆级测试后的预处理晶圆的所述第一分割凹槽和所述第二分割凹槽，得到填充后预处理晶圆；研磨所述填充后预处理晶圆的所述器件层晶圆，直至所述器件层晶圆的厚度等于或者小于所述第二分割凹槽的深度，得到待分割晶圆；去除所述待分割晶圆中的所述预设填充物，得到单个的晶圆级封装器件。
可见，本申请的晶圆级封装分割方法在得到由窗口层晶圆和器件层晶圆键合成的预处理晶圆后，对预处理晶圆中的窗口层晶圆进行研磨减薄，使晶窗口层晶圆的厚度减薄至小于或等于自身具有的第一分割凹槽的深度，用填充物将第一分割凹槽和器件层晶圆中的第二分割凹槽填满，再对器件层晶圆进行研磨减薄，使器件层晶圆的厚度小于或等于第二分割凹槽的深度，此时相邻的晶圆级封装器件由第一分割凹槽和第二分割凹槽之间的预设填充物相连，最后去除预设填充物便得到单个的晶圆级封装器件，避免采用对预处理晶圆直接切割的方式，从而避免崩边问题出现，提高晶圆级封装器件的良率，降低成本，同时又可以减小分割前的单个晶圆级封装器件之间的距离，提高晶圆级封装器件的生产效率，降低成本。此外，本申请还提供一种具有上述优点的晶圆级封装器件。
附图说明
为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种晶圆级封装分割方法流程图；
图2至图7为本申请实施例所提供的一种晶圆级封装分割方法工艺流程图；
图8至图10为本申请实施例所提供的一种获得预处理晶圆的工艺流程图；
图11为本申请实施例所提供的制作第一增透膜的工艺流程图；
图12为本申请实施例所提供的另一种晶圆级封装分割方法流程图；
图13至图15为本申请实施例所提供的另一种晶圆级封装分割方法工艺流程图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，目前采用切割方式获得单个的晶圆级封装器件，易出现崩边等缺陷，造成晶圆级封装器件的良率降低、成本升高，另一方面，划片机进行划片需要较宽的分割区域，限制了单张晶圆上芯片的排布数量，从而使晶圆级封装器件的生产效低，生产升本高。
有鉴于此，本申请提供了一种晶圆级封装分割方法，请参考图1，图1为本申请实施例所提供的一种晶圆级封装分割方法流程图，该方法包括：
步骤S101：获得由窗口层晶圆和器件层晶圆键合成的预处理晶圆，其中，窗口层晶圆具有多个间隔排列的功能型凹槽和第一分割凹槽，器件层晶圆具有多个分别与第一分割凹槽对应的第二分割凹槽和读出电路，以及多个分别与功能型凹槽对应的微桥结构。
具体的，请参考图2中预处理晶圆1的结构示意图。
具体的，窗口层晶圆11和器件层晶圆12通过焊料环2在高温高压真空环境下熔化相互扩散完成键合，键合接触所在位置为功能型凹槽111和第一分割凹槽112之间的连接区域，使预处理晶圆1中形成多个密闭的真空腔。
需要指出的是，功能型凹槽111的深度小于第一分割凹槽112的深度，可选的，功能型凹槽111的深度取值范围在45微米至100微米之间，第一分割凹槽112的深度取值范围在129微米至340微米之间，包括所有端点值。
还需要指出的是，第一分割凹槽112的宽度大于第二分割凹槽121的宽度，第一分割凹槽112的宽度至少等于第二分割凹槽121的宽度与读出电路122的宽度之和。
优选地，第一分割凹槽的宽度取值范围为5微米至100微米，包括端点值，以提高预处理晶圆上晶圆级封装器件的排布效率，提高对预处理晶圆的利用率，提高晶圆级封装器件的生产效率。
步骤S102：研磨预处理晶圆的窗口层晶圆，直至窗口层晶圆的厚度等于或者小于第一分割凹槽的深度。
具体的，请参考图3，本步骤中采用化学机械研磨技术对窗口层晶圆11进行研磨减薄，研磨过程可分为粗磨和精磨，粗磨时使用碳化硅，精磨时使用刚玉，使窗口层晶圆11研磨后表面的面形精度、尺寸精度、表面粗糙度满足需求。
具体的，当窗口层晶圆的厚度小于第一分割凹槽的深度时，窗口层晶圆的厚度与第一分割凹槽的深度的差值的取值范围为20微米至50微米，包括端点值，以降低研磨的难度。
步骤S103：通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能。
具体的，请参考图4，研磨窗口层晶圆11之后读出电路122裸露，用测试探针台4进行性能测试。
步骤S104：将预设填充物填充至晶圆级测试后的预处理晶圆的第一分割凹槽和第二分割凹槽，得到填充后预处理晶圆。
具体的，请参考图5，本步骤中在第一分割凹槽112和第二分割凹槽121中填充预设填充物5。
可选的，预设填充物5为石蜡、树脂、橡胶、聚乙烯蜡中的任一种，也可以填充其他成本低、易去除的材料，本实施例中不做具体限定。
步骤S105：研磨填充后预处理晶圆的器件层晶圆，直至器件层晶圆的厚度等于或者小于第二分割凹槽的深度，得到待分割晶圆。
具体的，请参考图6，本步骤中采用化学机械研磨技术对器件层晶圆12进行研磨减薄，研磨过程可分为粗磨和精磨，粗磨时使用碳化硅，精磨时使用刚玉，使器件层晶圆12研磨后表面的面形精度、尺寸精度、表面粗糙度满足需求。
具体的，当器件层晶圆的厚度小于第二分割凹槽的深度时，器件层晶圆的厚度与第二分割凹槽的深度的差值的取值范围为20微米至50微米，包括端点值，以降低研磨的难度。
步骤S106：去除待分割晶圆中的预设填充物，得到单个的晶圆级封装器件。
具体的，请参考图7，本步骤中将预设填充物5去除，从而得到相互分离的单个晶圆级封装器件。
优选地，采用简便、易操作的湿法清洗方式去除预设填充物5，根据具体的预设填充物5种类选择合适的有机溶剂。
具体的，获得由窗口层晶圆和器件层晶圆通过焊料环键合成的预处理晶圆包括：
步骤S1011：获得待处理窗口层晶圆。
步骤S1012：刻蚀待处理窗口层晶圆形成多个间隔排列的功能型凹槽和第一分割凹槽，得到窗口层晶圆。
具体的，请参考图8，采用光刻技术和干法刻蚀技术在待处理窗口层晶圆11的下面进行刻蚀，刻蚀出功能型凹槽111和第一分割凹槽112。进一步的，在功能型凹槽111和第一分割凹槽112之间的连接区域镀制用于与器件层晶圆12进行键合与键合后真空度维持的焊料环2；采用光刻、掩膜技术在功能型凹槽111的底部制作薄膜型吸气剂3。
步骤S1013：获得待处理器件层晶圆。
步骤S1014：在待处理器件层晶圆的上表面制作多个分别与功能型凹槽对应的微桥结构和多个分别与第一分割凹槽对应的读出电路，得到预处理器件层晶圆。
具体的，请参考图9，采用IC晶圆加工技术在待处理器件层晶圆12的上表面制作读出电路122，采用光刻技术和干法刻蚀技术等技术制作氧化钒热敏电阻的微桥结构123，在待处理器件层晶圆12的上表面与窗口层晶圆11焊料环2对应的区域镀制焊料环2。
步骤S1015：刻蚀预处理器件层晶圆形成多个分别与第一分割凹槽对应的第二分割凹槽，得到器件层晶圆。
具体的，请参考图10，本步骤中采用光刻技术和干法刻蚀技术刻蚀预处理器件层晶圆12形成第二分割凹槽121。
步骤S1016：将窗口层晶圆与器件层晶圆进行键合，得到预处理晶圆。
具体的，将窗口层晶圆11和器件层晶圆12在真空环境下进行键合，焊料环2在高温高压真空环境下熔化相互扩散，形成密封的高真空的预处理晶圆1，如图2所示。
需要说明的是，本实施例中对在待处理器件层晶圆12上制作读出电路122、微桥结构123以及刻蚀第二分割凹槽121的顺序不做具体限定，可根据具体工艺进行调整；同理，本实施例中对得到窗口层晶圆11和得到器件层晶圆12的顺序也不做具体限定。
本实施例的晶圆级封装分割方法在得到由窗口层晶圆和器件层晶圆键合成的预处理晶圆后，对预处理晶圆中的窗口层晶圆进行研磨减薄，使晶窗口层晶圆的厚度减薄至小于或等于自身具有的第一分割凹槽的深度，用填充物将第一分割凹槽和器件层晶圆中的第二分割凹槽填满，再对器件层晶圆进行研磨减薄，使器件层晶圆的厚度小于或等于第二分割凹槽的深度，此时相邻的晶圆级封装器件由第一分割凹槽和第二分割凹槽之间的预设填充物相连，最后去除预设填充物便得到单个的晶圆级封装器件，避免采用对预处理晶圆直接切割的方式，从而避免崩边问题出现，提高晶圆级封装器件的良率，降低成本，同时又可以减小分割前的单个晶圆级封装器件之间的距离，提高晶圆级封装器件的生产效率，降低成本。
在上述实施例的基础上，在本申请的一个实施例中，在刻蚀待处理窗口层晶圆形成多个间隔排列的功能型凹槽和第一分割凹槽，得到窗口层晶圆之后，还包括：
在功能型凹槽的底部制作第一增透膜和薄膜型吸气剂。
具体的，请参考图11，本步骤中采用光刻、掩膜技术在功能型凹槽111的底部制作第一增透膜6，以增加对8微米至14微米波段的红外波的增透效果；制作薄膜型吸气剂3，以进一步保证键合后真空腔的真空度。。需要说明的是，本实施例中对第一增透膜6的种类不做具体限定，可自行设置。例如，第一增透膜6可以为硫化锌增透膜，或者硒化锌增透膜等等。
请参考图12，图12为本申请实施例所提供的一种晶圆级封装分割方法流程图，该方法包括：
步骤S201：获得待处理窗口层晶圆。
步骤S202：刻蚀待处理窗口层晶圆形成多个间隔排列的功能型凹槽和第一分割凹槽，得到窗口层晶圆。
步骤S203：在功能型凹槽的底部制作第一增透膜和薄膜型吸气剂。
步骤S204：在第一分割凹槽中填充保护介质。
具体的，请参考图13，本步骤中在第一分割凹槽中填充保护介质，保护介质的高度等于第一分割凹槽的深度，便于在对窗口层晶圆研磨使其减薄至第一分割凹槽的深度时，防止第一分割凹槽底部两侧因研磨导致单个晶圆级封装器件质量受损，进一步提升单个晶圆级封装器件的良率，降低成本，同时防止研磨液腐蚀读出电路。
具体的，保护介质为聚酰亚胺或者聚苯并咪唑或者有机硅等耐高温的、满足低温键合工艺的材料。
步骤S205：获得待处理器件层晶圆。
步骤S206：在待处理器件层晶圆的上表面制作多个分别与功能型凹槽对应的微桥结构和多个分别与第一分割凹槽对应的读出电路，得到预处理器件层晶圆。
步骤S207：刻蚀预处理器件层晶圆形成多个分别与第一分割凹槽对应的第二分割凹槽，得到器件层晶圆。
步骤S208：将窗口层晶圆与器件层晶圆进行键合，得到预处理晶圆。
步骤S209：研磨预处理晶圆的窗口层晶圆，直至窗口层晶圆的厚度等于或者小于第一分割凹槽的深度。
步骤S210：在研磨后的窗口层晶圆的上表面形成第二增透膜。
具体的，请参考图14，本步骤中采用光刻、掩膜技术在窗口层晶圆11的上表面制作第二增透膜8，且保护介质7的上表面不具有第二增透膜8，以增加对8微米至14微米波段的红外波的增透效果。并且，在键合后的窗口层晶圆11上形成第二增透膜8，还可以避免第二增透膜8受到损伤。
需要说明的是，本实施例中对第二增透膜8的种类不做具体限定，可自行设置。例如，第二增透膜8可以为硫化锌增透膜，或者硒化锌增透膜等等。
步骤S211：去除保护介质。
具体的，请参考图15，本步骤中采用干法清洗和/或湿法清洗，去除保护介质7。其中，干法清洗通常选择气体氧气、氮气、四氟化碳等，通过氧化反应去除保护介质7；湿法清洗可以选择N-甲基吡咯烷酮(NMP)有机溶剂、二甲基乙酰胺(DMAC)有机溶剂等通过溶解来去除保护介质7。
步骤S212：通过读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能。
步骤S213：将预设填充物填充至晶圆级测试后的预处理晶圆的第一分割凹槽和第二分割凹槽，得到填充后预处理晶圆。
步骤S214：研磨填充后预处理晶圆的器件层晶圆，直至器件层晶圆的厚度等于或者小于第二分割凹槽的深度，得到待分割晶圆。
步骤S215：去除待分割晶圆中的预设填充物，得到单个的晶圆级封装器件。
在上述任一实施例的基础上，在本申请的一个实施例中，窗口层晶圆的厚度取值范围为400微米至725微米，包括端点值，相较于常规窗口层晶圆的厚度，厚度有所增加，防止在封装前过程中窗口层晶圆出现破碎，降低成本。同理，器件层晶圆的厚度取值范围为400微米至725微米，包括端点值，有效解决器件层晶圆易碎的问题，降低生产成本。
本申请还提供一种晶圆级封装器件，晶圆级封装器件由上述任一晶圆级封装分割方法得到。
本申请所提供的晶圆级封装器件是对预处理晶圆中的窗口层晶圆进行研磨减薄，使晶窗口层晶圆的厚度减薄小于或等于至自身具有的第一分割凹槽的深度，用填充物将第一分割凹槽和器件层晶圆中的第二分割凹槽填满，再对器件层晶圆进行研磨减薄，使器件层晶圆的厚度小于或等于第二分割凹槽的深度，此时相邻的晶圆级封装器件由第一分割凹槽和第二分割凹槽之间的预设填充物相连，最后去除预设填充物得到的，在得到晶圆级封装器件过程中有效避免崩边问题的出现，使晶圆级封装器件的良率提高，成本降低，同时又因减小分割前的单个晶圆级封装器件之间的距离，使晶圆级封装器件的生产效率提高，成本降低。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
以上对本申请所提供的晶圆级封装分割方法及晶圆级封装器件进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
Claims (10)
1.一种晶圆级封装分割方法，其特征在于，包括：
获得由窗口层晶圆和器件层晶圆键合成的预处理晶圆，其中，所述窗口层晶圆具有多个间隔排列的功能型凹槽和第一分割凹槽，所述器件层晶圆具有多个分别与所述第一分割凹槽对应的第二分割凹槽和读出电路，以及多个分别与所述功能型凹槽对应的微桥结构；
研磨所述预处理晶圆的所述窗口层晶圆，直至所述窗口层晶圆的厚度等于或者小于所述第一分割凹槽的深度；
通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能；
将预设填充物填充至晶圆级测试后的预处理晶圆的所述第一分割凹槽和所述第二分割凹槽，得到填充后预处理晶圆；
研磨所述填充后预处理晶圆的所述器件层晶圆，直至所述器件层晶圆的厚度等于或者小于所述第二分割凹槽的深度，得到待分割晶圆；
去除所述待分割晶圆中的所述预设填充物，得到单个的晶圆级封装器件。
2.如权利要求1所述的晶圆级封装分割方法，其特征在于，所述获得由窗口层晶圆和器件层晶圆通过焊料环键合成的预处理晶圆包括：
获得待处理窗口层晶圆；
刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆；
获得待处理器件层晶圆；
在所述待处理器件层晶圆的上表面制作多个分别与所述功能型凹槽对应的所述微桥结构和多个分别与所述第一分割凹槽对应的所述读出电路，得到预处理器件层晶圆；
刻蚀所述预处理器件层晶圆形成多个分别与所述第一分割凹槽对应的第二分割凹槽，得到所述器件层晶圆；
将所述窗口层晶圆与所述器件层晶圆进行键合，得到所述预处理晶圆。
3.如权利要求2所述的晶圆级封装分割方法，其特征在于，在所述刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆之后，还包括：
在所述功能型凹槽的底部制作第一增透膜和薄膜型吸气剂。
4.如权利要求3所述的晶圆级封装分割方法，其特征在于，在所述刻蚀所述待处理窗口层晶圆形成多个间隔排列的所述功能型凹槽和所述第一分割凹槽，得到所述窗口层晶圆之后，还包括：
在所述第一分割凹槽中填充保护介质；
相应的，在所述通过所述读出电路进行晶圆级测试，获得经研磨的预处理晶圆的性能之前，还包括：
去除所述保护介质。
5.如权利要求4所述的晶圆级封装分割方法，其特征在于，所述研磨所述预处理晶圆的所述窗口层晶圆，直至所述窗口层晶圆的厚度等于或者小于所述第一分割凹槽的深度之后，还包括：
在研磨后的窗口层晶圆的上表面形成第二增透膜。
6.如权利要求5所述的晶圆级封装分割方法，其特征在于，所述去除所述保护介质包括：
采用干法清洗和/或湿法清洗，去除所述保护介质。
7.如权利要求6所述的晶圆级封装分割方法，其特征在于，所述保护介质为聚酰亚胺或者聚苯并咪唑。
8.如权利要求7所述的晶圆级封装分割方法，其特征在于，所述预设填充物为石蜡、树脂、橡胶、聚乙烯蜡中的任一种。
9.如权利要求1至8任一项所述的晶圆级封装分割方法，其特征在于，所述窗口层晶圆的厚度取值范围为400微米至725微米，包括端点值。
10.一种晶圆级封装器件，其特征在于，所述晶圆级封装器件由权利要求1至9任一项所述的晶圆级封装分割方法得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911076433.4A CN110797315B (zh) | 2019-11-06 | 2019-11-06 | 一种晶圆级封装分割方法及晶圆级封装器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911076433.4A CN110797315B (zh) | 2019-11-06 | 2019-11-06 | 一种晶圆级封装分割方法及晶圆级封装器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110797315A true CN110797315A (zh) | 2020-02-14 |
| CN110797315B CN110797315B (zh) | 2021-06-11 |
Family
ID=69443285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911076433.4A Active CN110797315B (zh) | 2019-11-06 | 2019-11-06 | 一种晶圆级封装分割方法及晶圆级封装器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110797315B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112582320A (zh) * | 2020-12-08 | 2021-03-30 | 北京烁科精微电子装备有限公司 | 一种交替式调度晶圆的方法、装置及晶圆清洗传输系统 |
| CN112614912A (zh) * | 2020-12-01 | 2021-04-06 | 浙江森尼克半导体有限公司 | 锑化铟芯片的制备方法 |
| CN113337800A (zh) * | 2020-03-02 | 2021-09-03 | 杭州海康微影传感科技有限公司 | 薄膜吸气剂及其制备方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904610A (en) * | 1988-01-27 | 1990-02-27 | General Instrument Corporation | Wafer level process for fabricating passivated semiconductor devices |
| US20020076873A1 (en) * | 2000-12-05 | 2002-06-20 | Spooner Timothy R. | Method and device for protecting micro electromechanical systems structures during dicing of a wafer |
| US6436794B1 (en) * | 2001-05-21 | 2002-08-20 | Hewlett-Packard Company | Process flow for ARS mover using selenidation wafer bonding before processing a media side of a rotor wafer |
| US20110156242A1 (en) * | 2009-12-24 | 2011-06-30 | Shinko Electric Industries Co., Ltd. | Semiconductor package and method of manufacturing the same |
| US20120013013A1 (en) * | 2010-07-19 | 2012-01-19 | Mariam Sadaka | Temporary semiconductor structure bonding methods and related bonded semiconductor structures |
| US20130288430A1 (en) * | 2007-03-19 | 2013-10-31 | Spansion Llc | Semiconductor device and method for manufacturing thereof |
| CN103466541A (zh) * | 2013-09-12 | 2013-12-25 | 上海矽睿科技有限公司 | 晶圆级封装方法以及晶圆 |
| CN103681535A (zh) * | 2012-09-01 | 2014-03-26 | 万国半导体股份有限公司 | 带有厚底部基座的晶圆级封装器件及其制备方法 |
| CN105448826A (zh) * | 2014-05-27 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆切割方法 |
| CN106098620A (zh) * | 2015-04-27 | 2016-11-09 | 株式会社迪思科 | 器件芯片的制造方法 |
| CN108117042A (zh) * | 2016-11-28 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
-
2019
- 2019-11-06 CN CN201911076433.4A patent/CN110797315B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4904610A (en) * | 1988-01-27 | 1990-02-27 | General Instrument Corporation | Wafer level process for fabricating passivated semiconductor devices |
| US20020076873A1 (en) * | 2000-12-05 | 2002-06-20 | Spooner Timothy R. | Method and device for protecting micro electromechanical systems structures during dicing of a wafer |
| US6436794B1 (en) * | 2001-05-21 | 2002-08-20 | Hewlett-Packard Company | Process flow for ARS mover using selenidation wafer bonding before processing a media side of a rotor wafer |
| US20130288430A1 (en) * | 2007-03-19 | 2013-10-31 | Spansion Llc | Semiconductor device and method for manufacturing thereof |
| US20110156242A1 (en) * | 2009-12-24 | 2011-06-30 | Shinko Electric Industries Co., Ltd. | Semiconductor package and method of manufacturing the same |
| US20120013013A1 (en) * | 2010-07-19 | 2012-01-19 | Mariam Sadaka | Temporary semiconductor structure bonding methods and related bonded semiconductor structures |
| CN103681535A (zh) * | 2012-09-01 | 2014-03-26 | 万国半导体股份有限公司 | 带有厚底部基座的晶圆级封装器件及其制备方法 |
| CN103466541A (zh) * | 2013-09-12 | 2013-12-25 | 上海矽睿科技有限公司 | 晶圆级封装方法以及晶圆 |
| CN105448826A (zh) * | 2014-05-27 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆切割方法 |
| CN106098620A (zh) * | 2015-04-27 | 2016-11-09 | 株式会社迪思科 | 器件芯片的制造方法 |
| CN108117042A (zh) * | 2016-11-28 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113337800A (zh) * | 2020-03-02 | 2021-09-03 | 杭州海康微影传感科技有限公司 | 薄膜吸气剂及其制备方法 |
| CN112614912A (zh) * | 2020-12-01 | 2021-04-06 | 浙江森尼克半导体有限公司 | 锑化铟芯片的制备方法 |
| CN112582320A (zh) * | 2020-12-08 | 2021-03-30 | 北京烁科精微电子装备有限公司 | 一种交替式调度晶圆的方法、装置及晶圆清洗传输系统 |
| CN112582320B (zh) * | 2020-12-08 | 2024-02-09 | 北京晶亦精微科技股份有限公司 | 一种交替式调度晶圆的方法、装置及晶圆清洗传输系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110797315B (zh) | 2021-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110797315B (zh) | 一种晶圆级封装分割方法及晶圆级封装器件 | |
| US20230207402A1 (en) | Directly bonded frame wafers | |
| US8154133B2 (en) | Semiconductor device having low dielectric constant film and manufacturing method thereof | |
| US8426245B2 (en) | Packaging method involving rearrangement of dice | |
| US6933211B2 (en) | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same | |
| US11688639B2 (en) | Semiconductor device and method | |
| US7112470B2 (en) | Chip dicing | |
| US9806036B2 (en) | Semiconductor wafer, semiconductor structure and method of manufacturing the semiconductor wafer | |
| US20060160273A1 (en) | Method for wafer level packaging | |
| US11545395B2 (en) | Techniques for wafer stack processing | |
| US20200235074A1 (en) | Rf devices with enhanced performance and methods of forming the same | |
| US9685570B2 (en) | Light receiving apparatus, method for fabricating light receiving apparatus | |
| JP2010225648A (ja) | 半導体装置およびその製造方法 | |
| JP2009070880A (ja) | 半導体装置の製造方法 | |
| CN112018043A (zh) | 晶片的制造方法和层叠器件芯片的制造方法 | |
| CN114226984B (zh) | 一种晶圆的切割方法 | |
| CN111883453B (zh) | 一种晶片的获取方法及半导体器件的失效分析方法 | |
| US20170179101A1 (en) | Bridge structure for embedding semiconductor die | |
| JP2010135565A (ja) | 半導体装置及びその製造方法 | |
| WO2007049356A1 (ja) | 半導体装置およびその製造方法 | |
| US9337037B2 (en) | Method for obtaining a heterogeneous substrate for the production of semiconductors | |
| CN111180324B (zh) | 键合晶圆结构的减薄方法及晶圆级封装结构 | |
| JP2005166807A (ja) | 半導体素子の製造方法および基板の個片化方法 | |
| CN111627857A (zh) | 封装方法及封装结构 | |
| US20240120207A1 (en) | Semiconductor packages and methods of manufacturing thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A wafer level packaging segmentation method and wafer level packaging device Effective date of registration: 20211228 Granted publication date: 20210611 Pledgee: Yantai Branch of China Merchants Bank Co.,Ltd. Pledgor: YANTAI RAYTRON TECHNOLOGY Co.,Ltd. Registration number: Y2021980016546 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20230106 Granted publication date: 20210611 Pledgee: Yantai Branch of China Merchants Bank Co.,Ltd. Pledgor: YANTAI RAYTRON TECHNOLOGY Co.,Ltd. Registration number: Y2021980016546 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A wafer level packaging segmentation method and wafer level packaging device Effective date of registration: 20230113 Granted publication date: 20210611 Pledgee: Yantai Branch of China Merchants Bank Co.,Ltd. Pledgor: YANTAI RAYTRON TECHNOLOGY Co.,Ltd. Registration number: Y2023980031039 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20210611 Pledgee: Yantai Branch of China Merchants Bank Co.,Ltd. Pledgor: YANTAI RAYTRON TECHNOLOGY Co.,Ltd. Registration number: Y2023980031039 |