CN110752219B - 一种薄膜晶体管和显示面板 - Google Patents

一种薄膜晶体管和显示面板 Download PDF

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Abstract

本发明公开一种薄膜晶体管和显示面板。薄膜晶体管包括衬底；位于衬底上层叠设置的半导体层、栅极绝缘层和栅极；半导体层包括接触设置的第一半导体层和第二半导体层，第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，半导体层包括沟道区以及位于沟道区两侧的源极区和漏极区；第一半导体层位于沟道区的部分与源极区之间设置有第一凹槽，和/或第一半导体层位于沟道区的部分与漏极区之间设置有第一凹槽；栅极绝缘层靠近栅极的表面对应第一凹槽的部分设有第二凹槽，第二凹槽内设有填充结构，构成填充结构的材料的介电常数大于栅极绝缘层的介电常数。本发明能够降低薄膜晶体管的漏电流及其阈值电压，提高薄膜晶体管的性能。

Description

一种薄膜晶体管和显示面板
技术领域
本发明实施例涉及晶体管技术，尤其涉及一种薄膜晶体管和显示面板。
背景技术
随着显示技术的发展，显示面板应用越来越广泛，所起到的作用也越来越大，显示面板的像素电路中包含多个薄膜晶体管，随着用户对显示面板显示效果的要求越来越高，相应地对薄膜晶体管的性能要求也越来越高。
然而，现有的薄膜晶体管存在较大的漏电流，存在翘曲效应(Kink effect)，同时也导致显示面板存在flicker(闪烁)现象，显示面板的显示均一性较差，同时功耗也较高。
发明内容
本发明提供一种薄膜晶体管和显示面板，以减小薄膜晶体管的漏电流。
第一方面，本发明实施例提供了一种薄膜晶体管，包括：衬底；位于所述衬底上层叠设置的半导体层、栅极绝缘层和栅极；所述半导体层包括接触设置的第一半导体层和第二半导体层，所述第二半导体层的载流子迁移率小于所述第一半导体层的载流子迁移率，所述半导体层包括沟道区以及位于所述沟道区两侧的源极区和漏极区，所述源极区和所述漏极区位于所述第一半导体层；所述第一半导体层位于所述沟道区的部分与所述源极区之间设置有第一凹槽，和/或所述第一半导体层位于所述沟道区的部分与所述漏极区之间设置有第一凹槽；
所述栅极在所述衬底上的正投影覆盖所述第一凹槽及所述沟道区在所述衬底上的正投影，沿垂直于所述衬底的方向，所述栅极绝缘层靠近所述栅极的表面对应所述第一凹槽的部分设有第二凹槽，所述第二凹槽内设有填充结构，构成所述填充结构的材料的介电常数大于所述栅极绝缘层的介电常数。
可选地，所述第二半导体层、所述第一半导体层及所述栅极绝缘层依次层叠于所述衬底上，所述第一凹槽内填充有所述栅极绝缘层材料。
可选地，所述第一半导体层、所述第二半导体层及所述栅极绝缘层依次层叠于所述衬底上，所述第一凹槽内填充有所述第二半导体层材料。
可选地，沿所述源极区、所述沟道区和所述漏极区的排列方向，所述第一凹槽的宽度小于所述沟道区的宽度。
可选地，沿所述源极区、所述沟道区和所述漏极区的排列方向，所述第一凹槽的宽度小于或等于2μm。
可选地，构成所述第二半导体层的材料包括金属氧化物半导体；优选地，构成所述第二半导体层的材料包括铟镓锌氧化物。
可选地，沿垂直于所述衬底的方向，所述第二凹槽的厚度小于等于所述栅极绝缘层对应所述第一凹槽部分的厚度。
可选地，所述第二凹槽的厚度等于所述栅极绝缘层对应所述第一凹槽部分的厚度。
可选地，构成所述填充结构的材料包括氮化硅或金属氧化物。
第二方面，本发明实施例还提供了一种显示面板，包括多个像素驱动电路，每个所述像素驱动电路包括多个晶体管，至少一个所述晶体管为如第一方面所述的薄膜晶体管；优选地，所述像素驱动电路中的驱动晶体管为所述薄膜晶体管。
本发明通过采用的薄膜晶体管的半导体层包括接触设置的第一半导体层和第二半导体层，第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率；第一半导体层包括沟道区和分别位于沟道区两侧的源极区和漏极区，源极区和漏极区位于第一半导体层，第一半导体层位于沟道区的部分与源极区之间设置有第一凹槽，和/或第一半导体层位于沟道区的部分与漏极区之间设置有第一凹槽，当薄膜晶体管处于关态时，由于第一凹槽将沟道区和源极区以及漏极区隔断，电子无法直接在第一半导体层传输，而是通过第二半导体层传输，第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，降低了薄膜晶体管的关态电流，即降低了薄膜晶体管的漏电流，提升薄膜晶体管的性能。同时，栅极绝缘层靠近栅极的表面对应第一凹槽的部分设有第二凹槽，第二凹槽内设有填充结构，构成填充结构的材料的介电常数大于栅极绝缘层的介电常数，还能够降低薄膜晶体管的阈值电压，提升薄膜晶体管的性能。
附图说明
图1为本发明实施例提供的一种薄膜晶体管的结构示意图；
图2为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图3为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图4为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图5为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图6为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图7为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图8为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图9为本发明实施例提供的一种显示面板的结构示意图；
图10为本发明实施例提供的一种像素驱动电路的电路结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术中提到的现有的薄膜晶体管存在较大的漏电流问题，发明人经过仔细研究发现，产生此技术问题的原因在于：现有的薄膜晶体管一般为LTPS(LowTemperature Poly-silicon，低温多晶硅)器件，LTPS具有较高的电子迁移率，但是在关态时漏电流较大，薄膜晶体管的输出特性曲线存在翘曲现象，也即翘曲效应；同时，也会造成采用该薄膜晶体管的显示面板上一帧的画面将会有一部分残留至下一帧画面，产生闪烁现象，即flicker现象，影响显示面板的显示效果。
基于上述技术问题，本发明提出如下解决方案：
图1为本发明实施例提供一种薄膜晶体管的结构示意图，参考图1，薄膜晶体管包括衬底101；位于衬底上层叠设置的半导体层、栅极绝缘层103和栅极104；半导体层包括接触设置的第一半导体层和第二半导体层1021，第二半导体层1021的载流子迁移率小于第一半导体层的载流子迁移率，半导体层包括沟道区以及位于沟道区两侧的源极区1023和漏极区1024，源极区1023和漏极区1024位于第一半导体层；第一半导体层位于沟道区的部分1022与源极区1023之间设置有第一凹槽201，和/或，第一半导体层位于沟道区的部分1022与漏极区1024之间设置有第一凹槽201。
具体地，衬底101可采用玻璃衬底、聚合物衬底或者柔性材料衬底等。第一半导体层的材料可为LTPS，第一半导体层位于沟道区的部分1022可为未掺杂的LTPS，而源极区1023和漏极区1024均可为N型重掺杂的LTPS，具体可先制作一层LTPS，然后再对LTPS的一部分进行N型重掺杂，从而形成源极区1023和漏极区1024，再在LTPS上刻蚀出第一凹槽201以形成第一半导体层；或者，也可以制作完整层的LTPS后，先刻蚀第一凹槽201，接着再对LTPS的一部分进行N型重掺杂以形成源极区1023和漏极区1024，也即形成第一半导体层。LTPS材料的电子迁移率较高，电子直接在第一半导体层(LTPS)上传输时，会产生较大的关态电流，通过在第一半导体层位于沟道区的部分1022与源极区1023及漏极区1024中的至少一个之间设置第一凹槽201，阻断电子直接在第一半导体层上的传输通道，即电子无法直接在源极区1023、漏极区1024及第一半导体层位于沟道区的部分1022间传输；同时，由于第二半导体层1021与第一半导体层接触设置，当第一凹槽201内填充栅极绝缘层材料时，电子通过第二半导体层在源极区1023和漏极区1024间传输，即电子通过第二半导体层1021设置于沟道区的部分传输，而无法直接在第一半导体层之间传输，由于第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，相当于降低了半导体层的等效载流子迁移率，由于电子需要在半导体层(第一半导体层和第二半导体层)间传输，进而使得半导体层中的等效电流较小，当薄膜晶体管处于关态时，其关态电流(漏电流)较小，从而提升了薄膜晶体管的性能。当第一凹槽内填充第二半导体层材料时，电子可通过第一凹槽内的第二半导体层以及第一凹槽外的第二半导体层在源极区1023、漏极区1024以及第一半导体层位于沟道区的部分1022之间传输，而无法直接在第一半导体层之间传输，由于第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，也即在半导体层中的等效电流较小，当薄膜晶体管处于关态时，其关态电流较小，从而提升了薄膜晶体管的性能。同时，直接利用栅极绝缘层材料或第二半导体层材料填充第一凹槽，可保证在关态时，电子在第一半导体层和第二半导体层构成的半导体层上的迁移率小于直接在第一半导体层上的迁移率，也即能够减小关态电流，提升薄膜晶体管的性能；同时还可不必采用其他材料填充第一凹槽，节省一道工序，降低工序成本。
第一半导体层可采用LTPS，第二半导体层1021可采用IGZO，LTPS和IGZO的载流子迁移率、阈值电压和亚阈值摆幅等参数不同，而栅极绝缘层103的介电常数影响着栅极104对半导体层中导电沟道的控制能力，半导体层包括第一半导体层和第二半导体层，其所形成的导电沟道分布于第一半导体层和第二半导体层中，若栅极绝缘层103对应栅极104各处的介电常数相同，则由于第一半导体层位于沟道区的部分1022形成导电沟道所需的阈值电压较低，而第二半导体层1021形成导电沟道所需的阈值电压较高，此时薄膜晶体管将需要较高的阈值电压才能在半导体层中形成导电沟道以使薄膜晶体管导通；通过在栅极绝缘层103对应于第一凹槽201的部分设置第二凹槽301，即第一凹槽201在衬底101上的正投影覆盖第二凹槽301在衬底101上的正投影，第二凹槽301的宽度可与第一凹槽201的宽度相同，且在第二凹槽301内设置填充结构，填充结构的介电常数高于栅极绝缘层103的介电常数，栅极电压使得第一半导体层位于沟道区的部分1022形成导电沟道时，便可使第二半导体层1021形成导电沟道，从而降低了薄膜晶体管的阈值电压，进而改善了薄膜晶体管的性能。
需要说明的是，当只在第一半导体层位于沟道区的部分1022与源极区1023和漏极区1024中的一个之间设置第一凹槽201时，也可只相应地设置一个第二凹槽301，并在第二凹槽内设置填充结构，从而使得栅极对沟道区1022和第二半导体层1021的控制能力相匹配，改善薄膜晶体管的性能。
本实施例的技术方案，通过采用的薄膜晶体管包括衬底；位于衬底上层叠设置的半导体层、栅极绝缘层和栅极；半导体层包括接触设置的第一半导体层和第二半导体层，第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，半导体层包括沟道区以及位于沟道区两侧的源极区和漏极区，源极区和漏极区位于第一半导体层；第一半导体层位于沟道区的部分与源极区之间设置有第一凹槽，和/或第一半导体层位于沟道区的部分与漏极区之间设置有第一凹槽；栅极在衬底上的正投影覆盖第一凹槽以及沟道区在衬底上的正投影，沿垂直于衬底的方向，栅极绝缘层靠近栅极的表面对应第一凹槽的部分设有第二凹槽，第二凹槽内设有填充结构，构成填充结构的材料的介电常数大于栅极绝缘层的介电常数。当薄膜晶体管处于关态时，由于第一凹槽将沟道区和重隔断，电子无法直接在第一半导体层传输，而是通过第二半导体层传输，第二半导体层的载流子迁移率小于第一半导体层的载流子迁移率，也即降低了关态电流，提升薄膜晶体管的性能。同时，直接利用栅极绝缘层材料或第二半导体层材料填充第一凹槽，可保证在关态时，电子在半导体层上的迁移率小于直接在第一半导体层上的迁移率，也即能够减小关态电流，提升薄膜晶体管的性能；同时还可不必采用其他材料填充第一凹槽，节省一道工序，降低工序成本。同时，栅极绝缘层靠近栅极的表面对应第一凹槽的部分设有第二凹槽，第二凹槽内设有填充结构，构成填充结构的材料的介电常数大于栅极绝缘层的介电常数，还能够降低薄膜晶体管的阈值电压，从而提升薄膜晶体管的性能。
以下，结合附图对本发明实施例进行详细说明。
图1为本发明实施例提供的一种薄膜晶体管的结构示意图，参考图1，薄膜晶体管包括衬底101、第二半导体层1021、第一半导体层位于沟道区的部分1022、源极区1023、漏极区1024、栅极绝缘层103和栅极104；
第二半导体层1021、第一半导体层及栅极绝缘层103依次层叠于衬底101上，第一凹槽201内填充有栅极绝缘层103材料；
或者，如图2所示，图2为本发明实施例提供的又一种薄膜晶体管的结构示意图，第一半导体层、第二半导体层1021及栅极绝缘层103依次层叠于衬底101上，第一凹槽201内填充有第二半导体层1021材料。
具体地，为简化制备工艺，第一凹槽201内可利用第一半导体层制备后再制备的膜层填充，也即当先制备第二半导体层1021再制备第一半导体层时，可利用第一半导体层制备后再制备的膜层，即栅极绝缘层103填充第一凹槽201，从而形成图1中所示的结构。此时，电子通过第二半导体层1021在源极区1023和漏极区1024之间传输，而无法直接在第一半导体层之间传输，由于第二半导体层1021的载流子迁移率小于第一半导体层的载流子迁移率，也即半导体层中的等效电流较小，当薄膜晶体管处于关态时，其关态电流较小，从而提升了薄膜晶体管的性能。
或者，当先制备第一半导体层再制备第二半导体层1021时，可利用第二半导体层1021填充第一凹槽201，从而形成如图2中所示的结构。此时，电子可通过第一凹槽201内的第二半导体层1021以及第一凹槽201外的第二半导体层1021在源极区1023、漏极区1024以及第一半导体层位于沟道区的部分1022之间传输，而无法直接在第一半导体层之间传输，由于第二半导体层1021的载流子迁移率小于第一半导体层的载流子迁移率，也即半导体层中的等效电流较小，当薄膜晶体管处于关态时，其关态电流较小，从而提升了薄膜晶体管的性能。
优选地，图3为本发明实施例提供的又一种薄膜晶体管的结构示意图，参考图3，第二半导体层1021可只位于第一凹槽201内，也即此时第一半导体层和第二半导体层1021位于同一层，当薄膜晶体管处于关态时，电子可依次在源极区1023、与源极区1023相邻的第一凹槽201内的第二半导体层1021、第一半导体层位于沟道区的部分1022、与漏极区1024相邻的第一凹槽201内的第二半导体层以及漏极区1024之间传输，无法直接从源极区1023传输至第一半导体层位于沟道区的部分1022，由于第二半导体层1021的载流子迁移率小于第一半导体层的载流子迁移率，从而降低此时的电流，也即薄膜晶体管的关态电流较小，性能较好；同时，由于第一半导体层和第二半导体层1021为同一层，还可降低薄膜晶体管的整体厚度，使其在超薄领域，如超薄显示面板领域具有更高的应用价值。
可选地，图4为本发明实施例提供的又一种薄膜晶体管的结构示意图，图5为本发明实施例提供的又一种薄膜晶体管的结构示意图，参考图4和图5，第一半导体层位于沟道区的部分1022和源极区1023之间设置有第一凹槽201；
或者，图6为本发明实施例提供的又一种薄膜晶体管的结构示意图，图7为本发明实施例提供的又一种薄膜晶体管的结构示意图，参考图6和图7，第一半导体层位于沟道区的部分1022和漏极区1024之间设置有第一凹槽201；
或者，如图1和图2所示，第一半导体层位于沟道区的部分1022与源极区1023，及与漏极区1024之间均设置有第一凹槽203。
具体地，如图4-图7中所示的结构，当第一半导体层位于沟道区的部分1022与源极区1023及漏极区1024中的一个之间设置第一凹槽201时，只需在制备完第一半导体材料(LTPS)后，刻蚀一个凹槽即可，一方面，既可以防止电子直接在源极区1023或者漏极区1024与第一半导体层位于沟道区的部分1022之间传输，使得电子传输时必须经过第二半导体层1021，由于第二半导体层1021的载流子迁移率小于第一半导体层的载流子迁移率，等效于降低了半导体层的载流子迁移率，降低薄膜晶体管的漏电流，另一方面，还可降低刻蚀时对位的难度，提高薄膜晶体管的良率；如图1-图2中所示的结构，也可在第一半导体层位于沟道区的部分1022与源极区1023及漏极区1024之间设置均第一凹槽201，此时半导体层的电子迁移率较低，薄膜晶体管处于关态时的电流较小，也即漏电流较小，从而提高了薄膜晶体管的性能。
可选地，继续参考图1，沿源极区1023、沟道区和漏极区1024的排列方向，第一凹槽201的宽度d1小于沟道区的宽度d2。
具体地，第一凹槽201可通过刻蚀工艺形成，由于刻蚀工艺形成的第一凹槽201可能会形成倒梯形结构，相应的沟道区可能会形成正梯形结构，第一凹槽201的宽度可为沿源极区1023、沟道区和漏极区1024的排列方向长边的长度，沟道区的宽度可为沿源极区1023、沟道区和漏极区1024的排列方向短边的长度。若第一凹槽201的宽度过大，则电子在半导体层内等效的迁移率将会过低，在薄膜晶体管处于开态时，开态电流也较小，从而将会影响薄膜晶体管的响应速度以及驱动能力等；通过设置第一凹槽201的宽度d1小于沟道区的宽度d2，有利于提高薄膜晶体管在开态时的电子迁移率，响应速度及驱动能力也较好。示例性地，沿源极区1023、沟道区1022和漏极区1024的排列方向，第一凹槽201的宽度小于或等于2μm。
具体地，若第一凹槽201的宽度较大，相应的沟道区的宽度也需要较大，进而将会增加薄膜晶体管的整体尺寸，不利于薄膜晶体管的应用。这样设置，能够在降低薄膜晶体管的关态电流的同时，不增加薄膜晶体管的整体尺寸，更加利于薄膜晶体管的应用。
可选地，构成第二半导体层1021的材料包括金属氧化物半导体；优选地，构成第二半导体层1021的材料包括铟镓锌氧化物(IGZO)。
具体地，金属氧化物半导体，如IGZO的电子迁移率小于LTPS的电子迁移率，其漏电流更低，从而保证薄膜晶体管在关态时电子迁移率较低，进而降低薄膜晶体管的关态电流，提高薄膜晶体管的性能；且IGZO较容易制备，也有利于降低薄膜晶体管的整体成本。
可选地，图8为本发明实施例提供的又一种薄膜晶体管的结构示意图，参考图8，沿垂直于衬底101的方向，第二凹槽301的厚度小于等于栅极绝缘层103对应第一凹槽部分的厚度；优选地，第二凹槽301的厚度等于栅极绝缘层103对应第一凹槽部分的厚度。
具体地，栅极绝缘层103可采用二氧化硅，第二凹槽301的厚度可小于栅极绝缘层103的厚度，此时填充结构不与第一半导体层以及第二半导体层1021接触，而是利用二氧化硅与第一半导体层以及第二半导体层1021接触，其表面接触性能更为优异。也可设置第二凹槽301的厚度等于栅极绝缘层103对应第一凹槽部分的厚度，此时填充结构直接接触至第二半导体层1021，栅极104对第二半导体层1021的控制能力达到最强，更好的与栅极104对第一半导体层位于沟道区的部分1022的控制能力相匹配，从而降低薄膜晶体管的阈值电压，提高薄膜晶体管的性能。
可选地，构成填充结构的材料可以包括氮化硅或金属氧化物。
具体地，栅极绝缘层103的材料可为二氧化硅，将填充结构设置为氮化硅或者金属氧化物，可保证填充结构的介电常数高于栅极绝缘层103的介电常数，进而保证栅极104对第一半导体层位于沟道区的部分1022及第二半导体层1021的控制能力相匹配，降低薄膜晶体管形成导电沟道的阈值电压，进而提高薄膜晶体管的性能。
本发明实施例还提供了一种显示面板，图9为本发明实施例提供的一种显示面板的结构示意图，参考图9，显示面板包括像素驱动电路501，像素驱动电路包括多个晶体管，至少一个晶体管为本发明任意实施例提供的薄膜晶体管；优选地，像素驱动电路中的驱动晶体管为薄膜晶体管。
具体地，显示面板包括多条横纵交错的扫描线S1和数据线D，多个像素驱动电路位于扫描线S1和数据线D限定出的区域内，示例性的，图10为本发明实施例提供的一种像素驱动电路的电路结构示意图，如图10所示，像素单元包括第一晶体管T1、第二晶体管T2、存储电容Cst和发光器件。其中，第一晶体管T1的栅极与扫描信号线S1电连接，第一晶体管T1的源极与数据信号线D1电连接，第一晶体管T1的漏极和存储电容Cst的第一极板与第二晶体管T2的栅极电连接，第二晶体管T2的源极与第一电源信号线PVDD和存储电容Cst的第二极板电连接，第二晶体管T2的的漏极与发光器件E1的阳极电连接，发光器件E1的阴极与第二电源信号线PVEE电连接。
本发明实施例提供的显示面板包括任意实施例提供的薄膜晶体管，因此也具有本发明实施例提供的薄膜晶体管所具有的有益效果，在此不再赘述。同时，将像素驱动电路中的驱动晶体管设置为薄膜晶体管，其漏电流较小且电子迁移率较高，能够有效减弱显示面板的flicker现象以及翘曲效应，提高显示面板的显示均匀性，降低功耗。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种薄膜晶体管，其特征在于，包括：
衬底；
位于所述衬底上层叠设置的半导体层、栅极绝缘层和栅极；
所述半导体层包括接触设置的第一半导体层和第二半导体层，所述第二半导体层的载流子迁移率小于所述第一半导体层的载流子迁移率，所述半导体层包括沟道区以及位于所述沟道区两侧的源极区和漏极区，所述源极区和所述漏极区位于所述第一半导体层；
所述第一半导体层位于所述沟道区的部分与所述源极区之间设置有第一凹槽，和/或所述第一半导体层位于所述沟道区的部分与所述漏极区之间设置有第一凹槽；
所述栅极在所述衬底上的正投影覆盖所述第一凹槽及所述沟道区在所述衬底上的正投影，沿垂直于所述衬底的方向，所述栅极绝缘层靠近所述栅极的表面对应所述第一凹槽的部分设有第二凹槽，所述第二凹槽内设有填充结构，构成所述填充结构的材料的介电常数大于所述栅极绝缘层的介电常数；
沿垂直于所述衬底的方向，所述第二凹槽的厚度小于等于所述栅极绝缘层对应所述第一凹槽部分的厚度。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二半导体层、所述第一半导体层及所述栅极绝缘层依次层叠于所述衬底上，所述第一凹槽内填充有栅极绝缘层材料。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一半导体层、所述第二半导体层及所述栅极绝缘层依次层叠于所述衬底上，所述第一凹槽内填充有第二半导体层材料。
4.根据权利要求1所述的薄膜晶体管，其特征在于，沿所述源极区、所述沟道区和所述漏极区的排列方向，所述第一凹槽的宽度小于所述沟道区的宽度。
5.根据权利要求4所述的薄膜晶体管，其特征在于，沿所述源极区、所述沟道区和所述漏极区的排列方向，所述第一凹槽的宽度小于或等于2μm。
6.根据权利要求1所述的薄膜晶体管，其特征在于，构成所述第二半导体层的材料包括金属氧化物半导体。
7.根据权利要求6所述的薄膜晶体管，其特征在于，构成所述第二半导体层的材料包括铟镓锌氧化物。
8.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二凹槽的厚度等于所述栅极绝缘层对应所述第一凹槽部分的厚度。
9.根据权利要求1所述的薄膜晶体管，其特征在于，构成所述填充结构的材料包括氮化硅或金属氧化物。
10.一种显示面板，包括多个像素驱动电路，每个所述像素驱动电路包括多个晶体管，其特征在于，至少一个所述晶体管为如权利要求1-9任一项所述的薄膜晶体管。
11.根据权利要求10所述的显示面板，其特征在于，所述像素驱动电路中的驱动晶体管为所述薄膜晶体管。
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