KR102214197B1 - 어레이 기판 - Google Patents

어레이 기판 Download PDF

Info

Publication number
KR102214197B1
KR102214197B1 KR1020140166066A KR20140166066A KR102214197B1 KR 102214197 B1 KR102214197 B1 KR 102214197B1 KR 1020140166066 A KR1020140166066 A KR 1020140166066A KR 20140166066 A KR20140166066 A KR 20140166066A KR 102214197 B1 KR102214197 B1 KR 102214197B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
array substrate
width
oxide semiconductor
thin film
Prior art date
Application number
KR1020140166066A
Other languages
English (en)
Other versions
KR20160063446A (ko
Inventor
윤귀영
김봉철
김대환
유창일
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140166066A priority Critical patent/KR102214197B1/ko
Publication of KR20160063446A publication Critical patent/KR20160063446A/ko
Application granted granted Critical
Publication of KR102214197B1 publication Critical patent/KR102214197B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S359/00—Optical: systems and elements
    • Y10S359/90—Methods

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은, 소자 특성 안정성이 우수한 산화물 반도체층을 가지며, 나아가 문턱전압의 음의 전압 방향으로의 이동을 억제하는 동시에 험프(hump) 발생을 억제할 수 있는 구조를 갖는 박막트랜지스터를 구비한 어레이 기판에 관한 것으로, 다수의 화소영역이 정의된 기판 상의 상기 각 화소영역에 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 영역으로 이루어지며 제 1 폭을 갖는 제 1 부분 및 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 구비한 산화물 반도체층과, 상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과, 상기 게이트 전극 위로 상기 액티브 영역 양측에 위치하는 도체화 된 영역을 각각 노출시키며 상기 제 1 부분에 구비되어 상기 제 1 폭 방향으로 제 1 길이를 갖는 제 1 반도체층 콘택홀과 상기 제 2 부분에 구비되어 상기 제 2 폭 방향으로 상기 제 1 길이 보다 작은 제 2 길이를 갖는 제 2 반도체층 콘택홀을 구비하며 형성된 층간절연막과, 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하는 어레이 기판을 제공한다.

Description

어레이 기판{Array substrate}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며, 나아가 문턱전압의 음의 전압 방향으로의 이동을 억제하는 동시에 험프(hump) 발생을 억제할 수 있는 구조를 갖는 박막트랜지스터를 구비한 어레이 기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소 각각을 온(on)/오프(off) 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 종래의 어레이 기판에 있어 하나의 화소영역에 있어 스위칭 소자인 박막트랜지스터가 형성된 부분에 대한 평면도이다.
도시한 바와 같이, 어레이 기판(1)에는 다수의 게이트 배선(미도시)과 다수의 데이터 배선(미도시)이 교차하여 포획되는 영역으로 정의되는 다수의 화소영역이 구비되고 있으며, 이러한 각 화소영역 내부에는 적어도 하나 이상의 박막트랜지스터(Tr)가 구비되고 있다.
이러한 박막트랜지스터(Tr)는 통상적으로 순수 비정질 실리콘과 불순물 비정질 실리콘의 이중층 구조를 갖는 반도체층이 구비된 것이 이용되었으나, 근래 들어서는 이러한 비정질 실리콘계 반도체층을 구비한 박막트랜지스터 대비 이동도 특성이 우수한 산화물 반도체층(5)이 구비된 박막트랜지스터(Tr)가 주로 이용되고 있다.
이러한 산화물 반도체층(5)을 구비한 박막트랜지스터(Tr)는 도시한 바와같이 산화물 반도체 물질로 이루어지며 제 1 폭(w1)을 갖는 직사각형 또는 정사각형 형태의 산화물 반도체층(5)이 구비되고 있으며, 상기 산화물 반도체층(5)의 중앙부에 대응하여 게이트 절연막(미도시)을 개재하여 게이트 전극(16)이 형성되고 있다.
이때, 상기 게이트 절연막(미도시) 외측으로 노출된 산화물 반도체층(5) 부분은 도전 특성이 부여됨으로서 상기 게이트 전극(16)과 대응하는 산화물 반도체층 부분과 반도체적 특성을 달리하는 것이 특징이다. 이렇게 산화물 반도체층(5) 중 도전 특성이 부여되지 않은 부분을 액티브 영역(5a), 그리고 도전 특성이 부여된 부분을 소스 및 드레인 영역(5b, 5c)이라 한다.
그리고 상기 게이트 전극(16)과 상기 게이트 절연막(미도시) 외측으로 노출된 상기 소스 및 드레인 영역(5b, 5c)을 덮으며 무기절연물질로 이루어진 층간절연막(미도시)이 구비되고 있다. 상기 층간절연막(미도시)에는 상기 게이트 전극(16)을 기준으로 이의 양측으로 상기 소스 영역(5b) 및 드레인 영역(5c)을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(22a, 22b)이 구비되고 있으며, 상기 층간절연막(미도시) 위로 상기 제 1 및 제 2 반도체층 콘택홀(22a, 22b)을 통해 각각 상기 소스 영역(5b) 및 드레인 영역(5c)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(33, 36)이 구성되고 있다.
이때, 상기 제 1 및 제 2 반도체층 콘택홀(22a, 22b)은 박막트랜지스터(Tr)의 채널 비(채널의 폭 대비 길이 비)를 극대화시키기 위해 채널의 폭(서로 마주하는 소스 및 드레인 전극(33, 36) 간의 이격 방향에 수직한 방향) 방향 즉, 게이트 전극(16)의 길이 방향으로 상기 산화물 반도체층(5)을 최대로 노출시키고 있다.
이러한 구성을 갖는 박막트랜지스터(Tr)는 통상적으로 상기 액티브 영역(5a)을 기준으로 이의 양측에 각각 위치하는 상기 소스 영역(5b) 및 드레인 영역(5c)은 대칭적으로 동일한 면적을 갖도록 구성되고 있으며, 상기 소스 영역(5b) 및 드레인 영역(5c)을 각각 노출시키는 제 1 반도체층 콘택홀(22a)과 제 2 반도체층 콘택홀(22b) 또한 서로 동일한 면적 더욱 정확히는 동일한 제 2 폭(w2)과 동일한 제 1 길이(l1)를 갖도록 형성되고 있다.
도면에 있어서 게이트 전극(16)의 길이 방향을 제 1 방향(dn1), 이와 수직한 방향 즉, 서로 이격하는 소스 및 드레인 전극(33, 36)간의 이격 방향을 제 2 방향(dn2)으로 정의할 때, 상기 제 1 반도체층 콘택홀(22a)과 제 2 반도체층 콘택홀(22b)은 상기 제 1 방향(dn1)으로 동일한 제 1 길이(l1)를 가지며, 상기 제 2 방향(dn2)으로 동일한 제 2 폭(w2)을 가지며 형성되고 있다.
하지만, 이러한 구성을 갖는 박막트랜지스터(Tr)는 상기 층간절연막(미도시)에 대해 건식식각을 진행하여 상기 산화물 반도체층(5)의 소스 및 드레인 영역(5b)을 노출시키는 상기 제 1 및 제 2 반도체층 콘택홀(22a, 22b)을 형성하는 과정에서 상기 제 1 및 제 2 반도체층 콘택홀(22a, 22b)로 다수의 전자(electron)가 유입되고, 이러한 유입된 다수의 전자는 상기 게이트 전극(16)과 인접하는 상기 산화물 반도체층(5)의 측면에 집중되며, 최종적으로 정전기 발생 등에 의해 상기 산화물 반도체층(5)에 전기적 충격 또는 손상을 가하게 된다.
따라서 전술한 구성을 갖는 박막트랜지스터(Tr)는 그 전압-전류 특성 커브를 나타낸 그래프인 도 2를 참조하면, 전압-전류 특성 커브가 음의 방향으로 이동되는 경향을 갖게 되며, 이에 의해 상기 박막트랜지스터(Tr)의 문턱전압이 음의 방향으로 이동하게 하게 되어 박막트랜지스터(Tr)의 특성이 저하되는 문제가 발생되고 있다.
이때, 도면에 있어서는 박막트랜지스터의 문턱전압(Vth)이 -3.5V 근방에서 형성됨을 일례로 보이고 있지만, 상기 문턱전압(Vth)은 최대 도체화 수준까지 쉬프트 되는 경향을 보임을 실험적으로 알 수 있었다.
한편, 전압-전류 특성 곡선을 자세히 살며보면, 산화물 반도체층이 손상되거나 혹은 전자 축적에 의해 상기 전압-전류 곡선에 있어 선형적으로 변화되어야 할 부분에서 그 변화가 선형적이지 않고 급격한 부분이 존재함을 알 수 있으며, 이러한 부분이 험프(hump)가 발생되는 부분이 되며, 이러한 험프 발생 시 박막트랜지스터(Tr)가 스위칭 소자로서 동작하는데 있어서 온(on)/오프(off) 시 지연되는 시간이 길어지게 됨으로서 스위칭 소자로서의 특성 저하가 발생하고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 제 1 및 제 2 반도체층 콘택홀을 형성하는 과정에서 상기 제 1 및 제 2 반도체층 콘택홀과 인접하여 위치하는 게이트 전극의 일 끝단 주변에의 전자 축적에 의한 산화물 반도체층 자체의 손상을 억제하고, 나아가 문턱전압이 음의 전압 방향으로 쉬프트되는 현상 및 험프 현상 발생을 억제할 수 있는 구조를 갖는 박막트랜지스터(Tr)를 포함하는 어레이 기판을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 다수의 화소영역이 정의된 기판 상의 상기 각 화소영역에 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 영역으로 이루어지며 제 1 폭을 갖는 제 1 부분 및 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 구비한 산화물 반도체층과, 상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과, 상기 게이트 전극 위로 상기 액티브 영역 양측에 위치하는 도체화 된 영역을 각각 노출시키며 상기 제 1 부분에 구비되어 상기 제 1 폭 방향으로 제 1 길이를 갖는 제 1 반도체층 콘택홀과 상기 제 2 부분에 구비되어 상기 제 2 폭 방향으로 상기 제 1 길이 보다 작은 제 2 길이를 갖는 제 2 반도체층 콘택홀을 구비하며 형성된 층간절연막과, 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함한다.
이때, 상기 제 1 부분은 상기 액티브 영역과 상기 액티브 영역의 양측 중 일측에 위치하는 하나의 도체화된 영역을 포함하며, 상기 제 2 부분은 상기 액티브 영역의 타측에 위치하는 하나의 도체화된 영역이 되는 것이 특징이다.
그리고 상기 제 2 길이는 상기 제 1 길이의 30 내지 80%인 것이 특징이다.
또한, 상기 제 1 및 제 2 반도체층 콘택홀은 상기 제 1 및 제 2 길이 방향으로 그 각각의 일측단 혹은 타측단 중 어느 하나의 측단이 동일한 선상에 위치하도록 구성되거나, 또는 상기 제 1 및 제 2 반도체층 콘택홀은 상기 제 1 및 제 2 길이 방향으로, 그 각각의 일측단은 서로 다른 선상에 위치하며, 동시에 그 각각의 타측단 또한 서로 다른 선상에 위치하도록 배치된 구성을 갖는 것이 특징이다.
나아가 상기 소스 및 드레인 전극은 상기 제 1 및 제 2 길이 방향으로, 상기 제 1 부분과 접촉하는 전극의 폭이 상기 제 2 부분과 접촉하는 전극의 폭보다 큰 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은 상기 박막트랜지스터의 문턱전압이 음의 전압 방향으로의 쉬프트하는 현상이 억제되며, 박막트랜지스터 자체의 전압-전류 특성 커브에 있어 험프 발생이 억제됨으로서 종래의 어레이 기판 대비 우수한 박막트랜지스터의 특성을 갖는 효과를 갖는다.
또한, 본 발명의 실시예에 따른 어레이 기판은 상기 박막트랜지스터의 면적이 종래의 어레이 기판대비 줄어들었음에도 불구하고 종래의 박막트랜지스터와 동일한 수준의 채널비를 갖게 됨으로서 스위칭 또는 구동 소자로서의 동작은 원활하게 이루어지는 바 박막트랜지스터 면적 저감에 따른 박막트랜지스터의 특성 저하는 발생되지 않으면서 박막트랜지스터의 면적 저감에 의해 화소영역 내에서 상기 박막트랜지스터가 차지하는 면적이 줄어듦으로서 개구율이 향상되는 효과를 갖는다.
도 1은 종래의 어레이 기판에 있어 하나의 화소영역에 있어 스위칭 소자인 박막트랜지스터가 형성된 부분에 대한 평면도.
도 2는 종래의 어레이 기판에 구비된 박막트랜지스터의 전압-전류 특성 커브를 나타낸 그래프.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 포함하는 어레이 기판의 하나의 화소영역에 구비된 박막트랜지스터가 형성된 부분에 대한 평면도.
도 4는 본 발명의 실시예에 따른 어레이 기판에 구비된 박막트랜지스터의 전압-전류 특성을 나타낸 그래프.
도 5a와 도 5b는 본 발명의 실시예 따른 어레이 기판에 구비되는 박막트랜지스터의 다양한 평면 형태를 도시한 도면.
도 6은 도 3을 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 포함하는 어레이 기판의 하나의 화소영역에 구비된 박막트랜지스터가 형성된 부분에 대한 평면도이다. 이때 설명의 편의를 위해 상기 박막트랜지스터의 일 구성요소인 게이트 전극의 길이 방향을 제 1 방향, 상기 제 1 방향과 수직한 소스 전극과 드레인 전극의 이격 방향을 제 2 방향이라 정의하며, 상기 제 1 방향에 대해서는 dn1, 제 2 방향에 대해서는 dn2의 도면부호를 부여하였다.
도시한 바와 같이, 본 발명의 실시예에 따른 산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)를 포함하는 어레이 기판(101)에는 서로 교차하여 화소영역을 정의하는 게이트 배선(미도시)과 데이터 배선(미도시)이 구비되고 있다.
이때, 부가하여 공통배선(미도시)과 전원배선(미도시)이 더욱 구비될 수도 있다. 이는 액정표시장치용 어레이 기판으로 사용되느냐, 아니면 유기전계 발광소자로 사용되느냐에 기인하는 것이며, 나아가 액정표시장치 중 어떠한 모드로 동작하느냐에 따라 상기 배선의 구성은 달라질 수 있다.
상기 게이트 배선(미도시)과 데이터 배선(미도시)은 기본적으로 액정표시장치용 어레이 기판과 유기전계 발광소자용 어레이 기판에 관계없이 공통적으로 구비되는 배선이 되며, 공통배선(미도시)은 액정표시장치 중 횡전계 모드로 구동하는 액정표시장치용 어레이 기판인 경우 구비되며, 상기 전원배선(미도시)은 유기전계 발광소자용 어레이 기판에 구비되며, 공통배선(미도시)은 그 명칭이 스캔배선 등으로 불리며 유기전계 발광소자용 어레이 기판에 구비된다.
그리고 각 화소영역 내부에는 산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)가 형성되고 있다.
상기 박막트랜지스터(Tr)는 상기 어레이 기판(101)이 액정표시장치용 어레이 기판인 경우, 상기 게이트 배선(미도시) 및 데이터 배선(미도시)과 연결되고 있다.
또한, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판인 경우, 유기전계 발광소자는 각 화소영역 내에 스위칭 소자로서의 역할을 하는 스위칭 박막트랜지스터와 구동 소자로서의 역할을 하는 구동 박막트랜지스터의 최소 2개의 박막트랜지스터(Tr)가 구비되므로 상기 박막트랜지스터(Tr)는 상기 게이트 배선(미도시) 및 데이터 배선(미도시)과 연결될 수도 있으며, 또는 상기 게이트 배선(미도시) 및 데이터 배선(미도시)과는 연결되지 않고 상기 스위칭 소자의 역할을 하는 박막트랜지스터의 일 전극 및 전원배선(미도시) 혹은 상기 스캔배선(미도시)과 연결될 수도 있다.
따라서 상기 박막트랜지스터(Tr)의 게이트 전극(116)은 상기 게이트 배선(미도시)과 연결된 구성이 될 수도 있고, 또는 상기 게이트 배선(미도시)과 연결되지 않고 타 구성요소와 연결된 구성이 될 수도 있다.
한편, 본 발명의 실시예에 따른 어레이 기판(101)에 있어 가장 특징적인 구성을 갖는 상기 산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)는 상기 산화물 반도체층(105)이 상기 박막트랜지스터(Tr)를 이루는 구성요소 중 최하부에 형성되고 있다.
이때, 상기 산화물 반도체층(105)의 평면 형태는 동일한 제 1 폭(도 1의 w1)을 갖는 직사각형 혹은 정사각형 형태를 갖는 종래의 어레이 기판(도 1의 1)과는 달리 제 3 폭(w3)을 갖는 제 1 부분(A1)과 상기 제 3 폭(w3)보다 작은 제 4 폭(w4)을 갖는 제 2 부분(A2)으로 이원화되어 구성되고 있는 것이 특징이다. 이때, 상기 제 3 폭(w3)은 종래의 어레이 기판(도 1의 1)에 구비되는 박막트랜지스터(Tr)의 산화물 반도체층(105)의 게이트 전극(116)의 길이 방향인 제 1 방향(dn1)으로의 제 1 폭(도 1의 w1)과 동일한 수준이 되고 있다.
상기 산화물 반도체층(105)이 전술한 바와같은 이원화된 폭(w3, w4)을 갖는 형태를 갖도록 구비된 것에 대해서는 추후 상세히 설명한다.
다음, 이러한 구성을 갖는 상기 산화물 반도체층(105)과 중첩하며 게이트 절연막(미도시)을 개재하여 게이트 전극(116)이 위치하고 있다. 이때, 상기 게이트 전극(116)은 상기 산화물 반도체층(105) 중 상기 제 3 폭(w3)을 갖는 제 1 부분(A1)에 대응하여 구성되고 있는 것이 특징이다.
상기 산화물 반도체층(105)에 있어 상기 게이트 전극(116)과 중첩되는 부분이 실질적으로 채널이 형성되는 영역이 된다.
이때, 도시한 바와같이 직사각형 형태의 게이트 전극(116)이 구비되는 경우, 상기 산화물 반도체층(105) 내에 형성되는 채널에 있어 상기 게이트 전극(116)의 길이 방향 즉, 제 1 방향이 채널의 폭이 되며 이러한 채널의 폭은 박막트랜지스터(Tr)의 특성에 매우 중요한 인자가 된다. 채널의 폭이 클수록 채널의 폭을 채널의 길이(제 2 방향으로의 게이트 전극과 산화물 반도체층이 중첩하는 영역의 폭)로 나눈 값으로 정의되는 채널비가 증가하므로 우수한 박막트랜지스터(Tr) 특성을 갖게 된다.
따라서 본 발명의 실시예에 따른 어레이 기판(101)에 있어 상기 게이트 전극(116)을 상기 산화물 반도체층(105) 중 상기 제 3 폭(w3)을 갖는 제 1 부분(A1)과 중첩하도록 배치하는 것은 채널 비가 종래의 어레이 기판(도 1의 1)에 구비되는 박막트랜지스터(Tr)와 동일한 수준이 되도록 하기 위함이다.
그리고 상기 게이트 전극(116) 위로 상기 어레이 기판(101) 전면에 층간절연막(미도시)이 구비되고 되고 있다. 이때, 상기 층간절연막(미도시)에는 상기 게이트 전극(116)을 기준으로 이의 양측으로 노출된 상기 산화물 반도체층(105)에 대해 이를 각각 노출시키는 제 1 반도체층 콘택홀(122a) 및 제 2 반도체층 콘택홀(122b)이 구비되고 있다.
이때, 상기 제 1 반도체층 콘택홀(122a)은 상기 산화물 반도체층(105)의 제 3 폭(w3)을 갖는 제 1 부분(A1)에 대응하여 위치하고 있으며, 상기 제 2 반도체층 콘택홀(122b)은 상기 산화물 반도체층(105)의 상기 제 4 폭(w4)을 갖는 제 2 부분(A2)에 위치하고 있는 것이 특징이다.
또한, 상기 제 1 반도체층 콘택홀(122a)은 상기 산화물 반도체층(105)의 제 1 부분(A1)에 있어 상기 제 1 방향(dn1)으로 제 2 길이(l2)를 갖는 것이 특징이다. 이때, 상기 제 2 길이(l2)는 종래의 어레이 기판(도 1의 1)에 있어 제 1 및 제 2 반도체층 콘택홀(도 1의 22a, 22b)의 제 1 길이(도 1의 l1)와 동일한 수준이 되고 있다.
그리고 상기 제 2 반도체층 콘택홀(122b)은 상기 산화물 반도체층(105)의 제 2 부분(A2)에 있어 상기 제 1 방향(dn1)으로 상기 제 2 길이(l2)보다 작은 제 3 길이(l3)를 갖는 것이 특징이다. 이 경우, 상기 제 3 길이(l3)는 상기 제 2 길이(l2)의 30 내지 80%인 것이 바람직하다.
상기 제 3 길이(l3)가 상기 제 2 길이(l2)의 30%보다 작은 경우, 채널 폭이 감소하게 됨으로서 종래의 박막트랜지스터(도 1의 Tr)와 동일한 수준의 채널비를 갖지 못함으로서 스위칭 또는 구동소자로서의 원하는 수준의 특성이 나오지 않으며, 상기 제 2 길이(l2)의 80%보다 큰 경우 종래의 어레이 기판(도 1의 1)에 구비된 박막트랜지스터(도 1의 Tr)와 유사한 수준으로 문턱전압(Vth)이 음의 전압으로 쉬프트하거나, 혹은 험프(hump)가 발생됨을 실험적으로 알 수 있었다.
따라서 상기 제 2 반도체층 콘택홀(122b)의 제 3 길이(l3)는 상기 제 1 반도체층 콘택홀(122a)의 제 2 길이(l2)의 30 내지 80%가 되는 것이 스위칭 또는 구동 소자로서 원하는 수준의 특성이 발현되는 동시에 박막트랜지스터(Tr)의 문턱전압이 음의 전압 방향으로 쉬프트하는 현상 및 험프 발생을 억제하는 효과가 구현을 위해 가장 바람직함을 알 수 있었다.
이때, 상기 제 1 및 제 2 반도체층 콘택홀(122b)에 있어 상기 제 2 길이(l2) 및 제 3 길이(l3)와 수직한 방향으로 크기 즉 제 1 및 제 2 반도체층 콘택홀(122b) 각각의 폭은 제 5 폭(w5)으로 동일한 크기를 갖는 것이 특징이다. 이때, 상기 제 제 5 폭(w5)은 종래 어레이 기판(도 1의 1)의 제 1 및 제 2 반도체층 콘택홀(도 1의 22a, 22b)의 제 2 폭(도 1의 w2)과 동일한 수준이 되고 있다.
한편, 이렇게 상기 제 1 반도체층 콘택홀(122a)과 제 2 반도체층 콘택홀(122b)의 길이(l2, l3)를 달리하여 형성한 것은 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b) 형성 시 발생되는 게이트 전극(116) 주변에서의 전자 축적을 저감시킴으로서 정전기 발생 시 축적된 전자에 기인하여 상기 산화물 반도체층(105) 자체가 손상되는 것을 억제시킴과 동시에 박막트랜지스터(Tr) 자체의 전압-전류 특성 커브 자체 또는 문턱전압이 음의 전압 방향(네거티브 방향)으로 쉬프트 되는 현상 억제 및 상기 박막트랜지스터(Tr)의 전압-전류 특성 커브에서 험프가 발생되는 것을 억제시키기 위함이다.
종래의 어레이 기판(도 1의 1)의 경우, 건식식각 진행에 의해 산화물 반도체층(도 1의 5)을 노출시키는 제 1 및 제 2 반도체층 콘택홀(도 1의 22a, 22b) 형성 시 상기 제 1 및 제 2 반도체층 콘택홀(도 1의 22a, 22b)의 길이 방향의 양 끝단이 위치하는 근방에 게이트 전극(도 1의 16)의 길이 방향으로의 양 끝단이 각각 인접하여 위치함으로서 전자의 게이트 전극(도 1의 16) 양 끝단으로의 축적이 상대적으로 용이하게 진행되었다.
하지만, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 도시한 바와같이, 제 2 반도체층 콘택홀(122b)은 제 3 길이(l3)를 가지며 이러한 제 2 반도체층 콘택홀(122b)이 구비되는 산화물 반도체층(105)의 제 2 부분(A2)은 종래의 어레이 기판(도 1의 1)에 구성된 박막트랜지스터(도 1의 Tr) 대비 게이트 전극(116)의 일 끝단으로부터 상대적으로 매우 큰 이격간격을 가지며 위치하게 된다.
따라서 상기 산화물 반도체층(105)의 표면을 노출시키는 제 1 및 제 2 반도체층 콘택홀(122a, 122b)을 형성하는 과정에서 상기 게이트 전극(116)의 양끝단에 대해 축적되는 전자의 양을 줄일 수 있으며, 이에 의해 정전기에 의한 상기 산화물 반도체층(105)의 손상을 억제할 수 있으며, 박막트랜지스터(Tr) 자체의 전압-전류 특성 커브 즉, 문턱전압이 음의 전압 방향으로 쉬프트 하는 것을 억제하는 동시에 전압-전류 특성 곡선에 있어 선형적으로 증가 및 감소가 이루어짐으로서 험프의 발생을 억제하는 효과를 갖는다.
도 4는 본 발명의 실시예에 따른 어레이 기판에 구비된 박막트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도시한 바와같이 본 발명의 실시예에 따른 어레이 기판에 구비된 박막트랜지스터의 전압-전류 특성 커브를 살펴보면, 게이트 전극에 인가되는 게이트 전압의 변화에 의해 급격한 전류가 발생되는 부분, 즉 전류 값이 10의 -12승 내지 10의 -7승 A(1E-12 내지 1E-07(A) 구간) 정도의 크기를 갖는 부분이 0V 부근 더욱 정확히는 0.2V에 위치하고 있음을 알 수 있다.
따라서 본 발명의 실시예에 따른 어레이 기판에 구비된 박막트랜지스터는 그 전압-전류 특성 커브 자체 혹은 박막트랜지스터를 온(on) 상태로 할 수 있는 최소 게이트 전압인 문턱전압(Vth)이 0V 근방인 0.2V 수준에서 형성됨을 보이고 있으므로 이는 음의 전압 방향으로 쉬프트 되지 않았음을 의미함을 알 수 있다.
또한, 게이트 전압 변화에 따라 전류값이 선형적으로 변화되는 부분 즉, 전류값이 10의 -7승 내지 10의 -4승 A(1E-07 내지 1E-04(A) 구간) 정도의 크기를 갖는 부분에 있어 커브가 선형적으로 변하지 않는 부분이 발생되지 않음을 알 수 있다. 이는 곧 험프가 발생되지 않았음을 의미하고 있다 할 것이다.
다음, 도 3을 참조하면, 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b)이 구비된 상기 층간절연막(미도시) 위로 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b) 각각을 통해 상기 산화물 반도체층(105)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)이 구비되고 있다.
도면에 있어서는 상기 제 1 반도체층 콘택홀(122a)을 통해 상기 산화물 반도체층(105)과 접촉하며 상기 소스 전극(133)이 형성되고, 상기 제 2 반도체층 콘택홀(122b)을 통해 상기 산화물 반도체층(105)과 접촉하며 드레인 전극(136)이 형성됨을 일례로 보이고 있지만, 상기 소스 전극(133)과 드레인 전극(136)은 서로 그 위치를 바꾸어 상기 제 1 반도체층 콘택홀(122a)에 대응하여 드레인 전극(136)이 형성되고 상기 제 2 반도체층 콘택홀(122b)에 대응하여 소스 전극(133)이 구비될 수도 있음은 자명하다 할 것이다.
이때, 본 발명의 실시예에 따른 어레이 기판(101)은 상기 산화물 반도체층(105)이 제 3 폭(w3)을 갖는 제 1 부분(A1)과 제 4 폭(w4)을 갖는 제 2 부분(A2)으로 이원화되고 있는 구성적 특징에 의해 상기 소스 및 드레인 전극(133, 136) 중 상기 산화물 반도체층(105)의 제 1 부분(A1)과 중첩하는 전극 도면에 있어서는 소스 전극(133)이 되며, 이러한 상기 산화물 반도체층(105)의 제 1 부분(A1)과 중첩하는 소스 전극(133)의 폭(w6)이 상기 산화물 반도체층(105)의 제 2 부분(A2)과 중첩하는 드레인 전극(136)의 폭(w7) 대비 큰 크기를 갖는 것이 또 다른 특징이 되고 있다.
도면에 있어서는 소스 전극(133)의 폭(w6)이 드레인 전극(136)의 폭(w7)보다 더 큰 값을 가짐을 일례로 보이고 있지만, 상기 소스 및 드레인 전극(133, 136)이 그 위치를 바꿔 형성되는 경우 드레인 전극(136)이 소스 전극(133)의 폭보다 큰 폭을 갖게 된다.
한편, 각 화소영역에 순차 적층 구비된 상기 산화물 반도체층(105)과 게이트 절연막(미도시)과 게이트 전극(116)과 층간절연막(미도시) 및 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
이러한 구성을 갖는 박막트랜지스터(Tr)가 구비된 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 상기 박막트랜지스터(Tr)의 문턱전압이 음의 전압 방향으로의 쉬프트하는 현상이 억제되며, 박막트랜지스터(Tr) 자체의 전압-전류 특성 커브(도 4 참조)에 있어 험프 발생이 억제됨으로서 종래의 어레이 기판(도 1의 1) 대비 우수한 박막트랜지스터(Tr)의 특성을 갖는 효과를 구현하게 됨을 알 수 있다.
또한, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 상기 박막트랜지스터(Tr)의 면적 더욱 정확히는 산화물 반도체층(105)의 면적과 더불어 소스 및 드레인 전극(133, 136) 중 어느 한 전극의 면적이 종래의 어레이 기판(도 1의 1)에 구비된 박막트랜지스터(도 1의 Tr) 대비 줄어들게 됨으로서 화소영역 내에서 상기 박막트랜지스터(Tr)가 차지하는 면적이 줄어듦에 의해 종래의 어레이 기판(도 1의 1) 대비 개구율이 향상되는 효과를 갖는다.
박막트랜지스터(Tr)에 있어 그 자체의 면적이 작아지게 되면 채널비 등의 변경됨에 의해 스위칭 또는 구동 소자로서 원하는 수준의 특성이 나오지 않을 수 있지만, 본 발명의 실시예에 따른 어레이 기판(101)은 박막트랜지스터(Tr)의 면적이 종래 대비 줄어들었음에도 불구하고 종래의 박막트랜지스터(도 1의 Tr)와 동일한 수준의 채널비를 갖게 됨으로서 스위칭 또는 구동 소자로서의 동작은 원활하게 이루어지는 바 박막트랜지스터(Tr) 면적 저감에 따른 문제는 발생되지 않는다.
한편, 본 발명의 실시예에 따른 어레이 기판(101)에 있어 상기 박막트랜지스터(Tr)를 덮으며 보호층(미도시)이 형성되고 있다.
또한, 도면에 나타내지 않았지만, 상기 보호층(미도시) 위로 각 화소영역 별로 상기 박막트랜지스터(Tr)의 일 전극 즉, 소스 및 드레인 전극(133, 136) 중 어느 하나의 전극과 연결되며 화소전극(미도시) 또는 제 1 전극(미도시)이 더욱 구비될 수 있다.
즉, 상기 어레이 기판(101)이 액정표시장치용 어레이 기판을 이룰 경우 상기 박막트랜지스터(Tr)의 드레인 전극(136)과 접촉하며 상기 화소전극(미도시)이 형성될 수 있다.
또한, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판을 이룰 경우, 상기 박막트랜지스터(Tr)가 구동용 박막트랜지스터인 경우 상기 소스 또는 드레인 전극(133, 136)과 연결되며 제 1 전극(미도시)이 구비될 수 있으며, 나아가 상기 제 1 전극(미도시)과 더불어 유기전계 발광 다이오드(미도시)를 이루도록 상기 제 1 전극(미도시) 위로 유기 발광층(미도시) 및 제 2 전극(미도시)이 더욱 구비될 수 있다.
한편, 본 발명의 실시예에 있어서 상기 박막트랜지스터(Tr)의 평면 구성은 상기 제 2 반도체층 콘택홀(122b)의 일끝단과 상기 제 1 반도체층 콘택홀(122a)의 일 끝단은 동일한 선상에 위치하고, 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b) 각각의 타 끝단은 동일한 선상에 위치하지 않음을 일례로 보이고 있지만, 이는 다양한 형태로 변형될 수 있다.
즉, 본 발명의 실시예 따른 어레이 기판(101)에 구비되는 박막트랜지스터(Tr)의 다양한 평면 형태를 도시한 도 5a 및 도 5b를 참조하면, 도 5a에 도시한 바와같이, 박막트랜지스터(Tr)는 그 평면 형태에 있어 상기 제 2 반도체층 콘택홀(122b)이 상기 제 1 반도체층 콘택홀(122a)의 중앙부에 위치하도록 함으로서 제 1 반도체층 콘택홀(122a)의 일 끝단 및 타 끝단과 제 2 반도체층 콘택홀(122b)의 일 끝단 및 타끝단이 모두 동일한 선상에 위치하지 않는 구성을 가질 수도 있다.
또한, 도 5b에 도시한 바와같이, 상기 박막트랜지스터(Tr)의 평면 구성은 상기 제 2 반도체층 콘택홀(122b)의 타 끝단과 상기 제 1 반도체층 콘택홀(122a)의 타 끝단은 동일한 선상에 위치하고, 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b) 각각의 일 끝단은 동일한 선상에 위치하지 않는 구성을 이룰 수도 있다.
이때, 이러한 실시예의 변형예에 따른 어레이 기판(도 5a의 201, 도 5b의 301)의 경우, 상기 제 2 반도체층 콘택홀(122b)의 위치 변화와 더불어 이러한 제 2 반도체층 콘택홀(122b)의 위치 변화를 구현을 위해 필요한 상기 산화물 반도체층(105)의 제 2 부분(A2)의 위치 및 상기 제 2 반도체층 콘택홀(122b)을 통해 상기 산화물 반도체층(105)과 접촉하는 전극(도면에서는 드레인 전극(136))의 위치 변화 이외에 이들 구성요소(산화물 반도체층(105)의 제 2 부분(A2)과 제 2 반도체층 콘택홀(122b) 및 드레인 전극(136))의 크기와 이들 구성요소를 제외한 타 구성요소의 위치 및 크기 등은 전술한 본 발명의 실시예에 따른 어레이 기판(도 3의 101)과 동일하므로 그 설명은 생략한다.
이러한 도 5a 및 도 5b에 제시된 박막트랜지스터(Tr)의 평면 형태를 갖는 본 발명의 실시예의 다양한 변형예에 따른 어레이 기판(도 5a의 201, 도 5b의 301)의 경우도 도 3에 개시된 본 발명의 실시예에 따른 어레이 기판(101)과 동일한 효과를 구현함은 자명하다 할 것이다.
이후에는 본 발명의 실시예에 따른 어레이 기판의 단면 구조에 대해 설명한다. 이때, 본 발명의 실시예의 다양한 변형예에 따른 어레이 기판도 그 단면 구성은 본 발명의 실시예에 따른 어레이 기판과 동일하므로 본 발명의 실시예에 따른 어레이 기판의 단면 구성을 위주로 설명한다.
도 6은 도 3을 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 단면도이다. 이때, 편의를 위해 각 화소영역에 있어 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(DA)이라 정의한다.
도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판(101)은 베이스를 이루는 유리 또는 플라스틱 재질의 투명한 절연 기판(100) 상의 각 소자영역(DA)에는 차광패턴(102)이 구비되고 있으며, 상기 차광패턴(102)을 덮으며 상기 기판(100) 전면에 버퍼층(103)이 구비되고 있다.
산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)는 빛에 매우 민감하게 반응하는 경향이 있으며 이러한 빛에 산화물 반도체층(105)이 지속적으로 노출될 경우 상기 산화물 반도체층(105) 내부에 빛에 기인된 기생 전류를 발생시켜 박막트랜지스터(Tr)의 온/오프 특성을 변경시키는 경향이 있으므로 외부광이 산화물 반도체층(105)으로 입사되는 것을 방지하기 위해 상기 차광패턴(102)을 형성하는 것이다.
하지만, 상기 차광패턴(102)은 반드시 구비될 필요는 없으며, 즉 생략가능하며, 상기 차광패턴(102)이 생략되는 경우 이의 상부에 구비되는 상기 버퍼층(103) 또한 생략될 수 있다.
본 발명의 실시예에 따른 어레이 기판(101)에 있어서는 상기 차광패턴(102)과 버퍼층(103)이 구비됨을 일례로 보이고 있지만, 앞서 설명한 바와같이 상기 차광패턴(102)과 버퍼층(103)은 생략될 수 있다.
다음, 상기 버퍼층(103) 위로 각 소자영역(DA)에는 그 중앙부에 대응해서는 도체화가 이루어지지 않은 액티브 영역(105a)이 구비되며, 상기 액티브 영역(105a) 양측으로 각각 도체화된 것을 특징으로 하는 소스 및 드레인 영역(105b, 105c)으로 이루어진 산화물 반도체층(105)이 구비되고 있다.
이러한 산화물 반도체층(105)은 도 3을 참조하면, 평면 형태 상으로 상기 액티브 영역(105a)과 소스 영역(105b)은 제 3 폭(w3)을 갖는 제 1 부분(A1)을 이루며, 상기 드레인 영역(105c)은 상기 제 3 폭(w3)보다 작은 제 4 폭(w4)을 갖는 제 2 부분(A2)을 이루는 것이 특징이다. 이러한 산화물 반도체층(105)의 평면 형태에 대해서는 앞서 도 3을 통해 상세히 설명하였으므로 더 이상의 설명은 생략한다.
이때, 도 6을 참조하면, 이러한 구성을 갖는 산화물 반도체층(105)은 산화물 반도체 물질 예를들면, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지고 있는 것이 특징이다.
이러한 산화물 반도체 물질은 특정 반응가스 예를들면 헬륨(He), 아르곤(Ar), 질소(N2) 중 어느 하나 또는 둘 이상을 포함하는 반응 분위기를 갖는 플라즈마에 노출 시 도전 특성이 향상되는 것이 특징이다.
다음, 액티브 영역(105a)과 소스 및 드레인 영역(105b, 105c)으로 이루어진 상기 산화물 반도체층(105)의 액티브 영역(105a)과 상기 기판(100) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(109)이 구비되고 있다.
이때, 상기 게이트 절연막(109)은 이의 상부에 위치하는 게이트 전극(116) 및 게이트 배선(미도시)과 동일한 평면 형태를 이루는 것이 특징이다. 이는 상기 게이트 절연막(109)과 이의 상부에 위치하는 상기 게이트 전극(116) 및 게이트 배선(미도시)은 동일한 마스크 공정에 의해 패터닝 되었기 때문이며, 이렇게 게이트 절연막(109)과, 게이트 전극(116)을 동일한 평면 형태를 갖도록 형성한 것은 상기 산화물 반도체층(105)의 일 구성요소인 상기 소스 및 드레인 영역(105b, 105c)을 도체화하기 위함이다.
다음, 상기 소자영역(DA)에는 상기 산화물 반도체층(105)의 중앙부 즉 상기 제 1 부분(A1) 중 액티브 영역(105a)에 대응하여 이와 완전 중첩하며 직사각형 형태의 게이트 전극(116)이 구비되고 있다.
한편, 상기 게이트 전극(116)은 게이트 배선(미도시)에서 분기한 형태를 이룰 수도 있고, 유기전계 발광소자용 어레이 기판의 경우 상기 게이트 전극(116)은 게이트 배선(미도시)과 연결되지 않고 스위칭 소자로 동작하는 스위칭 박막트랜지스터(미도시)의 일 전극과 연결될 수도 있다.
다음, 상기 게이트 배선(미도시)과 게이트 전극(116) 위로 상기 기판(100) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 층간절연막(120)이 구비되고 있다.
상기 층간절연막(120)에는 상기 산화물 반도체층(105)의 액티브 영역(105a) 양측에 각각 위치하는 상기 소스 영역(105b) 및 드레인 영역(105c)을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(122a, 122b)이 구비되고 있다.
이때, 도 3을 참조하면, 상기 제 1 반도체층 콘택홀(122a)은 상기 게이트 전극(116)의 길이 방향 즉, 제 1 방향(dn1)으로 제 2 길이(l2)를 갖는 것이 특징이며, 상기 제 2 반도체층 콘택홀(122b)은 상기 제 2 길이(l2) 보다 작은 제 3 길이(l3)를 가지며 상기 제 1 반도체층 콘택홀(122a)과 나란하게 형성된 것이 특징이다. 이러한 제 1 및 제 2 반도체층 콘택홀(122a, 122b)의 평면 형태 또한 앞서 도 3을 통해 상세히 설명했으므로 더 이상의 설명은 생략한다.
그리고 도 6을 참조하면, 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b)을 구비한 상기 층간절연막(120) 위로는 상기 게이트 배선(미도시)과 교차하여 상기 화소영역을 정의하는 데이터 배선(미도시)이 형성되고 있다.
다음, 상기 소자영역(DA)에는 상기 제 2 길이(도 3의 l2)를 갖는 상기 제 1 반도체층 콘택홀(122a)을 통해 상기 산화물 반도체층(105)의 소스 영역(105b)과 접촉하며 소스 전극(133)이 형성되고 있으며, 상기 소스 전극(133)과 이격하며 상기 제 3 길이(도 3의 l3)를 갖는 상기 제 2 반도체층 콘택홀(122b)을 통해 상기 산화물 반도체층(105)의 드레인 영역(105c)과 접촉하며 드레인 전극(136)이 형성되고 있다.
이때, 상기 소스 전극(133)은 상기 데이터 배선(미도시)과 연결될 수도 있으며, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판(미도시)인 경우, 스위칭 박막트랜지스터의 일 전극 또는 전원배선(미도시) 등과 연결될 수도 있다. 상기 전원배선(미도시)이 구비되는 경우 상기 전원배선(미도시)은 상기 게이트 배선(미도시) 혹은 상기 데이터 배선(미도시)이 형성된 동일한 층에 형성된다.
한편, 상기 소자영역(DA)에 순차 적층된 상기 산화물 반도체층(105)과, 게이트 절연막(109)과, 게이트 전극(116)과, 상기 제 2 길이(도 3의 l2)를 갖는 제 1 반도체층 콘택홀(122a) 및 제 3 길이(도 3의 l3)를 갖는 제 1 반도체층 콘택홀(122a)이 구비된 층간절연막(120)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)은 박막트랜지스터(Tr)를 이룬다.
다음, 상기 박막트랜지스터(Tr) 위로 상기 기판(100) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(140)이 구비되고 있다.
한편, 도면에 나타내지 않았지만, 상기 보호층(140)에는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀이 구비되고 있으며, 상기 드레인 콘택홀이 구비된 상기 보호층(140) 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극(136)과 접촉하며 각 화소영역에는 화소전극 또는 제 1 전극이 형성될 수 있다.
더불어, 상기 어레이 기판(101)이 횡전계 구동을 하는 액정표시장치용 어레이 기판을 이루는 경우, 상기 어레이 기판(101)에는 공통전극이 더욱 구비될 수도 있으며, 이때, 상기 화소전극은 바(bar) 형태를 가지며 각 화소영역 내에 다수 형성되며, 상기 공통전극은 상기 각 화소영역 내에서 상기 바(bar) 형태의 화소전극과 교대하는 형태로 구성될 수도 있다.
나아가 상기 어레이 기판(101)이 프린지 전계 구동을 하는 액정표시장치용 어레이 기판을 이루는 경우, 상기 화소전극 위로 절연층이 더욱 구비되며 상기 절연층 상부로 표시영역 전면에 대응하여 공통전극 형성되며, 이때 상기 공통전극에는 상기 각 화소영역에 구비된 화소전극에 대응하여 바(bar) 형태를 갖는 다수의 개구가 구비된 구성을 이룰 수도 있다. 이때, 상기 화소전극과 공통전극은 그 위치가 바뀔 수 있으며, 이 경우 공통전극에는 바(bar) 형태의 개구가 생략되며 상기 공통전극 상부에 위치하는 화소전극에 바(bar) 형태의 개구가 형성된다.
또한, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판을 이루는 경우, 상기 제 1 전극 위로 순차 적층되며 유기 발광층과 제 2 전극이 더욱 형성될 수 있다.
이러한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 상기 박막트랜지스터(Tr)의 문턱전압이 음의 전압 방향으로의 쉬프트하는 현상이 억제되며, 박막트랜지스터(Tr) 자체의 전압-전류 특성 커브에 있어 험프 발생이 억제됨으로서 종래의 어레이 기판(도 1의 1) 대비 우수한 박막트랜지스터(Tr)의 특성을 갖는 효과를 갖는다.
또한, 본 발명의 실시예에 따른 어레이 기판(101)은 상기 박막트랜지스터(Tr)의 면적이 종래의 어레이 기판(도 1의 1) 대비 줄어들었음에도 불구하고 종래의 박막트랜지스터(Tr)와 동일한 수준의 채널비를 갖게 됨으로서 스위칭 또는 구동 소자로서의 동작은 원활하게 이루어지는 바 박막트랜지스터(Tr) 면적 저감에 따른 박막트랜지스터(Tr)의 특성 저하는 발생되지 않으면서 박막트랜지스터(Tr)의 면적 저감에 의해 화소영역 내에서 상기 박막트랜지스터(Tr)가 차지하는 면적이 줄어듦으로서 개구율이 향상되는 효과를 갖는다.
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : 어레이 기판
105 : 산화물 반도체층
105a : (산화물 반도체층의)액티브 영역
105b, 105c : (산화물 반도체층의)소스 영역 및 드레인 영역
116 : 게이트 전극
122a, 122b : 제 1 및 제 2 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
A1, A2 : (산화물 반도체층의) 제 1 및 제 2 부분
dn1, dn2 : 제 1 및 제 2 방향
l2, l3 : 제 2 및 제 3 길이
Tr : 박막트랜지스터
w3 : 제 1 부분의 폭(제 3 폭)
w4 : 제 2 부분의 폭(제 4 폭)
w5 : 제 1 및 제 2 반도체층 콘택홀의 폭(제 5 폭)
w6 : 소스 전극의 폭(제 6 폭)
w7 : 드레인 전극의 폭(제 7 폭)

Claims (7)

  1. 다수의 화소영역이 정의된 기판 상의 상기 각 화소영역에 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 영역으로 이루어지며 제 1 폭을 갖는 제 1 부분 및 제 1 폭보다 작은 제 2 폭을 갖는 제 2 부분을 구비한 산화물 반도체층과;
    상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과;
    상기 게이트 전극 위로 상기 액티브 영역 양측에 위치하는 도체화 된 영역을 각각 노출시키며 상기 제 1 부분에 구비되어 상기 제 1 폭 방향으로 제 1 길이를 갖는 제 1 반도체층 콘택홀과 상기 제 2 부분에 구비되어 상기 제 2 폭 방향으로 상기 제 1 길이 보다 작은 제 2 길이를 갖는 제 2 반도체층 콘택홀을 구비하며 형성된 층간절연막과;
    상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극
    을 포함하며,
    상기 게이트전극은 상기 제 1 부분에 위치하며,
    상기 게이트전극과 상기 제 1 부분이 중첩하여 이루는 상기 제 1 및 제 2 길이 방향에 대응되는 채널폭이 상기 제 1 및 제 2 길이 방향에 수직한 방향으로 대응되는 채널길이 보다 큰 어레이 기판.

  2. 제 1 항에 있어서,
    상기 제 1 부분은 상기 액티브 영역과 상기 액티브 영역의 양측 중 일측에 위치하는 하나의 도체화된 영역을 포함하며, 상기 제 2 부분은 상기 액티브 영역의 타측에 위치하는 하나의 도체화된 영역이 되는 것이 특징인 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제 2 길이는 상기 제 1 길이의 30 내지 80%인 것이 특징인 어레이 기판.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체층 콘택홀은 상기 제 1 및 제 2 길이 방향으로 그 각각의 일측단 혹은 타측단 중 어느 하나의 측단이 동일한 선상에 위치하도록 구성된 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체층 콘택홀은 상기 제 1 및 제 2 길이 방향으로, 그 각각의 일측단은 서로 다른 선상에 위치하며, 동시에 그 각각의 타측단 또한 서로 다른 선상에 위치하도록 배치된 구성을 갖는 것이 특징인 어레이 기판.
  6. 제 1 항에 있어서,
    상기 소스 및 드레인 전극은 상기 제 1 및 제 2 길이 방향으로, 상기 제 1 부분과 접촉하는 전극의 폭이 상기 제 2 부분과 접촉하는 전극의 폭보다 큰 것이 특징인 어레이 기판.
  7. 제 1 항에 있어서,
    상기 게이트전극과 상기 제 1 부분이 상기 제 1 및 제 2 길이 방향에 수직한 방향으로 서로 중첩된 폭은 일정한 어레이 기판.
KR1020140166066A 2014-11-26 2014-11-26 어레이 기판 KR102214197B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140166066A KR102214197B1 (ko) 2014-11-26 2014-11-26 어레이 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140166066A KR102214197B1 (ko) 2014-11-26 2014-11-26 어레이 기판

Publications (2)

Publication Number Publication Date
KR20160063446A KR20160063446A (ko) 2016-06-07
KR102214197B1 true KR102214197B1 (ko) 2021-02-09

Family

ID=56192609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140166066A KR102214197B1 (ko) 2014-11-26 2014-11-26 어레이 기판

Country Status (1)

Country Link
KR (1) KR102214197B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102617314B1 (ko) * 2016-07-07 2023-12-21 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014197212A (ja) * 2014-05-29 2014-10-16 株式会社半導体エネルギー研究所 表示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102087029B1 (ko) * 2013-02-13 2020-03-10 엘지디스플레이 주식회사 표시장치 및 이의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014197212A (ja) * 2014-05-29 2014-10-16 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
KR20160063446A (ko) 2016-06-07

Similar Documents

Publication Publication Date Title
US10050097B2 (en) Organic light-emitting diode display
KR102141557B1 (ko) 어레이 기판
KR101960889B1 (ko) 오프셋 전극 ｔｆｔ 구조
US9659967B2 (en) Thin-film transistor and display device having the same
US7876038B2 (en) Organic light emitting display
US9368525B2 (en) Display device and electronic apparatus
KR101901251B1 (ko) 산화물 반도체 박막트랜지스터 및 그의 제조 방법
US20090167645A1 (en) EL Display Device
CN110676253B (zh) 一种静电释放电路、阵列基板、显示面板及显示装置
KR102281848B1 (ko) 박막 트랜지스터 제조 방법과 박막 트랜지스터
KR20160068635A (ko) 유기 발광 표시 장치
KR20150028122A (ko) 박막 트랜지스터 및 그 구동 방법
KR20090089940A (ko) 유기 발광 장치 및 그 제조 방법
KR20170126535A (ko) 박막 트랜지스터 표시판
KR102317835B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
KR102174962B1 (ko) 어레이 기판 및 이의 제조 방법
JP6802653B2 (ja) 表示装置
KR102214197B1 (ko) 어레이 기판
KR20080000015A (ko) 액티브 매트릭스 유기전계발광소자 및 그 제조방법
US9793302B1 (en) Active device
JP2018067371A (ja) 表示装置および電子機器
KR20110097121A (ko) 어레이 기판
KR20170119023A (ko) 트랜지스터 표시판 및 이를 포함하는 표시 장치
CN113345967B (zh) 薄膜晶体管及led背板
KR101957144B1 (ko) 어레이 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant