CN110729991A - 延时电路与伺服驱动器 - Google Patents

Abstract

本申请提供了一种延时电路与伺服驱动器，该延时电路包括：第一延时单元，包括第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器，第一跟随器与第一单稳态触发器、第一逻辑门以及第一时间继电器分别电连接，第一单稳态触发器和第一逻辑门电连接，第一逻辑门与第一时间继电器电连接。通过第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器共同作用实现硬件电路的延时，将该延时电路应用于安全转矩关闭控制时，可以实现对缓冲器的输入电平的控制，即实现当输入信号到来一段时间后，关断硬件电路，使得硬件电路的关断时间晚于CPU关闭电机的时间。

Description

延时电路与伺服驱动器

技术领域

本申请涉及电机领域，具体而言，涉及一种延时电路与伺服驱动器。

背景技术

安全转矩关闭(STO)可以实现安全集成功能，能够根据发生的异常情况，及时进行反馈，进一步控制电机的停止、转速和位置等。目前广泛应用于伺服驱动器中，通过对电动机输出转矩进行监控，若设备出现故障，安全功能将被激活，STO信号被传输到硬件电路，由硬件电路切断功率单元与CPU之间通信，阻止驱动器对伺服电机输出转矩，进而使伺服电机停止运行。另外，STO功能还能防止驱动器意外重启，从而防止设备对人体造成损害。

为了进一步提高STO功能的可靠性，伺服驱动器中STO控制信号将会发送给硬件电路以及CPU，分别处理PWM传输的开通关断和刹车信号。如果安全功能发送关断指令，STO控制信号被传输到硬件电路及CPU中，硬件电路会切断CPU与功率单元之间的PWM传输，而CPU收到关断控制信号后关闭电机刹车。但在CPU关断方式中，STO信号发送到CPU后需要过一段时间刹车才能完成动作，而硬件电路关断速度比CPU更快。若两种关断方式同时触发，会出现硬件电路已经完成关断，而电机刹车仍未关闭，会发生掉轴现象，有可能对设备和人体造成损害。同样地，在STO功能发送恢复信号时，若CPU先处理完刹车信号动作，再由硬件电路开通CPU与功率单元通信，可避免驱动器及伺服电机发生意外状况。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种延时电路与伺服驱动器，以解决现有技术中硬件电路的切断和开通速度快于CPU的切断与开通速度的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种延时电路，包括：第一延时单元，包括第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器，所述第一跟随器与所述第一单稳态触发器、所述第一逻辑门以及所述第一时间继电器分别电连接，所述第一单稳态触发器和所述第一逻辑门电连接，所述第一逻辑门与所述第一时间继电器电连接。

进一步地，所述第一跟随器为第一同相跟随器，所述第一逻辑门为第一或非门，所述第一同相跟随器第一端接输入信号，所述第一同相跟随器的第二端与所述第一单稳态触发器的输入端、所述第一时间继电器的第一端以及所述第一或非门的第一输入端电连接，所述第一单稳态触发器的输出端与所述第一或非门的第二输入端电连接，所述第一时间继电器的第二端接电源端，所述第一时间继电器的第三端与所述第一或非门的电源端电连接，所述第一或非门的输出端接输出信号。

进一步地，所述第一延时单元还包括第一反相器，所述第一反相器的输入端与所述第一同相跟随器第二端电连接，所述第一反相器的输出端与所述第一单稳态触发器的输入端电连接。

进一步地，所述第一延时单元还包括第一与非门和第二时间继电器，所述第一反相器的输出端与所述第一与非门的第一输入端以及所述第二时间继电器的第一端电连接，所述第二时间继电器的第二端接电源端，所述第二时间继电器的第三端与所述第一与非门的电源端电连接。

进一步地，第二延时单元，与所述第一延时单元级联，所述第二延时单元包括第二跟随器、第二单稳态触发器、第二逻辑门和第三时间继电器，所述第二跟随器与所述第二单稳态触发器、所述第二逻辑门以及所述第三时间继电器分别电连接，所述第二单稳态触发器和所述第二逻辑门电连接，所述第二逻辑门与所述第三时间继电器电连接。

进一步地，所述第二延时单元还包括第二反相器，所述第二跟随器为第二同相跟随器，所述第二逻辑门为第二或非门，所述第二同相跟随器第一端接输入信号，所述第二同相跟随器的第二端与所述第二单稳态触发器的输入端、所述第三时间继电器的第一端以及所述第二或非门的第一输入端电连接，所述第二单稳态触发器的输出端与所述第二或非门的第二输入端电连接，所述第三时间继电器的第二端接电源端，所述第三时间继电器的第三端与所述第二或非门的电源端电连接，所述第二或非门的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端接输出信号。

进一步地，所述第二延时单元还包括第二与非门和第四时间继电器，所述第二同相跟随器的第二端与所述第二与非门的第一输入端电连接，所述第二单稳态触发器的输出端与所述第二与非门的第二输入端电连接，第四时间继电器与所述第二与非门的电源端电连接，第二与非门的输出端与所述第二反相器的输出端电连接。

进一步地，所述第二延时单元还包括第三反相器和第四反相器，所述第三反相器的输入端接输入信号，所述第三反相器的输出端与所述第二同相跟随器的第一端电连接，所述第二同相跟随器的第二端与所述第四反向跟随器的输入端电连接，所述第四反向跟随器的输出端与所述第二单稳态触发器的输入端电连接。

进一步地，所述第一单稳态触发器与所述第二单稳态触发器均由555定时器和其周边电路构成。

进一步地，所述第一同相跟随器低电平使能和/或高电平使能，所述第二同相跟随器低电平使能和/或高电平使能。

进一步地，所述第一同相跟随器和所述第二同相跟随器的包括三极管电路。

根据本申请的另一个方面，提供了一种伺服驱动器，包括任意一种所述的延时电路。

应用本申请的技术方案，通过第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器共同作用实现硬件电路的延时，具体通过控制第一单稳态触发器进入暂稳态状态时，同时控制第一时间继电器延时，进而结合逻辑门控制输出信号为高电平或者低电平，将该延时电路应用于安全转矩关闭控制时，可以实现对缓冲器的输入电平的控制，即实现当输入信号到来一段时间后，关断硬件电路，使得硬件电路的关断时间晚于CPU关闭电机的时间。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请实施例一种延时电路示意图；

图2示出了根据本申请实施例一种单稳态触发器示意图；

图3示出了根据本申请实施例一种单稳态触发器时序图；

图4示出了根据本申请实施例一种延时电路的时序图；以及

图5示出了根据本申请实施例一种硬件电路延时原理框图。

其中，上述附图包括以下附图标记：

10、第一延时单元；11、第一同相跟随器；12、第一单稳态触发器；13、第一或非门；14、第一与非门；15、第一时间继电器；16、第二时间继电器；17、第一反相器；20、第二延时单元；21、第二同相跟随器；22、第二单稳态触发器；23、第二或非门；24、第二与非门；25、第三时间继电器；26、第四时间继电器；27、第二反相器；28、第三反相器；29、第四反相器；1、第一端；2、第二端；3、第三端；4、第四端；5、第五端；6、第六端；7、第七端；8、第八端。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：

安全转矩关闭(Safe Torque Off，STO)：是工业设备中的安全机能，此机能有效时，设备不输出转矩。

正如背景技术中所介绍的，现有技术中，安全转矩关闭控制系统中，硬件电路的关断速度快于CPU关闭电机的速度，导致电机发生掉轴，为解决上述硬件电路的关断速度快于CPU关闭电机的速度的问题，本申请的一种典型的实施例提供了一种延时电路和伺服驱动器。

本实施例的延时电路如图1所示，该延时电路包括：

第一延时单元10，包括第一跟随器、第一单稳态触发器12、第一逻辑门和第一时间继电器15，上述第一跟随器与上述第一单稳态触发器12、上述第一逻辑门以及上述第一时间继电器15分别电连接，上述第一单稳态触发器12和上述第一逻辑门电连接，上述第一逻辑门与上述第一时间继电器15电连接。

本申请中，通过第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器共同作用实现硬件电路的延时，具体通过控制第一单稳态触发器进入暂稳态状态时，同时控制第一时间继电器延时，进而结合逻辑门控制输出信号为高电平或者低电平，将该延时电路应用于安全转矩关闭控制时，可以实现对缓冲器的输入电平的控制，即实现当输入信号到来一段时间后，关断硬件电路，使得硬件电路的关断时间晚于CPU关闭电机的时间。

本申请的一种实施例，如图1所示，上述第一跟随器为第一同相跟随器11，上述第一逻辑门为第一或非门13，上述第一同相跟随器11第一端接输入信号，上述第一同相跟随器11的第二端与上述第一单稳态触发器12的输入端、上述第一时间继电器15的第一端以及上述第一或非门13的第一输入端电连接，上述第一单稳态触发器12的输出端与上述第一或非门13的第二输入端电连接，上述第一时间继电器15的第二端接电源端，上述第一时间继电器15的第三端与上述第一或非门13的电源端电连接，上述第一或非门13的输出端接输出信号。

本申请的一种具体的实施方式，如图1所示，当输入信号为低电平时，输入信号经过第一同相跟随器11为低电平，触发第一单稳态触发器12工作，第一单稳态触发器12进入暂稳态状态，输出高电平，此时或非门持续输出低电平，在将该延时电路应用于在伺服驱动器中的情况下，或非门持续输出的低电平输入到缓冲器中，即缓冲器的使能端输入低电平，使得缓冲器处于持续传输PWM信号的状态，同时第一时间继电器15被电平变化触发工作，开始进行延时，当暂稳态结束，第一时间继电器15被关断，即在第一单稳态触发器12处于暂稳态状态时间段内，第一时间继电器15被接通，低电平输入至缓冲器，缓冲器处于持续传输PWM信号的状态，即不关断PWM的传输，在STO信号同时输入至CPU和硬件电路的情况下，使得硬件电路的关断时间晚于CPU关断时间。

本申请的又一种实施例，如图1所示，上述第一延时单元10还包括第一反相器17，上述第一反相器17的输入端与上述第一同相跟随器11第二端电连接，上述第一反相器17的输出端与上述第一单稳态触发器12的输入端电连接，当输入信号为高电平时，输入信号经过第一同相跟随器11和第一反相器17翻转为低电平，触发第一单稳态触发器12工作，第一单稳态触发器12进入暂稳态状态，输出高电平，此时或非门持续输出低电平，在将该延时电路应用于在伺服驱动器中的情况下，或非门持续输出的低电平输入到缓冲器中，即缓冲器的使能端输入低电平，使得缓冲器处于持续传输PWM信号的状态，同时第一时间继电器15被电平变化触发工作，开始进行延时，当暂稳态结束，第一时间继电器15被关断，即在第一单稳态触发器12处于暂稳态状态时间段内，第一时间继电器15被接通，低电平输入至缓冲器，缓冲器处于持续传输PWM信号的状态，即不关断PWM的传输，在STO信号同时输入至CPU和硬件电路的情况下，使得硬件电路的关断时间晚于CPU关断时间。

本申请的再一种实施例，如图1所示，上述第一延时单元10还包括第一与非门14和第二时间继电器16，上述第一反相器17的输出端与上述第一与非门14的第一输入端以及上述第二时间继电器16的第一端电连接，上述第二时间继电器16的第二端接电源端，上述第二时间继电器16的第三端与上述第一与非门14的电源端电连接，当输入信号为高电平时，且输入信号在赞稳态时没有进行翻转，进而导致第一单稳态触发器12的输出是不确定的，且第一与非门的第一输入端输入为低电平，进而使得第一与非门的输出端为高电平，输出的高电平输入至缓冲器中，即缓冲器的使能端输入高电平，使得缓冲器不再将PWM信号传输至功率单元中，进而使得电机不输出转矩，即实现了硬件电路的延时关闭。

本申请的一种实施例，如图1所示，上述延时电路还包括：第二延时单元20，与上述第一延时单元10级联，上述第二延时单元20包括第二跟随器、第二单稳态触发器22、第二逻辑门和第三时间继电器25，上述第二跟随器与上述第二单稳态触发器22、上述第二逻辑门以及上述第三时间继电器25分别电连接，上述第二单稳态触发器22和上述第二逻辑门电连接，上述第二逻辑门与上述第三时间继电器25电连接。

本实施例中，如图1所示，通过第二跟随器、第二单稳态触发器22、第二逻辑门和第三时间继电器共同作用实现硬件电路的延时，具体通过控制第二单稳态触发器进入暂稳态状态时，同时控制第三时间继电器延时，进而结合逻辑门控制输出信号为高电平或者低电平，进而实现对缓冲器的输入电平的控制，即实现当输入信号到来一段时间后，接通硬件电路，使得硬件电路的接通时间晚于CPU接通电机的时间。

本申请的一种实施例，如图1所示，上述第二延时单元20还包括第二反相器27，上述第二跟随器为第二同相跟随器21，上述第二逻辑门为第二或非门23，上述第二同相跟随器21第一端接输入信号，上述第二同相跟随器21的第二端与上述第二单稳态触发器22的输入端、上述第三时间继电器25的第一端以及上述第二或非门23的第一输入端电连接，上述第二单稳态触发器22的输出端与上述第二或非门23的第二输入端电连接，上述第三时间继电器25的第二端接电源端，上述第三时间继电器25的第三端与上述第二或非门23的电源端电连接，上述第二或非门23的输出端与上述第二反相器27的输入端电连接，上述第二反相器27的输出端接输出信号。

本实施例中，如图1所示，通过接入第二反相器27，当输入信号为低电平时，第二同相跟随器21被触发，输入信号经过第二同相跟随器21为低电平，触发第一单稳态触发器12工作，第一单稳态触发器12进入暂稳态状态，输出高电平，此时或非门持续输出低电平，输出的低电平经过第二反相器27转换为高电平，同时第三时间继电器25被电平变化触发工作，开始进行延时，在第二单稳态触发器22处于暂稳态状态的情况下，第二单稳态触发器22输出为高电平，第二或非门23输出为低电平，第二或非门23输出的低电平输入至第二反相器27输出为高电平，将此时输出的高电平输入至缓冲器，此时关断PWM传输，即缓冲器不将PWM信号传输至功率单元，此时电机不被接通。

本申请的一种实施例，如图1所示，上述第二延时单元20还包括第二与非门24和第四时间继电器26，上述第二同相跟随器21的第二端与上述第二与非门24的第一输入端电连接，上述第二单稳态触发器22的输出端与上述第二与非门24的第二输入端电连接，第四时间继电器26与上述第二与非门24的电源端电连接，第二与非门24的输出端与上述第二反相器27的输出端电连接，在第二单稳态触发器22的暂稳态状态结束时，第三时间继电器25断开，第四时间继电器26接通，此时低电平输入至缓冲器，开通PWM传输，使得PWM传输进入正常工作状态，即实现了硬件电路接通时的延时，使得硬件电路的接通时间晚于CPU的接通时间，进而保证了电机的不掉轴。

本申请的一种实施例，如图1所示，上述第二延时单元20还包括第三反相器28和第四反相器29，上述第三反相器28的输入端接输入信号，上述第三反相器28的输出端与上述第二同相跟随器21的第一端电连接，上述第二同相跟随器21的第二端与上述第四反向跟随器的输入端电连接，上述第四反向跟随器的输出端与上述第二单稳态触发器22的输入端电连接，在第二同相跟随器21与第一同相跟随器11均为高电平使能时，当输入信号为低电平时，需要在第二同相跟随器21的输入端接入第三反相器28，使得第二同相跟随器21的输入端为高电平，才能实现延时功能。

本申请的一种实施例，如图1和图2所示，上述第一单稳态触发器12与上述第二单稳态触发器22均由555定时器和其周边电路构成，具体由555定时器和电阻R1和电容C1组成，具体的连接关系如图2所示，555定时器包括第一端1、第二端2、第三端3、第四端4、第五端5、第六端6、第七端7和第八端8，第一端1接地，电容C2的一端接地，电容C2的另一端与第五端5电连接，电容C1的一端接地，电容C1的另一端与第二端2、第六端6和第七端7电连接，电阻R1的一端与第二端2、第六端6和第七端7电连接，电阻R1的另一端与接电源VDD端，第八端8接VDD端。通过修改电阻R1和电容C1的参数，能够调整第一单稳态触发器12和第二单稳态触发器22处于暂稳态工况的时间。

本申请的一种实施例，如图1至3所示，第一单稳态触发器12和第二单稳态触发器22有稳态和暂稳态两种工况，当输入信号处于高电平时，第一单稳态触发器12和第二单稳态触发器22处于稳态，输出信号为低电平；当信号出现低电平时，下降沿会触发第一单稳态触发器12和第二单稳态触发器22工作，此时输出电平翻转，第一单稳态触发器12和第二单稳态触发器22进入暂稳态工况，暂稳态时间为T1；当输入信号回到高电平，同时经过电阻R1和电容C1充放电过程，输出信号将回到低电平，第一单稳态触发器12和第二单稳态触发器22回到稳态。若暂稳态工况结束前，输入信号不能回到高电平，那么第一单稳态触发器12和第二单稳态触发器22将处于不稳定工况，输出信号的电平会出现跳动。通过修改电阻R1和电容C1的参数，能够调整第一单稳态触发器12和第二单稳态触发器22处于暂稳态工况的时间。

本申请的一种实施例，如图1所示，上述第一同相跟随器11低电平使能和/或高电平使能，上述第二同相跟随器21低电平使能和/或高电平使能，根据第一同相跟随器11和第二同相跟随器21的使能方式，相应设计逻辑门的类型，进而实现不同需求的延时控制。

本申请的再一种实施例，如图1所示，上述第一同相跟随器11和上述第二同相跟随器21的包括三极管电路，通过三极管和其他电子元器件构建第一同相跟随器11和上述第二同相跟随器21，使得第一同相跟随器11和上述第二同相跟随器21可以实现低电平导通，或者可以实现高电平导通。

本申请的又一种实施例，如图4所示，为一种硬件电路延时原理框图，STO信号的上升沿发送至未延时的硬件电路和CPU时，STO信号的上升沿同时到达硬件电路和CPU，STO信号的上升沿发送至延后的硬件电路后，STO信号的上升沿到达缓冲器的时间晚于STO信号到达CPU的时间，图中用T2表示，当STO信号的下降沿到来时，延时后的硬件电路的触发时间也晚于CPU的触发时间，图中用T3表示，进而不管是STO信号的上升沿到来还是STO信号的下降沿到来都可以满足硬件电路的触发时间晚于CPU的触发时间，进而防止电机掉轴，起到保护电路的作用，且T2和T3均在单稳态触发器在暂稳态阶段。

本申请的又一种典型的实施例，提出了一种伺服驱动器，包括任意一种上述的延时电路，将上述延时电路集成在伺服驱动器中，实现了对伺服驱动器的安全转矩关闭信号的延时控制。

本申请的另一种实施例，上述延时电路的输出信号与缓冲器的使能端连接，CPU发送的PWM信号接入缓冲器的输入端，通过控制延时电路的输出信号的高、低电平实现控制缓冲器传输信号的关断与导通，具体可以为在延时电路的输出信号为高电平的情况下，控制缓冲器传输信号关断，即此时缓冲器不再将CPU发送的PWM信号传输至功率单元中，此时电机不输出转矩，在延时电路的输出信号为低电平的情况下，控制缓冲器传输信号导通，即此时缓冲器将CPU发送的PWM信号传输至功率单元中，此时电机输出转矩，即采用延时电路实现了延时关闭PWM信号的传输，从而实现安全转矩关闭信号的延时控制，防止电机掉轴。

本申请的一种实施例，如图5所示，为一种硬件电路延时原理框图，安全控制模块位于安全转矩关闭单元内，安全控制模块输出STO信号，输入至硬件电路中，经过硬件电路输出的STO信号，输入至延时电路进行延时，进而经过延时的电路输出延时STO信号，进而将延时STO信号输入至缓冲器，进而控制PWM信号传输的关断与接通。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的延时电路，通过第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器共同作用实现硬件电路的延时，具体通过控制第一单稳态触发器进入暂稳态状态时，同时控制第一时间继电器延时，进而结合逻辑门控制输出信号为高电平或者低电平，将该延时电路应用于安全转矩关闭控制时，可以实现对缓冲器的输入电平的控制，即实现当输入信号到来一段时间后，关断硬件电路，使得硬件电路的关断时间晚于CPU关闭电机的时间。

2)、本申请的伺服驱动器，包括任意一种上述的延时电路，将上述延时电路集成在伺服驱动器中，实现了对伺服驱动器的安全转矩关闭信号的延时控制。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种延时电路，其特征在于，包括：

第一延时单元，包括第一跟随器、第一单稳态触发器、第一逻辑门和第一时间继电器，所述第一跟随器与所述第一单稳态触发器、所述第一逻辑门以及所述第一时间继电器分别电连接，所述第一单稳态触发器和所述第一逻辑门电连接，所述第一逻辑门与所述第一时间继电器电连接。

2.根据权利要求1所述的延时电路，其特征在于，

所述第一跟随器为第一同相跟随器，所述第一逻辑门为第一或非门，所述第一同相跟随器第一端接输入信号，所述第一同相跟随器的第二端与所述第一单稳态触发器的输入端、所述第一时间继电器的第一端以及所述第一或非门的第一输入端电连接，所述第一单稳态触发器的输出端与所述第一或非门的第二输入端电连接，所述第一时间继电器的第二端接电源端，所述第一时间继电器的第三端与所述第一或非门的电源端电连接，所述第一或非门的输出端接输出信号。

3.根据权利要求2所述的延时电路，其特征在于，所述第一延时单元还包括第一反相器，所述第一反相器的输入端与所述第一同相跟随器第二端电连接，所述第一反相器的输出端与所述第一单稳态触发器的输入端电连接。

4.根据权利要求3所述的延时电路，其特征在于，所述第一延时单元还包括第一与非门和第二时间继电器，所述第一反相器的输出端与所述第一与非门的第一输入端以及所述第二时间继电器的第一端电连接，所述第二时间继电器的第二端接电源端，所述第二时间继电器的第三端与所述第一与非门的电源端电连接。

5.根据权利要求2所述的延时电路，其特征在于，所述延时电路还包括：

第二延时单元，与所述第一延时单元级联，所述第二延时单元包括第二跟随器、第二单稳态触发器、第二逻辑门和第三时间继电器，所述第二跟随器与所述第二单稳态触发器、所述第二逻辑门以及所述第三时间继电器分别电连接，所述第二单稳态触发器和所述第二逻辑门电连接，所述第二逻辑门与所述第三时间继电器电连接。

6.根据权利要求5所述的延时电路，其特征在于，所述第二延时单元还包括第二反相器，

所述第二跟随器为第二同相跟随器，所述第二逻辑门为第二或非门，所述第二同相跟随器第一端接输入信号，所述第二同相跟随器的第二端与所述第二单稳态触发器的输入端、所述第三时间继电器的第一端以及所述第二或非门的第一输入端电连接，所述第二单稳态触发器的输出端与所述第二或非门的第二输入端电连接，所述第三时间继电器的第二端接电源端，所述第三时间继电器的第三端与所述第二或非门的电源端电连接，所述第二或非门的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端接输出信号。

7.根据权利要求6所述的延时电路，其特征在于，所述第二延时单元还包括第二与非门和第四时间继电器，所述第二同相跟随器的第二端与所述第二与非门的第一输入端电连接，所述第二单稳态触发器的输出端与所述第二与非门的第二输入端电连接，第四时间继电器与所述第二与非门的电源端电连接，第二与非门的输出端与所述第二反相器的输出端电连接。

8.根据权利要求7所述的延时电路，其特征在于，所述第二延时单元还包括第三反相器和第四反相器，所述第三反相器的输入端接输入信号，所述第三反相器的输出端与所述第二同相跟随器的第一端电连接，所述第二同相跟随器的第二端与所述第四反向器的输入端电连接，所述第四反向器的输出端与所述第二单稳态触发器的输入端电连接。

9.根据权利要求5至8中任一项所述的延时电路，其特征在于，所述第一单稳态触发器与所述第二单稳态触发器均由555定时器和其周边电路构成。

10.根据权利要求6至8中任一项所述的延时电路，其特征在于，所述第一同相跟随器低电平使能和/或高电平使能，所述第二同相跟随器低电平使能和/或高电平使能。

11.根据权利要求6至8中任一项所述的延时电路，其特征在于，所述第一同相跟随器和所述第二同相跟随器的包括三极管电路。

12.一种伺服驱动器，其特征在于，包括权利要求1至11中任一项所述的延时电路。

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