CN1104395A - 并行时分多路数据流与各个串行数据流互换方法及转换器 - Google Patents
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Abstract
将一个并行时分多路数据流转换为各个串行数
据流的方法，其中各个并行数据字并行写入并从多个
缓冲区中串行读出，每个并行数据字同时送到所有缓
冲区的并行输入端，对于每个数据字，仅允许一个缓
冲区输入。将两个或多个单个串行数据流转换为单
个并行时分多路数据流的方法，每个串行数据流具有
一个缓冲区，能够串行写入并行读出，在输出端所有
缓冲区是并连的。
Description
本发明涉及将一个并行时分多路数据流转换成各个串行数据流的方法、反向方法及完成该方法的转换器。
这样的方法及相应转换器可从例如《电子通信》第64卷，No.2/3，1990年，第156至165页上的D.Bottle等的文章“Alcatel ATM耦合域及其性质”尤其是图7及有关说明中加以了解。所说明的是交换技术中的一个组合的空间和时间耦合单元。它具有32个串行输入端和32个串行输出端。每个输入数据流和每个输出数据流是由若干单独时分多路数据流组合成的，在后者之间可以进行各种交换。该例中，数据流是异步地组合到一个ATM（异步传送方式）数据流中的。也有用于同步多路STM（同步传送方式）数据流的可比耦合单元。交换发生在这种情形：由一个多路复用器将所有输入数据流组合到一个超级多路数据流，输入到一个中央存储器，以不同次序从中央存储器中读出，形成一个第二超级多路数据流然后由一个多路分配器分配至各个输出端。
鉴于各种原因，在所引用的文章及其他例子中，超级多路数据是并行格式的。一个原因是采用并行处理后可降低处理速度。另一个原因是当数据流的相应部分（例如STM中的数据字，或ATM中的单元或至少较大部分单元）存储在中央存储器时，它们必须一起存储，以能够进行并行处理。
该例的方案在输入和输出侧具有一个中间步骤，在此数据流是并行格式的，而不是或不再是超级多路数据流。这些中间步骤必然含有大量线路，然而它仅能以显然降低的传输速度工作。实际上，有可能改变转换次序，使得一个串行超级多路数据流用作中间步骤。然而，需要极高传输速度，这在本技术领域内通常是不可能的。
多路分配和并行-串行转换器是构造在一起的，使得多路分配和并行-串行转换在单一进程内实现。逆向运行进程也是这样。
一个特别有利的版本在于利用特别结构的读-写存储器，所谓应用程序专用的RAM。该例中使用了具有单独输入端和输出端的存储器（双端口RAM）。整个存储器被分成单独可激励的分区。与如触发器这样的其他存储单元相比，RAM存储单元具有极简单的结构。与传统构造的（两级）转换器相比，根据本发明的整个转换器所需的芯片表面仅为原转换器的20%。即使这样，当为异步操作设置双重的存储器，并以公认的方式交替地写入一个而从另一个读出时，有相当大的节省。
下面，根据结构举例并参照附图说明本发明。
图1至图4用电路框图形式给出根据本发明的转换器的结构举例。
图1所示为转换器的第一结构举例，该转换器用于将一个并行时分多路数据流DIPM转换成n个单个串行数据流DOSS1，DOSS2，…，DOSSn，它具有一个用于在并行侧输入数据的驱动装置WDP，n个各有一个指定的移位寄存器SR1，SR2，…，SRn的中间数据存储器M1，M2，…，Mn，在串行侧RSS1，RSS2，…，RSSn的n个读出放大器，每个都具有一个顺向并行-串行转换器PS1，PS2，…，PSn，以及一个在并行侧的解码装置DSKP。每个中间数据存储器由64个单个存储单元组成，以16线4列设置。存储单元MC2ik是一例。图1还示出并行侧解码装置DEKP与外部总线BUS的连接。
待转换的数据流DIPM到达时分多路复用器的64条并行线。这64条并行线的每一条被分配到每一个中间数据存储器M1，M2，…，Mn的一个存储单元，而分配到相同线的所有存储单元的输入端是并行连接的。由于这一并行连接，每条线中加一个驱动器;所有这些驱动器一起形成并行侧的驱动装置WDP。
中间存储器的所有64个存储单元的输入端可以由解码装置DEKP同时激励，然后将数据流DIPM的一个完整64位字写入该中间存储器。
64位数据字的待交换时分多路数据流，仅在与ATM中的异步时分多路复用一起使用时才是常见的。16位数据字经常用在STM中。
在ATM中，必须经过总线BUS从外界告知解码装置DEKP，各64位数据字属于各个串行数据流DOSS1，DOSS2，…，DOSSn中的哪一个，以便为写操作激励正确的中间存储器。在STM的情形下，必须循环起动各中间存储器;这种情况下，总线BUS将用于对计数器计时和同步。
原理上，从中间存储器M1，M2，…，Mn读出数据是逐位进行的，但是该例中，以每组4个进行。对于专家而言，这种将认为是串行的数据流加以部分并行化，或者将认为是并行的数据流加以部分串行化的做法是相当普遍和熟知的。例如，48位字的数据流可以并行化为16位字宽，三个这样连续的16位字可以一起处理。
这样，在本例中，四个存储单元是同时读的，经过各自分配的串行侧读出放大器RSS1，RSS2，…，RSSn读入所分配的并行-串行转换器PS1，PS2，…，PSn，从这里以完全串行格式读出。为此目的，一个中间存储器的同一线上的所有四个存储单元的输出端能够同时被激励以读出，例如，通过将它们从高阻状态切换到低阻状态。输出端是按列并行连接的，并通过读出放大器连至并行-串行转换器的输入端。
从中间存储器的数据读出是由移位寄存器SR1，SR2，…，SRn控制的。当一个数据字进入所分配的中间存储器时，每个移位寄存器的起始处接收一个“1”。该“1”移过该移位寄存器，并以逐线的次序激励四个存储单元的每个输出端。然后再将一个“0”放入移位寄存器的起始处。
单个位置情形下，数据的读出控制是更简单的。当数据字必须从输入端到输出端循环分配时，出现这种情形。该种情形下，部分线读出相对于相邻中间存储器移动一条线。例如，如果读中间存储器的线7，则前一中间存储器的线8和下一中间存储器的线6必须同时读。所有涉及到的存储单元能够由一条公共读出线激励，它逐步地通过所有中间存储器来实现。该例中总共需要16条这样的交叉读出线，中间存储器的个数也为n＝16。单一移位寄存器足以用于激励。该例中也简化了解码装置DEKP，使得各列得以循环激励以便输入。一个用于写的纵列线和一个用于读出的交叉线能够同时激励。
图2示出相反方向的模拟转换器，从多个单个串行数据流DISS1，DISS2，…，DISSn转换成一个并行化的时分多路数据流DOPM。该转换器的结构与图1中的相同，只是数据流向正好相反。该情形下，图1的并行-串行转换器由串行-并行转换器SP1，SP2，…，SPn取代，在串行侧的读出放大器由串行侧驱动器WDS1，WDS2，…，WDSn代替，用于输入数据，它们取代了并行侧驱动装置WDP的作用，WDP由读出放大装置RSP取代。该转换器内存储单元的输出端按线并行连接，而输入端按列连接。并行侧的解码装置DEKP同时激励一个中间存储器的所有64个存储单元的输出端，以读出数据，而移位寄存器SR1，SR2，…，SRn在相应中间存储器的同一线上激励四个存储单元，以送入数据。然后，当在相应数据流DISS1，DISS2，…，DISSn中开始一个新的64位数据字时，将一个“1”送入一个移位寄存器。
图3和图4的转换器是图1和图2的转换器的修改的举例。修改包括：由解码电路取代了移位寄存器，通过解码电路访问存储器单元。这些解码电路实际上是模-16计数器，与串行侧读出放大器结合在一起并入串行侧的读出和解码电路RSD1，RSD2，…，RSDn，或与串行侧的驱动器结合在一起并入串行侧的驱动和解码电路WDD1，WDD2，…，WDDn。
另一个可能修改包括：将中间存储器本身改变成移位寄存器。没有给出该修改的附图。电路框图与图3和图4相同，只是框名不同。专家仅需一点指示。图3和图4的中间存储器的每列将由一个移位寄存器取代，它在图3的模拟情形下，并行写而串行读，而在图4的模拟情形下，串行写而并行读。
Claims (8)
1、将一个并行时分多路数据流(DIPM)转换为各个串行数据流(DOSS1，DOSS2，…，DOSSn)的方法，其中各个并行数据字是并行写入并从多个缓冲区之一串行读出的，其特征在于：每个并行数据字是同时送到所有缓冲区(M1，M2，…，Mn)的输入端的，还在于：对于每个数据字，只有一个缓冲区能够输入。
2、将两个或多个单个串行数据流（DISS1，DISS2，…，DISSn）转换为单个并行时分多路数据流（DOPM）的方法，其中每个串行数据流的一个数据字是串行写入并从与所述数据流相联的一个缓冲区（M1，M2，…，Mn）中并行读出的，其特征在于：所有缓冲区的所有并行输出是同时读出的，并还在于：一次仅有一个缓冲区能够输出。
3、将一个并行时分多路数据流（DIPM）转换为各个串行数据流（DOSS1，DOSS2，…，DOSSn）的方法，每个串行数据流包括一个缓冲区（M1，M2，…，Mn），它能够并行写入和串行读出，其特征在于：所有缓冲并行连到输入端，每个缓冲区的输入端可被允许工作，在并行侧设置一个解码装置（DEKP），一次仅能允许一个缓冲区工作。
4、将两个或多单个串行数据流（DISS1，DISS2，…，DISSn）转换为一个单个并行时分多路数据流（DOPM），每个串行数据流包括一个缓冲区（M1，M2，…，Mn），能够串行写入和并行读出，其特征在于：所有缓冲并行连接到输出端，每个缓冲区的输出端可以被允许工作，在并行侧设置一个解码装置（DEKP），一次仅能允许一个缓冲区输出。
5、权利要求3或4的转换器，其特征在于每个缓冲是一个移位寄存器。
6、权利要求3的转换器，其特征在于：每个缓冲区包括数个存储单元（MC2ik），后者具有能够一起输入的输入端和单独输出的输出端，还在于：所有输出端并行连接，并且对于每个缓冲区，在串行侧设置一个解码装置（SR1，SR2，…，SRn;RSD1，RSD2，…，RSDn），用于循环地使存储单元能够输出。
7、权利要求4的转换器，其特征在于：每个缓冲区包括多个存储单元（MC2ik），具有能够一起输出的输出端，单独输入的输入端，还在于：所有输入端并行连接，并且对于每个缓冲区，在串行侧设置一个解码装置（SR1，SR2，…，SRn;WDD1，WDD2，…，WDDn），用于循环地允许输入。
8、权利要求6或7的转换器，其特征在于：串行侧的解码装置是移位寄存器（SR1，SR2，…，SRn）。
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