CN110413440A - 存储器装置、存储器系统及其操作方法 - Google Patents

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Abstract

本发明提供了一种存储器系统的操作方法。该方法可以包括：使用多个读取电压分别读取在目标存储器页面中存储的目标数据；将与目标数据相对应的读取数据顺序地分别存储在包括第一锁存器和第二锁存器的多个锁存器中；对在第一锁存器中存储的第一读取数据执行第一错误校正码(ECC)解码操作；以及当第一ECC解码操作失败时，对在第二锁存器中存储的第二读取数据执行第二ECC解码操作。

Description

存储器装置、存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年4月27日提交的申请号为10-2018-0049183的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本发明的各种示例性实施例总体涉及一种存储器装置以及采用该存储器装置的存储器系统。特别地，示例性实施例涉及一种能够改进地且更高效地读取与主机读取请求相对应的目标数据的存储器装置和存储器系统及其操作方法。
背景技术
计算环境的范例向着普适计算发展，这为人们或用户提供了在任何时间和任何地方使用他们或通常提供的计算系统。在普适计算时代，对诸如移动电话、数码相机和膝上型计算机的便携式电子装置的需求增长迅速。电子装置通常包括存储器系统，其中存储器系统使用存储器装置作为数据存储装置。数据存储装置可被用于便携式电子装置的主存储器或辅助存储器。
因为与硬盘装置相比，使用存储器装置的数据存储装置不具有机械驱动单元(例如，具有读取/写入头的机械臂)，因此该数据存储装置可具有优异的稳定性和耐用性。而且，数据存储装置可以具有比硬盘装置更快的数据访问速率和低功耗。具有这种优点的数据存储装置的非限制性示例包括通用串行总线(USB)存储器装置、不同接口的存储卡、固态硬盘(SSD)等。
发明内容
本发明的各种实施例涉及一种存储器装置以及采用该存储器装置的存储器系统，该存储器装置能够改进地且更高效地执行对与主机请求相对应的目标数据的读取。本发明的各种实施例涉及一种改进地且更高效地读取与主机读取请求相对应的目标数据的操作存储器系统的方法。
根据本公开的实施例，一种存储器系统的操作方法可以包括：使用多个读取电压分别读取在目标存储器页面中存储的目标数据；将与目标数据相对应的读取数据顺序地分别存储在包括第一锁存器和第二锁存器的多个锁存器中；对在第一锁存器中存储的第一读取数据执行第一错误校正码(ECC)解码操作；以及当第一ECC解码操作失败时，对在第二锁存器中存储的第二读取数据执行第二ECC解码操作。
根据本公开的实施例，一种存储器系统可以包括：存储器装置，其包括：读取/写入电路，包括页面缓冲器中的多个锁存器；以及控制电路，其适于控制读取/写入电路以使用多个读取电压分别读取在目标存储器页面中存储的目标数据，并将与目标数据相对应的读取数据顺序地分别存储在包括第一锁存器和第二锁存器的多个锁存器中；以及控制器，其适于对在第一锁存器中存储的第一读取数据执行第一ECC解码操作；以及当第一ECC解码操作失败时，对在第二锁存器中存储的第二读取数据执行第二ECC解码操作。
根据本公开的实施例，一种存储器装置可以包括：读取/写入电路，包括页面缓冲器中的多个锁存器；以及控制电路，其适于控制读取/写入电路以使用多个读取电压分别读取在目标存储器页面中存储的目标数据，并将与目标数据相对应的读取数据顺序地分别存储在包括第一锁存器和第二锁存器的多个锁存器中。
根据本公开的实施例，一种存储器系统可以包括：存储器装置；以及控制器，其中存储器装置包括：存储器单元阵列，包括用于存储目标数据的目标区域；区域缓冲器，包括，其中多个锁存器包括第一锁存器和第二锁存器；以及控制电路，其适于：响应于来自控制器的读取命令，使用多个读取电压顺序地读取目标数据；以及将与目标数据相对应的读取数据顺序地存储在第一锁存器和第二锁存器中，其中控制器加载在第一锁存器中存储的第一读取数据，并对第一读取数据执行第一解码操作，以及其中当第一解码操作失败时，控制器加载在第二锁存器中存储的第二读取数据，并对第二读取数据执行第二解码操作。
附图说明
从下述详细描述，本发明的这些和其它方面和优点对于本发明的技术人员将变得显而易见。在本文中参考附图来进行描述，其中在一些视图中相同的附图标记指代相同的部件，其中：
图1是示出根据本公开的实施例的包括可操作地联接到主机的存储器系统的数据处理系统的框图；
图2是示出图1所示的存储器系统中采用的存储器装置的示例性配置的示意图；
图3是说明图2中所示的存储器装置的存储块的存储器单元阵列的示例性配置的电路图；
图4是示出图2中所示的存储器装置的示例性三维结构的示意图；
图5是示出根据本公开的实施例的存储器系统的框图；
图6是示出根据本公开的实施例的存储器系统的操作方法的流程图；和
图7至图15是示意性地示出根据本发明的各种实施例的数据处理系统的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本发明的公开的各个示例。本公开可以不同的其他实施例、形式及其变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本发明将完整和全面并将本公开充分地传达给本发明所属或所关领域的技术人员。在整个本公开中，相同的附图标记在本公开的各个附图和示例中表示相同的部件。注意的是，对“实施例”的参考不一定仅涉及一个实施例，并且对“实施例”的不同参考不一定是相同的实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语被用于区分一个元件与另一元件。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可能已经夸大了比例。当一个元件被称为连接或联接到另一元件时，应当理解的是，前者可以直接连接或直接联接到后者，或者前者通过它们之间的中间元件电连接或电联接到后者。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。
如本文使用的，单数形式也旨在包括复数形式，反之亦然，除非上下文另有清楚地说明。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。
在以下描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
例如，主机102可包括例如诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、电视(TV)和投影仪等的非便携式电子装置。
存储器系统110可响应于来自主机102的请求来操作或执行具体的功能或操作，并且特别地，可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可利用可与主机102电联接的各种类型的存储装置中的任何一种来实施。合适的存储装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
存储器系统110的存储装置可利用诸如例如以下的易失性存储器装置来实施：动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置，并且/或者存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器。
存储器系统110可包括控制器130和存储器装置150。存储器装置150可以存储待由主机102访问的数据，并且控制器130可以控制将数据存储在存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。
存储器系统110可被配置成例如以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使当不供应电力时也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块152至156，存储块152至156中的每一个可包括多个页面。每一个页面可包括与多个字线(WL)电联接的多个存储器单元。
控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。例如，控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可为主机102提供从存储器装置150读取的数据，和/或可将由主机102提供的数据存储到存储器装置150中。
控制器130可包括主机接口(I/F)132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、存储器接口(I/F)142以及存储器144，其全部通过内部总线可操作地联接。
主机接口132可处理从主机102提供的命令和数据，并可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。ECC单元138可包括用于基于上述代码中的至少一个执行错误校正操作的电路、模块、系统或装置中的所有或一些。
PMU 140可提供和管理控制器130的电力。
存储器接口142可用作处理控制器130和存储器装置150之间传输的命令和数据的接口，以允许控制器130响应于主机102发送的请求来控制存储器装置150。在当存储器装置150是闪速存储器时，特别地是当存储器装置150是NAND闪速存储器时的情况下，存储器接口142可在处理器134的控制下生成用于存储器装置150的控制信号，并可处理输入到存储器装置150中或从存储器装置150输出的数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并且可存储用于操作或驱动存储器系统110和控制器130的临时数据或交易数据。控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据传输到主机102中，并且将通过主机102输入的数据存储到存储器装置150中。存储器144可用于存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。虽然图1例示被设置在控制器130内部的存储器144，但是本公开不限于此。即，存储器144可位于控制器130的内部或外部。例如，存储器144可由具有传递在存储器144和控制器130之间传递的数据和/或信号的存储器接口的外部易失性存储器实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动或执行固件来控制存储器系统110的全部操作。固件可以被称为闪存转换层(FTL)。
FTL可执行作为主机102和存储器装置150之间的接口的操作。主机102可通过FTL将写入操作和读取操作的请求传输到存储器装置150。
FTL可管理地址映射、垃圾收集、损耗均衡等操作。特别地，FTL可存储映射数据。因此，控制器130可通过映射数据将从主机102提供的逻辑地址映射到存储器装置150的物理地址。由于地址映射操作，存储器装置150可如普通装置那样执行操作。此外，通过基于映射数据的地址映射操作，当控制器130更新特定页面的数据时，由于闪速存储器装置的特性，控制器130可将新数据编程到另一空页面并且可使特定页面的旧数据无效。进一步地，控制器130可将新数据的映射数据存储到FTL中。
处理器134可利用微处理器或中央处理单元(CPU)来实施。存储器系统110可包括一个或多个处理器134。
管理单元(未示出)可被包括在处理器134中。管理单元可执行存储器装置150的坏块管理。管理单元可发现存储器装置150中包含的不符合进一步使用的要求的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如，在编程操作期间，可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。坏块可使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此需要可靠的坏块管理。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1，并且块BLOCK0至BLOCKN-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。根据每一个存储器单元中可存储或表达的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储例如两位或更多位数据的多位数据的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。
图3是示出存储器装置150中的存储块330的电路图。
参照图3，存储块330可对应于在存储器系统110的存储器装置150中包括的多个存储块152至156中的任何一个。
参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。每列单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由每一个都可存储1位信息的单层单元(SLC)或者由每一个都可存储多位数据信息的多层单元(MLC)来配置。串340可分别电联接到对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。
虽然作为示例，图3仅示出了存储块330由NAND闪速存储器单元构成，但注意的是，根据本实施例的存储器装置150的存储块330不限于NAND闪速存储器。存储块330可通过NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器或其中控制器被内置在存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特性不仅可被应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可被应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。
存储器装置150的电源电路310可提供待根据操作模式而被提供给各个字线的例如编程电压、读取电压和通过电压的字线电压以及待提供给例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电源电路310可在控制电路(未示出)的控制下执行电压生成操作。电源电路310可生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储器单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，并将字线电压提供给所选择的字线和未选择的字线。
存储器装置150的读取和写入(读取/写入)电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证操作或正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个区域缓冲器322至326，并且区域缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是示出存储器装置150的3D结构的示意图。
虽然图4示出3D结构，但是存储器装置150可被实施为二维(2D)或三维(3D)存储器装置。具体地如图4所示，存储器装置150可被实施为具有3D堆叠结构的非易失性存储器装置。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1，存储块BLK0至BLKN-1中的每一个具有3D结构(或垂直结构)。
图5示出了根据本发明的实施例的存储器系统110。
参照图5，存储器系统110可以包括控制器130和存储器装置150。存储器装置150可以包括读取和写入(读取/写入)电路320、存储器单元阵列330、控制电路510和数据输入/输出(I/O)电路530。在操作中，控制器130可以将数据DATA、命令CMD和地址ADDR提供至存储器装置150。控制器130还可以从存储器装置150接收数据以将数据传输到主机102(参见图1)。可以通过相同或不同的I/O总线传输数据DATA、命令CMD和地址ADDR。
在下文中，描述根据实施例的操作方法。因此，图1的主机102可以将对目标数据的读取命令发送至存储器系统110。控制器130可以从主机102接收用于读取目标数据的读取命令和与目标数据相对应的地址信息。控制器130可以控制存储器装置150以基于接收到的读取命令和地址信息来读取目标数据。
例如，存储器装置的控制电路510可以从控制器130接收针对目标数据的读取命令和地址信息。控制电路510可以控制电源电路310和读取/写入电路320(参见图3和5)以根据接收到的读取命令和地址信息读取目标数据。例如，虽然未在图5中示出，但是电源电路310可以基于接收到的地址信息，将初始读取电压施加到字线和位线以从存储目标数据的存储器单元读取目标数据。读取/写入电路320可以基于读取命令和地址信息，使用从电源电路310施加的初始读取电压来读取目标数据。读取/写入电路320可以将读取的目标数据(以下称为读取数据)存储在读取/写入电路320中包括的页面缓冲器中。虽然在所描述的实施例中，读取/写入电路320包括多个页面缓冲器，但是本发明不限于此。通常，读取/写入电路320可以包括与多个存储器区域相对应的多个存储器区域缓冲器。页面缓冲器可以包括多个内部锁存器。读取/写入电路320可以将读取数据存储在读取/写入电路320中的页面缓冲器的内部锁存器中。然后，数据I/O电路530可以将在内部锁存器中存储的读取数据输出到控制器130。
控制器130可以对从存储器装置150输出的读取数据执行错误校正码(ECC)解码操作。具体地，虽然未在图5中示出，但是图1的ECC单元138可以对读取数据执行ECC解码操作。此时，控制器130可以基于经ECC解码的读取数据(以下称为解码数据)来确定是否已经成功执行对目标数据的读取操作。当解码数据满足预设成功条件时，例如当ECC解码操作的错误位数量小于预设错误位数量时，控制器130可以确定已经成功执行对目标数据的读取操作。当解码数据不满足预设成功条件时，例如当ECC解码操作的错误位数量大于或等于预设错误位数量时，控制器130可以确定对目标数据的读取操作已经失败。然后，控制器130可以改变读取电压并且控制存储器装置150以基于改变的读取电压来重新读取目标数据。
具体地，控制电路510可以从控制器130接收用于重新读取读取操作失败的目标数据的命令和地址信息。
在执行重新读取操作中，控制电路510可以控制电源电路310将初始读取电压改变为与初始读取电压不同的读取电压。例如，控制电路510可以基于读取电压表来选择读取电压。读取电压表可以被存储在控制电路510中。多个读取电压可以存储在读取电压表中。在读取电压表中存储的多个读取电压可以具有优先级。例如，在各种实施例中，第一至第六读取电压可以根据其优先级而被存储在读取电压表中。控制电路510可以控制电源电路310以基于第一至第六读取电压的优先级，将第一至第六读取电压顺序地施加到具有与目标数据相对应的地址的存储器单元。因此，电源电路310可以将第一至第六读取电压顺序地施加到与目标数据相对应的字线和位线。
读取/写入电路320可以通过使用被顺序施加的第一至第六读取电压来顺序地读取目标数据，并将读取数据存储在各个锁存器中。例如，当在读取/写入电路320中包括的页面缓冲器的每一个中包括三个锁存器时，读取/写入电路320可以将第一读取数据存储在第一锁存器中，将第二读取数据存储在第二锁存器中，并将第三读取数据在存储第三锁存器中。通过使用第一读取电压读取目标数据来获得第一读取数据。通过使用第二读取电压读取目标数据来获得第二读取数据。通过使用第三读取电压读取目标数据来获得第三读取数据。然后，当将在第一锁存器中存储的第一读取数据通过数据I/O电路530输出到控制器130时，读取/写入电路320可以将第四读取数据存储在第一锁存器中。通过使用第四读取电压读取目标数据来获得第四读取数据。基于相同的原理，第五读取数据和第六读取数据可以分别被存储在第二锁存器和第三锁存器中。可以执行读取读取数据并且将读取数据存储在相应页面缓冲器的各个锁存器中的操作，而不管由控制器130执行的ECC解码操作。即，在控制器130对第一读取数据执行ECC解码操作的同时，读取/写入电路320可以将第四读取数据存储在第一锁存器中。
在另一示例中，控制电路510可以不采用读取电压表。例如，控制电路510可以升序或降序来顺序地改变读取电压，并且控制电源电路310以将多个读取电压施加到与目标数据相对应的地址。即，控制电路510可以控制电源电路310施加其间设置有恒定差值的多个电压，即不需要控制电路510中存储的读取电压表。如上所述，读取/写入电路320可以将通过多个电压获得的读取数据存储在各个锁存器中。
控制器130可以通过数据I/O电路530加载第一锁存器中存储的第一读取数据。然后，控制器130可以对加载的第一读取数据执行ECC解码操作，并且确定第一解码数据是否满足预设成功条件。
当第一解码数据满足预设成功条件时，控制器130可以结束对目标数据的读取操作，并且将第一解码数据输出到主机102。然后，控制器130可以控制存储器装置150对具有所存储的目标数据的目标页面执行放电操作，以便执行下一读取操作。具体地，控制器130可以将放电命令传输到存储器装置150，并且控制电路510可以对与放电命令相对应的目标页面执行放电操作。控制器130可以控制存储器装置150以将第一读取电压设置为新的读取参考电压。
当第一解码数据不满足预设成功条件时，控制器130可以基于重复ECC解码操作的预设次数(下文中被称为ECC解码重复次数)来确定是否重新加载读取数据。例如，当ECC解码重复次数被设置为3并且针对相同目标数据的ECC解码操作已经执行了三次时，控制器130可不对该目标数据执行另一读取操作，而是可确定目标数据是不可校正的(此处也被称为ECC不可校正数据或简称为不可校正ECC(UECC))。另一方面，当重复ECC解码操作的次数没有达到ECC解码重复次数时，控制器130可以从另一锁存器加载读取数据，而不是从加载过目标数据的锁存器加载读取数据，并且再次执行ECC解码操作。
与上述示例不同，当虽然重复ECC解码操作的次数达到ECC解码重复次数，但是写入在读取电压表中的多个电压被全部使用时，控制器130可不对目标数据执行读取操作，而是确定目标数据为UECC。然后，控制器130可以控制存储器装置150对目标存储器区域，诸如例如页面执行放电操作。
已经基于在使用初始电压读取目标数据的初始读取操作失败之后执行的读取操作，描述了根据本实施例的读取操作。然而，这仅是示例，并且本实施例不限于此。在本实施例中，在控制存储器装置150使用初始读取电压读取目标数据之后，控制器130可以控制存储器装置150使用写入在读取电压表中的多个读取电压来读取目标数据。与上述配置不同，控制器130可以控制存储器装置150在不利用初始读取电压的情况下，直接使用写入在读取电压表中的多个读取电压来读取目标数据。
图6是示出根据实施例的存储器系统，例如图5的存储器系统110的操作方法的流程图。在下文中，假设对目标数据的初始读取操作已经失败，并且再次执行对目标数据的读取操作。此外，假设读取电压表被存储在图5的控制电路510中。
在步骤S601中，可以设置存储读取数据的i个锁存器和写入在读取电压表中的j个读取电压的初始值。
在步骤S603中，控制电路510可以控制电源电路310以基于读取电压表施加第j读取电压。读取/写入电路320可以基于所施加的第j读取电压来读取目标数据。
在步骤S605中，读取/写入电路320可以将第i读取数据存储在第i锁存器中。
在步骤S607中，控制电路510可以确定第i锁存器是否是与具有所存储的目标数据的目标页面相对应的页面缓冲器中的具有最后编号的锁存器。
当第i锁存器不是页面缓冲器中的具有最后编号的锁存器(步骤S607为“否”)时，在步骤S609中，可以将i和j的值添加“1”。然后，控制电路510可以基于步骤S609中的i和j的值来执行步骤S603至S605。
当第i锁存器是页面缓冲器中的具有最后编号的锁存器(步骤S607为“是”)时，在步骤S611中，可以将i的值设置为“1”，并且可以将j的值设置为通过将j的先前值与“1”相加而获得的值。然后，控制电路510可以基于步骤S611中的i和j的值来执行步骤S603至S605。
在步骤S613中，控制器130可以通过数据I/O电路530加载存储在第i锁存器中的读取数据，而不管在存储器装置150中是否执行步骤S607至S611的操作。
在步骤S615中，控制器130可以对加载的数据执行ECC解码操作。
在步骤S617中，控制器130可以确定对解码数据的ECC解码操作是否满足预设成功条件。换言之，控制器130可以确定ECC解码操作是否成功。
当ECC解码操作满足预设成功条件(步骤S617为“是”)时，在步骤S619中，控制器130可以将解码数据输出到主机102。虽然未示出，但是控制器130可以控制存储器装置150对具有所存储的目标数据的目标页面执行放电操作，以便执行下一读取操作。此外，控制器130可以控制存储器装置150将读取电压设置为新的读取参考电压。该读取电压已经当读取与解码数据相对应的读取数据时被使用。
当ECC解码操作不满足预设成功条件(步骤S617为“否”)时，在步骤S621中，控制器130可以基于预设ECC解码重复次数来确定是否重新加载读取数据。控制器130可以通过将当前重复ECC解码操作的次数与预设ECC解码重复次数进行比较来确定是否重新加载读取数据。
当重复ECC解码操作的次数大于或等于预设ECC解码重复次数(步骤S621为“是”)时，在步骤S623中，控制器130可以确定目标数据是不可校正ECC(UECC)。
当重复ECC解码操作的次数小于预设ECC解码重复次数(步骤S621为“否”)时，在步骤S625中，控制器130可以确定第i锁存器是否是在与具有所存储的目标数据的目标页面相对应的页面缓冲器中的具有最后编号的锁存器。换言之，控制器130可以确定i是否是最后编号。
当第i锁存器是页面缓冲器中的具有最后编号的锁存器(步骤S625为“是”)时，在步骤S627，可以将i的值设置为“1”。然后，控制器130可以基于步骤S627中的i的值来执行步骤S613至S617。
当第i锁存器不是页面缓冲器中的具有最后编号的锁存器(步骤S625为“否”)时，在步骤S629中，可以将i的值设置为通过将“1”与i的先前值相加而获得的值。然后，控制器130可以基于步骤S629中的i的值来执行步骤S613至S617。
如上所述，根据本实施例的存储器系统110可以高效地执行读取操作。
在下文中，将参照图7至图15详细描述可以包括由上面通过参照图1至图6描述的存储器装置150和控制器130的存储器系统110构成的数据处理系统和电子装置。
图7至图15是示意性示出根据各个实施例的图1至图6的数据处理系统的应用示例的示图。
图7是示意性地示出根据实施例的包括存储器系统的数据处理系统的示例的示图。图7示意性地示出了根据实施例的包括存储器系统的存储卡系统。
参照图7，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接至存储器装置6130，并访问存储器装置6130。存储器装置6130可由易失性存储器(NVM)来实现。作为示例而非限制，存储器控制器6120可被配置成控制针对存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机(未示出)之间的接口，并且/或者驱动固件以控制存储器装置6130。即，存储器控制器6120可对应于参照图1至图6所述的存储器系统110中的控制器130，而存储器装置6130可对应于参照图1至图6所述的存储器装置150。
因此，如图1所示，存储器控制器6120可包括随机存储存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图1所述的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1描述的，存储器控制器6120可通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、集成驱动电路(IDE)、火线、通用闪速存储器(UFS)、无线保真(WI-FI或WIFI)WIFI和蓝牙。因此，根据本实施例的存储器系统和数据处理系统可以应用于有线和/或无线电子装置，特别是移动电子装置。
存储器装置6130可由易失性存储器来实施。例如，存储器装置6130可由诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋力矩转移磁性RAM(STT-MRAM)。存储器装置6130可包括如在图1的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可被集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过被集成到单个半导体装置中而构成固态硬盘(SSD)。而且，存储器控制器6120和存储器装置6130可构造诸如以下的存储卡：PC卡(例如：个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD和SDHC)和通用闪速存储器(UFS)。
图8是示意性示出包括根据实施例的存储器系统6200的数据处理系统的另一示例的示图。
参照图8，数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1至图6所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图6所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可以临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输至存储器装置6230的数据或从存储器装置6230传输至主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可以辅助存储器装置6230以高速运转。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失败位或错误位的错误校正码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。在该情况下，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。
存储器控制器6220可通过主机接口6224，将数据或信号传输到主机6210和/或从主机6210接收数据或信号，并且通过NVM接口6225，将数据或信号传输到存储器装置6230和/或从存储器装置6230接收数据或信号。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口连接到主机6210。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可以连接到外部装置，例如主机6210或另一外部装置，并且然后将数据传输到外部装置和/或从外部装置接收数据。当存储器控制器6220被配置为通过一种或多种各种通信协议与外部装置通信，所以根据本实施例的存储器系统和数据处理系统可以应用于有线和/或无线电子装置或特别是移动电子装置。
图9是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图9示意性示出应用根据实施例的存储器系统的固态硬盘(SSD)。
参照图9，SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器或诸如铁电RAM(FRAM)、电阻式RAM(ReRAM)、自旋转移力矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器来实现。为了描述，图9示出缓冲存储器6325存在于控制器6320内部，而缓冲存储器6325可位于或布置在控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的错误校正码(ECC)值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与外部装置例如主机6310的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图10是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图10示意性示出应用了根据实施例的存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图10，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接到存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和诸如NAND接口(I/F)6433的存储器接口。
内核6432可控制eMMC 6400的操作，主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作例如参照图1所述的MMC接口的并行接口。此外，主机接口6431可用作串行接口，例如超高速(UHS)-I和UHS-II接口。
图11至图14是示意性地示出根据实施例的包括存储器系统的数据处理系统的其它示例的示图。图11至图14示意性示出应用根据实施例的存储器系统的通用闪存(UFS)系统。
参照图11至图14，UFS系统6500、6600、6700、6800可分别包括主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830。主机6510、6610、6710和6810可用作有线和/或无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700、6800中的主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信。UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700、6800中，UFS装置6520、6620、6720、6820可以参照图8至图10描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实现，并且UFS卡6530、6630、6730、6830可以参照图7描述的存储卡系统6100的形式来实现。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810、UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)来彼此通信。此外，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过除UFS协议之外的例如通用串行总线(USB)，闪存驱动器(UFD)，多媒体卡(MMC)，安全数字(SD)，迷你SD和微型SD的各种协议彼此通信。
在图11中所示的UFS系统6500中，主机6510、UFS装置6520和UFS卡6530中的每一个可以包括UniPro。主机6510可以执行交换操作，以与UFS装置6520和UFS卡6530中的至少一个通信。主机6510可以在UniPro处，通过例如L3交换的链路层交换与UFS装置6520或UFS卡6530通信。在这种情况下，UFS装置6520和UFS卡6530可以在主机6510的UniPro处，通过链路层交换来彼此通信。在示例中，为了便于描述，已经例示了一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接到主机6410，并且多个UFS卡可以并联或以星型形式连接到UFS装置6520，或者串联或以链型形式连接到UFS装置6520。在本文中，星型形式是指单个装置与多个其它装置或卡联接以用于集中控制的布置。
在图12中所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可以包括UniPro，并且主机6610可以通过执行交换操作的交换模块6640，例如，通过在UniPro处执行例如L3交换的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可以通过交换模块6640在UniPro处的链路层交换来彼此通信。在示例中，为了便于描述，已经例示了一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可以并联或以星型形式连接到交换模块6640，并且多个UFS卡可以串联或以链的形式连接到UFS装置6620。
在图13中所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可以包括UniPro。主机6710可以通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。在这种情况下，UFS装置6720和UFS卡6730可以通过交换模块6740在UniPro处的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在示例中，为了便于描述，已经例示了一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每个包括交换模块6740和UFS装置6720的多个模块可以并联或以星型形式连接到主机6710，或者串联或以链的形式彼此连接。此外，多个UFS卡可以并行或以星型形式连接到UFS装置6720。
在图14中所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可以包括M-PHY和UniPro。UFS装置6820可以执行交换操作以与主机6810和UFS卡6830通信。UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标标识符(ID)交换操作，来与主机6810或UFS卡6830通信。此处，主机6810和UFS卡6830可以通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为了便于描述，已经例示了一个UFS装置6820连接到主机6810以及一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可以并行或以星型形式连接到主机6810，或者串联或以链的形式连接到主机6810，并且多个UFS卡可以并行或以星型形式连接到UFS装置6820，或者串联或以链的形式连接到UFS装置6820。
图15是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图15是示意性示出应用了根据实施例的存储器系统的用户系统6900的示图。
参照图15，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950。
更具体地，应用处理器6930可驱动包括在例如操作系统(OS)的用户系统6900中的部件，并且包括用于控制包括在用户系统6900中的部件的控制器、接口、图形引擎等。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR)SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM或LPDDR3 SDRAM的易失性随机存取存储器(RAM)或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，可基于堆叠式封装(POP)来封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置，或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可由非易失性半导体存储器装置实现，例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1所述的存储器系统110。此外，存储模块6950可被实施为如上参照图7至图14所述的SSD、eMMC和UFS。
用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和监视器的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示和/或触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所确定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器系统的操作方法，包括：
使用多个读取电压分别读取在目标存储器页面中存储的目标数据；
将与所述目标数据相对应的读取数据顺序地分别存储在多个锁存器中，所述多个锁存器包括第一锁存器和第二锁存器；
对在所述第一锁存器中存储的第一读取数据执行第一错误校正码解码操作，即第一ECC解码操作；以及
当所述第一ECC解码操作失败时，对在所述第二锁存器中存储的第二读取数据执行第二ECC解码操作。
2.根据权利要求1所述的操作方法，其中读取所述目标数据包括通过使用写入在控制电路中存储的读取电压表中的所述多个读取电压来读取所述目标数据。
3.根据权利要求1所述的操作方法，其中执行所述第二ECC解码操作包括当重复ECC解码操作的次数小于预设ECC解码重复次数时，执行所述第二ECC解码操作。
4.根据权利要求3所述的操作方法，进一步包括当所述重复ECC解码操作的次数大于或等于所述预设ECC解码重复次数时，确定所述目标数据是不可校正的。
5.根据权利要求1所述的操作方法，进一步包括：
当所述第二ECC解码操作成功时，对所述目标存储器页面执行放电操作；并且
将所述第二读取数据输出到主机。
6.根据权利要求1所述的操作方法，进一步包括：
使用预设初始读取电压来读取所述目标数据；
将与所述目标数据相对应的初始读取数据存储在所述多个锁存器中的任意一个中；以及
对所述初始读取数据执行初始ECC解码操作；以及
当所述初始ECC解码操作失败时，由控制器控制存储器装置以使用所述多个读取电压分别读取所述目标数据。
7.根据权利要求1所述的操作方法，进一步包括：
加载在所述第一锁存器中存储的第一读取数据；以及
加载在所述第二锁存器中存储的第二读取数据。
8.一种存储器系统，包括：
存储器装置，包括：读取/写入电路，所述读取/写入电路包括在页面缓冲器中的多个锁存器；以及控制电路，控制所述读取/写入电路以使用多个读取电压分别读取在目标存储器页面中存储的目标数据，并且将与所述目标数据相对应的读取数据顺序地分别存储在所述多个锁存器中，所述多个锁存器包括第一锁存器和第二锁存器；以及
控制器，对在所述第一锁存器中存储的第一读取数据执行第一ECC解码操作；以及当所述第一ECC解码操作失败时，对在所述第二锁存器中存储的第二读取数据执行第二ECC解码操作。
9.根据权利要求8所述的存储器系统，其中所述控制电路控制所述读取/写入电路以使用写入在所述控制电路中存储的读取电压表中的所述多个读取电压来读取所述目标数据。
10.根据权利要求8所述的存储器系统，其中当重复ECC解码操作的次数小于预设ECC解码重复次数时，所述控制器执行所述第二ECC解码操作。
11.根据权利要求10所述的存储器系统，其中当所述重复ECC解码操作的次数大于或等于所述预设ECC解码重复次数时，所述控制器确定所述目标数据是不可校正的。
12.根据权利要求8所述的存储器系统，其中当所述第二ECC解码操作成功时，所述控制器控制所述存储器装置对所述目标存储器页面执行放电操作，并且将所述第二读取数据输出到主机。
13.根据权利要求8所述的存储器系统，其中所述控制电路控制所述读取/写入电路使用预设初始读取电压来读取所述目标数据，并且将与所述目标数据相对应的初始读取数据存储在所述多个锁存器中的任意一个中；以及
其中所述控制器对所述初始读取数据执行初始ECC解码操作，并且当所述初始ECC解码操作失败时，控制所述存储器装置使用所述多个读取电压分别读取所述目标数据。
14.根据权利要求8所述的存储器系统，其中所述控制器加载在所述第一锁存器中存储的第一读取数据，并且加载在所述第二锁存器中存储的第二读取数据。
15.一种存储器装置，包括：
读取/写入电路，包括在页面缓冲器中的多个锁存器；以及
控制电路，控制所述读取/写入电路以使用多个读取电压分别读取在目标存储器页面中存储的目标数据，并且将与所述目标数据相对应的读取数据顺序地分别存储在所述多个锁存器中，所述多个锁存器包括第一锁存器和第二锁存器。
16.根据权利要求15所述的存储器装置，其中所述控制电路控制所述读取/写入电路使用写入在所述控制电路中存储的读取电压表中的所述多个读取电压来读取所述目标数据。
17.根据权利要求15所述的存储器装置，其中当接收到对所述目标存储器页面的放电命令时，所述控制电路控制所述读取/写入电路对所述目标存储器页面执行放电操作。
18.根据权利要求15所述的存储器装置，其中所述控制电路控制所述读取/写入电路使用预设初始读取电压来读取所述目标数据，并且将与所述目标数据相对应的初始读取数据存储在所述多个锁存器中的任意一个中，并且当对所述目标数据的初始ECC解码操作失败时，控制所述读取/写入电路使用所述多个读取电压分别读取所述目标数据。
19.一种存储器系统，包括：
存储器装置；以及
控制器，
其中所述存储器装置包括：
存储器单元阵列，包括用于存储目标数据的目标区域；
区域缓冲器，包括多个锁存器，所述多个锁存器包括第一锁存器和第二锁存器；以及
控制电路：
响应于来自所述控制器的读取命令，使用多个读取电压顺序地读取所述目标数据；以及
将与所述目标数据相对应的读取数据顺序地存储在所述第一锁存器和所述第二锁存器中，
其中所述控制器加载在所述第一锁存器中存储的第一读取数据，并且对所述第一读取数据执行第一解码操作，以及
其中当所述第一解码操作失败时，所述控制器加载在所述第二锁存器中存储的第二读取数据，并且对所述第二读取数据执行第二解码操作。
20.根据权利要求19所述的存储器系统，其中所述目标区域包括目标页面，并且所述区域缓冲器包括页面缓冲器。
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