CN110400587A - 半导体存储器装置 - Google Patents

半导体存储器装置 Download PDF

Info

Publication number
CN110400587A
CN110400587A CN201910231793.0A CN201910231793A CN110400587A CN 110400587 A CN110400587 A CN 110400587A CN 201910231793 A CN201910231793 A CN 201910231793A CN 110400587 A CN110400587 A CN 110400587A
Authority
CN
China
Prior art keywords
pump circuit
charge pump
clock signal
voltage
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910231793.0A
Other languages
English (en)
Other versions
CN110400587B (zh
Inventor
冈部翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN110400587A publication Critical patent/CN110400587A/zh
Application granted granted Critical
Publication of CN110400587B publication Critical patent/CN110400587B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明提供一种半导体存储器装置，抑制读取操作时的峰值电流。本发明的半导体存储器装置包括存储器阵列；多个电荷泵电路；以及控制器，在存储器阵列中被选择页被读取时，控制启动电荷泵电路的时间，以使所述多个电荷泵电路不在相同时间被启动。

Description

半导体存储器装置
技术领域
本发明涉及快闪存储器等半导体存储器装置，尤其涉及用于产生内部电压的电荷泵电路的控制。
背景技术
随着半导体设计的微型化，用于驱动半导体元件的工作电压一直在降低，提供给半导体装置的电源电压(Vdd)也一直在降低。举例来说，由半导体存储器外部提供的电源电压已经从3.3V降低至2.5V或1.8V。然而，快闪存储器等半导体存储器的内部电路会需要多个电源。例如，用于驱动晶体管的电压、施加给基板或井的电压等，可能会需要高于电源电压的高电压。因此，半导体装置设置有电压生成电路，其包括电荷泵电路或电平偏移器等，用于将外部提供的电源电压升压到所需的电压值(日本特开第2017-228325)。
由于NAND型快闪存储器在进行数据的读取、程序化或抹除操作时需要高电压，因此其内部设置了用于产生高电压的电荷泵电路。快闪存储器的电流消耗主要来自于电荷泵电路。特别是在读取操作或验证操作时的位线预充电期间，当电荷泵电路启动时会产生最大的峰值电流。例如，用来施加给被选择区块中未选择的页(或未选择的字线)的读取电压Vpass是由电荷泵电路所产生，或者用来驱动提供电源电压Vdd给位线的被选择晶体管的电压VXD是由电荷泵电路所产生。因此，电荷泵电路所造成的电流消耗会随着页数或位线数的增加而升高。
当电荷泵电路所造成的峰值电流增加时，瞬间有大电流流过，这会导致电源电压Vdd下降。对于低电源电压的装置影响尤其大，而且会妨碍需要达成的电路性能。例如，输入/输出电路的操作可能变得不稳定，读取的数据中可能会有错误产生。
发明内容
有鉴于此，本发明提供一种半导体存储器装置，抑制读取操作时的峰值电流。
根据本发明的半导体存储器装置包括：存储器阵列；多个电荷泵电路；以及控制器，在该存储器阵列的被选择页被读取时，控制启动该些电荷泵电路的时间，以使所述多个电荷泵电路不在相同时间被启动。
在一实施例中，上述控制器在位线预充电期间以进行读取时，控制启动所述多个电荷泵电路的时间。在一实施例中，上述控制器偏移启动电荷泵电路中的至少一个电荷泵电路的时间。在一实施例中，上述控制器响应于时脉信号的上升缘，启动已经响应于时脉信号的上升缘的第一电荷泵电路。在一实施例中，上述控制器响应于时脉信号的下降缘，启动已经响应于时脉信号的下降缘启动的第二电荷泵电路。在一实施例中，上述控制器响应于第奇数个上升缘启动第三电荷泵电路，响应于第偶数个下降缘启动第四电荷泵电路。在一实施例中，上述电荷泵电路包括电荷泵电路，产生用于施加到未选择页的存储单元的通过电压。在一实施例中，上述电荷泵电路包括电荷泵电路，产生用于驱动选择晶体管的驱动电压，其中上述选择晶体管是用于向位线提供电压。在一实施例中，上述读取单元包含程序化操作或抹除操作中的验证读取。
基于上述，本发明实施例可以在进行读取操作时控制启动电荷泵电路的时间，所以可以抑制读取操作时的峰值电流。因此，也可以抑制电源电压的噪声。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种快闪存储器的配置示意图。
图2是依照本发明一实施例的一种存储器阵列的NAND串的配置示意图。
图3是依照本发明一实施例的一种页缓冲器的配置示意图。
图4示出在NAND型快闪存储器的操作期间所施加的偏压的表格。
图5A和图5B是电荷泵电路的范例的示意图。
图6是依照本发明一实施例的一种电荷泵电路的配置示意图。
图7是依照本发明一实施例的电荷泵电路的操作控制的示意图。
图8A示出在泵电路未启动时的时脉信号的示意图。
图8B示出响应于上升缘和下降缘而产生的时脉信号的示意图。
图8C示出响应于上升缘而产生的时脉信号的示意图。
图8D示出响应于下降缘而产生的时脉信号的示意图。
图9是依照本发明一实施例的页缓冲器和位线的配置范例示意图。
图10A和图10B是依照本发明一实施例的读取操作期间电荷泵电路的操作的示意图。
图11是依照本发明一实施例的读取操作期间电荷泵电路的操作的时序示意图。
【符号说明】
100：快闪存储器
110：存储器阵列
120：输入/输出缓冲器
130：地址寄存器
140：控制器
150：字线选择电路
160：页缓冲器/感测电路
170：列选择电路
180：内部电压生成电路
200、200-1、200-2...200-n：电荷泵电路
201、202：电荷泵电路组
210-1、210-2...210-n：电平移位器
300：比较器
310、332、334：AND闸
320、322：反相器
330：生成电路
Ax：行地址信息
Ay：列地址信息
BL：共源极位线
BLCD：晶体管
BLCLAMP：晶体管
BLK(0)、BLK(1)...BLK(m-1)：存储器区块
BLPRE：晶体管
CLK1、CLK2、CLK3、CLK4、CLK_M：时脉信号
CLK_P：泵用时脉信号
CMP_out：比较结果
CP：泵电路
DL、/DL：数据线
DTG：晶体管
EN-1、EN-2：致能信号
EQ_EN：晶体管
Icc：电流消耗
GBL0～GBLn：广域位线
Imax：最大电流消耗
I/O：输入/输出端子
MC0、MC1...MC62、MC63：存储单元
Q1、Q2、Q3：晶体管
PB：页缓冲器
REG：晶体管
SEL-1、SEL-2...SEL-n：选择信号
SGD、SGS：栅极线
SL：共源极线
SLR：锁存节点
SLS：节点
SNS：感测节点
t1、t2、t3、t4、Te、Ts：时刻
TD：位线侧选择晶体管
TS：源极线侧选择晶体管
V1：电压供应部
V2：电压供应部
Vcp：电压输出部
Vdd：电源电压
Vers：抹除电压
Vin：电压输入部
VG：晶体管
Vout、Vref：电压
Vpgm：写入电压
Vpass：通过电压
Vread：读取电压
Vth：临界值
VXD：驱动电压
WL0～WL63:字线
W/L：字线
具体实施方式
下文将参照附图详细描述本发明实施例。在此，将以NAND型快闪存储器为例进行说明。然而，为了使本发明更容易被理解，附图可能会强调各部件，而不依照实际的装置比例绘制。
图1示出本发明一实施例的一种快闪存储器的示意性配置。然而，在此所示出的快闪存储器配置仅是其中一个例子，因此本发明并不限于此。
本实施例的快闪存储器100包括：存储器阵列110，其中多个存储器排列成行列状；输入/输出缓冲器120，连接到外部输入/输出端子I/O；地址寄存器130，从输入/输出缓冲器120接收地址数据；控制器140，基于从输入/输出缓冲器120接收的命令数据或外部控制信号等，来控制各部件；字线选择电路150，对来自地址寄存器130的行地址信息Ax进行解码，并基于解码结果进行区块选择和页选择等；页缓冲器/感测电路160，保持从字线选择电路150所选择的页所读取的数据，并且保持要被程序化至被选择页的输入数据；列选择电路170，解码来自地址寄存器130的列地址信息Ay，并基于该解码结果选择页缓冲器/感测电路160中列地址的数据；以及内部电压生成电路180，产生用于读取、程序化和抹除数据所需的各种电压(写入电压Vpgm、通过电压Vpass、抹除电压Vers、读取电压Vread、用于行选择的驱动电压VXD等)。
存储器阵列110在列方向上具有m个存储器区块BLK(0)、BLK(1)...BLK(m-1)。如图2所示，一个存储器区块中形成有多个NAND串。NAND串可以以二维阵列的形式形成在基板表面上，或者是三维阵列的形式，其为利用形成在基板表面上的半导体层。一个NAND串例如包括：存储单元MC0、MC1...MC62和MC63、位线侧选择晶体管TD以及源极线侧选择晶体管TS，这些晶体管彼此串联连接。一个存储单元可以是存储一比特(二进制数据)的SLC类型或者是存储多比特的MLC类型。
图3示出页缓冲器/感测电路的配置。页缓冲器/感测电路160包括：感测电路，在读取操作等期间，感测选择存储单元的位线电位；以及锁存电路，保持要被程序化的输入数据或是从存储器阵列中读取的数据等。感测电路包括：晶体管BLPRE，用于将电压供应部V1所提供的电压预充电至位线；晶体管BLCLAMP，用于箝位位线；晶体管BLCD，用于在感测节点SNS与锁存节点SLR之间传送电荷；晶体管DTG，用于将锁存节点SLR的电位传送到与电压供应部V2连接的晶体管VG；以及晶体管REG，用于将电压供应部V2耦接至感测节点SNS。晶体管DTG是例如在程序化验证等程序中，当需要将感测节点SNS从低电平(L)反转到高电平(H)时被操作。锁存电路包括：一对交叉耦合的反相器；晶体管EQ_EN，用于等化节点SLR/SLS；晶体管Q1和Q2，将节点SLR/SLS连接至数据线DL和/DL；以及验证用晶体管Q3，连接至节点SLS。
另外，读取操作可以在由偶数位线构成的偶数页和由奇数位线构成的奇数页上交替地执行。在这种情况下，位线选择电路连接至一个页缓冲器/感测电路，而且位线选择电路选择偶数位线或奇数位线。当偶数页被读取时，GND电平的遮蔽电位是提供给奇数页的奇数位线，而当奇数页被读取时，GND电平的遮蔽电位是提供给偶数页的偶数位线，由此减小相邻位线之间电容耦合所引起的噪声。
图4是示出在快闪存储器各操作期间所施加的偏压的范例的表格。在读取操作中，对位线施加一定的正电压，对被选择的字线(W/L)施加一定的电压(例如0V)，对未选择的字线施加通过电压Vpass(例如4.5V)，对选择的栅极线SGD和SGS施加正电压(例如4.5V)，导通NAND串的位线侧选择晶体管和源极线侧选择晶体管，并且对共源极线SL施加0V。在程序化(写入)操作中，对被选择的字线施加高电压的程序化电压Vpgm(15V至20V)，对未选择的字线施加中间电位(例如10V)，导通位线侧选择晶体管，断开源极线侧选择晶体管，并且将对应数据“0”或“1”的电位提供给位线。在抹除操作中，对区块中被选择的字线施加0V，对P井施加高电压(例如20V)，并且将浮置栅极的电子拉出至基板中，以便以区块为单位抹除数据，图4的F表示浮置。
内部电压生成电路180产生进行各个操作时所需的电压。内部电压生成电路180包括电荷泵电路以及电平移位器等，其中电荷泵电路对外部所供应的电源电压Vdd进行升压，电平移位器转换电荷泵电路所产生的电压电平等。
图5A示出电荷泵电路的一个例子。电荷泵电路200例如包括两个电荷泵电路组201和202。电荷泵电路组201例如包括多个由二极管连接成的MOS晶体管，这些MOS晶体管彼此串联连接。将电容器连接到MOS晶体管的栅极，将时脉信号CLK1施加到第奇数个MOS晶体管的各个电容器，并且将时脉信号CLK2施加到第偶数个MOS晶体管的各个电容器。电荷泵电路组202具有与电荷泵电路组201相同的配置，但是将时脉信号CLK3施加到第奇数个MOS晶体管的各个电容器，并且将时脉信号CLK4施加到第偶数个MOS晶体管的各个电容器。如图5B所示，时脉信号CLK1与时脉信号CLK2具有相位相差180度的关系。此外，时脉信号CLK1与时脉信号CLK4，以及时脉信号CLK2与时脉信号CLK3分别具有相同相位的关系。在电荷泵电路中，例如，电源电压Vdd是提供给电压输入部Vin，而升压后的电压是从电压输出部Vcp输出。
在上述电路配置的情况下，连接到电荷泵电路组201的电压输出部Vcp的MOS晶体管是通过时脉信号CLK2的上升缘启动，而升压后的电压是被提供给电压输出部Vcp。另外，连接到电荷泵电路组202的电压输出部Vcp的MOS晶体管是通过时脉信号CLK4的上升缘启动，而升压后的电压是被提供给电压输出部Vcp。由于时脉信号CLK2与时脉信号CLK4具有相位相差180度的关系，当以某个时脉信号(例如CLK1)作为基准时，看起来就像是在上升缘和下降缘将升压后的电压提供给电压输出部Vcp。
在一实施例中，如图6所示，内部电压生成电路180包括：n个电荷泵电路200-1、200-2...200-n(n是大于或等于2的整数)；以及电平移位器210-1、210-2...210-n，用于移位或调节由电荷泵电路所产生的电压电平。一个电荷泵电路具有如图5A所示的配置。
通过来自控制器140的选择信号SEL-1、SEL-2...SEL-n，可以选择性地操作或不操作多个电荷泵电路200-1、200-2...200-n。例如，在进行读取操作时，控制器140可通过选择信号SEL-1操作电荷泵电路200-1，产生要施加到未选择页的通过电压Vpass，并且通过选择信号SEL-2操作电荷泵电路200-2，并产生用于驱动页缓冲器(page buffer，PB)/感测电路160的选择用晶体管的驱动电压VXD。例如，电荷泵电路200-1产生9.6V，并将其调节至4.5V以作为通过电压Vpass使用，而电荷泵电路200-2则产生大于电源电压Vdd且大于或等于晶体管的临界值Vth的电压作为驱动电压VXD。
接下来，将描述本实施例的电荷泵电路的细节。在进行读取操作时，控制器140选择通过选择信号SEL-1、SEL-2...SEL-n所操作的电荷泵电路，并进一步控制启动所选择的电荷泵电路的时序。例如，响应于时脉信号的上升缘、时脉信号的下降缘或者是时脉信号的上升缘和下降缘，启动电荷泵电路。
图7示出了一个电荷泵电路200-1的细节。其他电荷泵电路的配置方式相同。利用来自控制器140的选择信号SEL-1作为比较器300的致能信号，通过比较器300比较从如图5A所示的泵电路CP的输出电压Vout与电压Vref(亦即目标电压)，并且将比较结果CMP_out输入到AND闸310。时脉信号CLK_M则输入到AND闸310的另一端。当选择信号SEL-1处于H电平且输出电压Vout≤目标电压Vref时，CMP_out处于H电平，而AND闸310输出与时脉信号CLK_M相位相同的时脉作为泵用时脉信号CLK_P。另一方面，当选择信号SEL-1处于H电平且输出电压Vout>目标电压Vref时，CMP_out处于L电平，而AND闸310的输出固定在L电平。同样地，当选择信号SEL-1处于L电平时，CMP_out处于L电平，而AND闸310的输出固定在L电平。
电荷泵电路200-1进一步包括：生成电路330，从时脉信号CLK_P产生时脉信号CLK1和时脉信号CLK4；反相器320，反转时脉信号CLK1以产生时脉信号CLK2；以及反相器322，反转时脉信号CLK4以产生时脉信号CLK3。藉此，将时脉信号CLK1、CLK2、CLK3以及CLK4提供给泵电路CP。
在某一实施例中，生成电路330包括：AND闸332，利用时脉信号CLK_P和致能信号EN-1作为输入，并且利用时脉信号CLK1作为输出；以及AND闸334，利用时脉信号CLK_P和致能信号EN-2作为输入，并且利用时脉信号CLK4作为输出。这些AND闸332和334由致能信号EN-1和EN-2独立控制。例如，当致能信号EN-1和EN-2中的任何一个被设为H电平时，时脉信号CLK1和CLK4(作为对应于各致能信号的AND闸332和334的输出)是与时脉信号CLK_P相同的信号。另一方面，当致能信号EN-1和EN-2中的任何一个被设为L电平时，时脉信号CLK1和CLK4(作为对应于各致能信号的AND闸332和334的输出)固定在L电平。
图8A～图8D示出了AND闸310所产生的泵用时脉信号CLK_P以及生成电路330和反相器320所产生的时脉信号CLK2和CLK4的范例。在此，值得留意的是时脉信号CLK2和CLK4分别用于启动连接到如图5A所示的泵电路CP的电荷泵电路组201和202的电压输出部Vcp的MOS晶体管。图8A示出了在比较结果CMP_out为L电平时所产生的泵用时脉信号CLK_P以及时脉信号CLK2和CLK4的范例。也就是说，AND闸310的输出信号CLK_P固定于L电平，时脉信号CLK2和CLK4也分别固定于H电平和L电平，而泵电路CP不启动也不进行操作。
图8B示出了在比较结果CMP_out为H电平并且致能信号EN-1和EN-2都为H电平时所产生的泵用时脉信号CLK_P以及时脉信号CLK2和CLK4的范例。也就是说，AND闸310的输出信号CLK_P和时脉信号CLK4是与时脉信号CLK_M具有相同相位的信号，但是时脉信号CLK2是生成为与时脉信号CLK_M的相位相差180度的信号，而且如图5A所示的泵电路CP响应于时脉信号CLK_M的上升缘和下降缘而启动。
图8C示出了在比较结果CMP_out为H电平，致能信号EN-1为H电平，而致能信号EN-2设为L电平时所产生的泵用时脉信号CLK_P以及时脉信号CLK2和CLK4的范例。也就是说，AND闸310的输出信号CLK_P是与时脉信号CLK_M具有相同相位的信号，而时脉信号CLK2是生成为与时脉信号CLK_M的相位相差180度的信号。由于时脉信号CLK4是生成为固定在L电平的信号，所以仅有如图5A所示的泵电路CP的电荷泵电路组201进行操作，并且仅响应于时脉信号CLK_M的下降缘而启动。
图8D示出了在比较结果CMP_out为H电平，致能信号EN-1为L电平，而致能信号EN-2为H电平时所产生的泵用时脉信号CLK_P以及时脉信号CLK2和CLK4的范例。也就是说，AND闸310的输出信号CLK_P和时脉信号CLK4是与时脉信号CLK_M具有相同相位的信号，而时脉信号CLK2是生成为固定在H电平的信号，因此仅有如图5A所示的泵电路CP的电荷泵电路组202进行操作，并且仅响应于时脉信号CLK_M的上升缘而启动。
图5A～图5B、图7以及图8A～图8D中所示的实施例说明了如图5A所示的电荷泵电路的类型作为范例，其中电荷泵电路是响应于时脉的上升缘和下降缘而启动。然而，本发明并不受限于这样的电路配置。举例来说，即使泵电路不具有如图5A所示的电荷泵电路中的电荷泵电路组202，并且是仅响应于时脉信号CLK2的上升缘而启动的类型，泵电路的配置仍然可以以下列方式实现：生成电路330使用泵用时脉信号CLK_P作为输入，并且准备用于输出2倍的信号的上升/下降检测部、用于2倍并且仅输出第奇数个脉冲的上升检测部以及用于2倍并且仅输出第偶数个脉冲的下降检测部，其中上升/下降检测部、上升检测部以及下降检测部分别由致能信号控制，并且通过仅启动一个检测部，使得泵电路响应于时脉信号CLK_M的上升和下降缘、仅响应于上升缘或仅响应于下降缘而启动。在这种情况下，上升/下降检测部、上升检测部和下降检测部的配置并没有特别限制。例如，这些检测部可以通过使用触发器等的电路、乘法电路、延迟电路、逻辑电路等来构成。此外，虽然图7中的生成电路330是利用两个AND闸配置而成，这仅是一个例子，生成电路330也可以采用其他的配置。
接下来，将描述本实施例的快闪存储器的读取操作。在此描述的读取操作，除了响应于来自外部的地址和命令读取被选择页外，还包括在程序化操作或抹除操作时进行的验证的读取操作。
当开始进行读取操作时，控制器140预充电偶数页的偶数位线或奇数页的奇数位线。图9示出了快闪存储器的I/O与位线之间的关系。例如，当快闪存储器100具有16个I/O端子时，一个I/O端子分配有2048条位线(1024条偶数位线和1024条奇数位线)。在16个I/O中，共计有32,768条位线(16,384条偶数位线和16,384条奇数位线)。假使预充电一条位线的容量需要1pA的电流，预充电偶数页的全部位线会需要16,384pA的电流。全体位线的容量非常大。因此，与其他时期相比，在进行读取操作时，位线预充电期间的峰值电流最大。
因此，在本实施例中，针对启动电荷泵电路的时间进行控制，以便抑制位线预充电期间的峰值电流。在此将描述启动两个电荷泵电路为例。其中一个电荷泵电路是用于产生要施加给选择的区块中未选择的字线的通过电压Vpass(用于导通存储单元的电压，与存储单元的状态无关)，另一个电荷泵电路是用于产生要施加给选择用晶体管的栅极的选择栅极电压VXD，其是用于将页缓冲器/感测电路160的电源电压Vdd提供给位线。例如，当外部的电源电压Vdd为1.8V时，通过电压Vpass为9.6V，而驱动电压VXD例如为5.4V。例如，控制器140致能两个选择信号SEL-1和SEL-2到H电平，以便操作如图6所示的两个电荷泵电路200-1和200-2。
图10A示出了正常操作时电荷泵电路的操作与电流消耗之间的关系。在进行正常操作时，被选择的两个电荷泵电路200-1和200-2响应于时脉信号CLK_M的上升缘和下降缘而启动。也就是说，控制器140通过如图7所示的致能信号EN-1和EN-2来操作AND闸332和334，并提供如图8B所示的时脉信号CLK2和CLK4以及相位分别与CLK2和CLK4相差180度的时脉信号CLK1和CLK3给电荷泵电路。因此，事实上电荷泵电路200-1和200-2响应于时脉信号CLK_M的上升缘和下降缘而进行操作。举例来说，如果驱动电压VXD在时刻t1的下降缘下降到目标电压Vref以下，则启动电荷泵电路200-1，如果通过电压Vpass在时刻t2的上升缘下降到目标电压Vref以下，则启动电荷泵电路200-2。另外，如果驱动电压VXD和通过电压Vpass在时刻t3的上升缘下降到目标电压Vref以下，则启动电荷泵电路200-1和200-2。在这种情况下，由于两个电荷泵电路同时启动，由电荷泵电路所引起的电流消耗Icc达到最大值。
图10B示出了在位线预充电期间电荷泵电路的操作与电流消耗之间的关系。例如，在位线预充电期间，控制器140操作用于产生通过电压Vpass的电荷泵电路200-1的生成电路330的AND闸334(其他检测部不进行操作)，并且操作用于产生驱动电压VXD的电荷泵电路200-2的生成电路330的AND闸332(其他检测部不进行操作)。换句话说，电荷泵电路200-1和电荷泵电路200-2不在同一个时间启动。位线的预充电期间例如是如图3所示的BLPRE晶体管导通的期间，而控制器140与导通BLPRE晶体管的时间同步地将电荷泵电路200-1的致能信号EN-2设为H(致能信号EN-1为L)，将EN-1输出到电荷泵电路200-2的生成电路330(致能信号EN-2为L)，并且与断开BLPRE晶体管的时间同步地将电荷泵电路200-1和200-2的致能信号EN-1和EN-2皆设为H。
在图10B中，在时刻t3的上升缘，通过电压Vpass和驱动电压VXD低于目标电压Vref，但是此时仅有电荷泵电路200-1启动，电荷泵电路200-2未启动。在时刻t4的下降缘，由于驱动电压VXD低于目标电压Vref，所以电荷泵电路200-2被启动。在时刻t3，由于电荷泵电路200-1和200-2不同时启动，并且电荷泵电路200-2的启动偏移到时刻t4，电荷泵电路200-1和200-2所引起的电流消耗Icc被分散，图10A中的最大电流消耗Imax被抑制了。
图11示出了进行位线预充时电荷泵电路的详细时序图。在图11中，以阴影表示电荷泵电路200-1和200-2的启动状态。正常操作(参照图10A)是指从读取操作开始到位线预充电开始的时刻Ts之间的期间。在此期间，如果通过电压Vpass和驱动电压VXD低于目标电压Vref，则电荷泵电路200-1和200-2响应于时脉信号CLK_M的上升缘和下降缘而进行操作。
从时刻Ts到时刻Te之间的期间是位线的预充电期间。在此期间，如果通过电压Vpass低于目标电压Vref，则电荷泵电路200-1响应于时脉信号CLK_M的上升缘而进行操作，如果驱动电压VXD低于目标电压Vref，则电荷泵电路200-2响应于时脉信号CLK_M的下降缘而进行操作。在时刻Te之后，电荷泵电路200-1和200-2再次返回到正常操作。
因此，通过防止电荷泵电路在位线的预充电期间同时启动，可以抑制电流消耗达最大值时的位线预充电期间中的峰值电流。
上述实施例示出了在位线的预充电期间操作两个电荷泵电路为例，但这仅是其中一个例子，也可以操作n个电荷泵电路(n是大于或等于2的整数)。在这种情况下，所有的(n个)电荷泵电路都不在同时间启动，或者部分电荷泵电路可能同时启动。举例来说，一个或多个电荷泵电路可以响应于上升缘而启动，一个或多个电荷泵电路可以响应于下降缘而启动，或者一个或多个电荷泵电路可以响应于上升缘和下降缘而启动。又或者，第一电荷泵电路可以响应于上升缘而启动，第二电荷泵电路可以响应于下降缘而启动，第三电荷泵电路可以响应于第奇数个上升缘而启动，而第四电荷泵电路可以响应于第偶数个下降缘而启动。电荷泵电路启动的时间可以任意设定。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种半导体存储器装置，包括：
存储器阵列；
多个电荷泵电路；以及
控制器，在所述存储器阵列的被选择页被读取时，控制启动所述多个电荷泵电路的时间，以使所述多个电荷泵电路不在相同时间被启动。
2.根据权利要求1所述的半导体存储器装置，其中所述控制器在位线预充电期间以进行读取时，控制启动所述多个电荷泵电路的时间。
3.根据权利要求1所述的半导体存储器装置，其中所述控制器偏移启动所述多个电荷泵电路中的至少一个电荷泵电路的时间。
4.根据权利要求1所述的半导体存储器装置，其中所述控制器响应于时脉信号的上升缘，启动已经响应于所述时脉信号的上升缘启动的第一电荷泵电路。
5.根据权利要求1或4所述的半导体存储器装置，其中所述控制器响应于时脉信号的下降缘，启动已经响应于所述时脉信号的下降缘启动的第二电荷泵电路。
6.根据权利要求1所述的半导体存储器装置，其中所述控制器响应于第奇数个上升缘启动第三电荷泵电路，响应于第偶数个下降缘启动第四电荷泵电路。
7.根据权利要求1所述的半导体存储器装置，其中所述多个电荷泵电路包括一电荷泵电路，产生用于施加到一未选择页的通过电压。
8.根据权利要求1所述的半导体存储器装置，其中所述多个电荷泵电路包括一电荷泵电路，产生用于驱动选择晶体管的驱动电压，所述选择晶体管是用于向位线提供电压。
9.根据权利要求1所述的半导体存储器装置，其中所述读取包含程序化操作或抹除操作中的验证读取。
10.根据权利要求1所述的半导体存储器装置，其中所述电荷泵电路包括：
泵电路；
生成电路，接收时脉信号，以产生第一时脉信号和第四时脉信号；
第一反相器，接收并反转所述第一时脉信号以产生第二时脉信号；以及
第二反相器，接收并反转所述第四时脉信号，以产生第三时脉信号，
其中所述第一、所述第二、所述第三与所述第四时脉信号提供给所述泵电路。
11.根据权利要求10所述的半导体存储器装置，其中所述生成电路包括：
第一AND闸，利用所述时脉信号和第一致能信号作为输入，并且利用所述时脉信号作为输出；以及
第二AND闸，利用所述时脉信号和第二致能信号作为输入，并且利用所述第四时脉信号作为输出，
其中所述第一AND闸与所述第二AND闸分别由所述第一致能信号和所述第二致能信号独立控制。
12.根据权利要求10所述的半导体存储器装置，其中所述控制器输出的选择信号作为比较器的致能信号，
所述比较器比较所述泵电路的输出电压与目标电压，以产生比较结果，
AND闸接收所述比较结果，以产生所述时脉信号。
CN201910231793.0A 2018-04-25 2019-03-26 半导体存储器装置 Active CN110400587B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-083559 2018-04-25
JP2018083559A JP6535784B1 (ja) 2018-04-25 2018-04-25 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN110400587A true CN110400587A (zh) 2019-11-01
CN110400587B CN110400587B (zh) 2022-01-04

Family

ID=67023760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910231793.0A Active CN110400587B (zh) 2018-04-25 2019-03-26 半导体存储器装置

Country Status (5)

Country Link
US (1) US11056154B2 (zh)
JP (1) JP6535784B1 (zh)
KR (1) KR102277111B1 (zh)
CN (1) CN110400587B (zh)
TW (1) TWI678706B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724766A (zh) * 2020-05-26 2021-11-30 华邦电子股份有限公司 半导体存储装置及快闪存储器的运行方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144309A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置
KR20230117999A (ko) * 2022-02-03 2023-08-10 에스케이하이닉스 주식회사 프리차지동작을 수행하기 위한 전자장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020191447A1 (en) * 2000-03-06 2002-12-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
CN101136587A (zh) * 2006-08-30 2008-03-05 台湾积体电路制造股份有限公司 操作多个电荷泵的方法和功率控制电路
US20090174441A1 (en) * 2008-01-08 2009-07-09 Gebara Fadi H Peak Power Reduction Methods in Distributed Charge Pump Systems
US20110249492A1 (en) * 2010-04-09 2011-10-13 Kabushiki Kaisha Toshiba Semiconductor storage device and boosting circuit
CN102834827A (zh) * 2010-03-23 2012-12-19 高通股份有限公司 将时钟信号提供到电荷泵的方法及设备
US8755242B2 (en) * 2011-03-15 2014-06-17 Samsung Electronics Co., Ltd. High voltage generating circuit and method of operating the same
US20170154666A1 (en) * 2015-11-27 2017-06-01 Samsung Electronics Co., Ltd. Semiconductor memory device for diminishing peak current in multi-die memory structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519654A (en) * 1990-09-17 1996-05-21 Kabushiki Kaisha Toshiba Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit
KR100238239B1 (ko) * 1997-04-21 2000-01-15 윤종용 반도체 메모리 장치의 승압 전압 발생기
US6967523B2 (en) 2000-11-21 2005-11-22 Mosaid Technologies Incorporated Cascaded charge pump power supply with different gate oxide thickness transistors
US6577535B2 (en) * 2001-02-16 2003-06-10 Sandisk Corporation Method and system for distributed power generation in multi-chip memory systems
JP4331053B2 (ja) * 2004-05-27 2009-09-16 株式会社東芝 半導体記憶装置
KR100626394B1 (ko) * 2005-06-27 2006-09-20 삼성전자주식회사 플래시 메모리의 신뢰성 향상을 위한 스트링 선택 라인 및그라운드 선택 라인 바이어스 회로
JP4927356B2 (ja) * 2005-07-11 2012-05-09 エルピーダメモリ株式会社 半導体装置
US7626865B2 (en) 2006-06-13 2009-12-01 Micron Technology, Inc. Charge pump operation in a non-volatile memory device
JP2008193766A (ja) 2007-02-01 2008-08-21 Spansion Llc 電圧発生回路及びその制御方法
US7613051B2 (en) * 2007-03-14 2009-11-03 Apple Inc. Interleaving charge pumps for programmable memories
US8120959B2 (en) * 2008-05-30 2012-02-21 Aplus Flash Technology, Inc. NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a programmable select gating transistor, and circuits and methods for operating same
JP5210812B2 (ja) 2008-11-07 2013-06-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及びそのリードアクセス方法
US9024679B2 (en) 2011-07-25 2015-05-05 Macronix International Co., Ltd. Standby charge pump system
KR20140079914A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 동작회로 제어장치, 반도체 메모리 장치 및 이의 동작 방법
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
JP2014186763A (ja) * 2013-03-21 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US9536575B2 (en) * 2015-01-14 2017-01-03 Macronix International Co., Ltd. Power source for memory circuitry
JP6103664B1 (ja) * 2016-02-18 2017-03-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2017228325A (ja) 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020191447A1 (en) * 2000-03-06 2002-12-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
CN101136587A (zh) * 2006-08-30 2008-03-05 台湾积体电路制造股份有限公司 操作多个电荷泵的方法和功率控制电路
US20090174441A1 (en) * 2008-01-08 2009-07-09 Gebara Fadi H Peak Power Reduction Methods in Distributed Charge Pump Systems
CN102834827A (zh) * 2010-03-23 2012-12-19 高通股份有限公司 将时钟信号提供到电荷泵的方法及设备
US20110249492A1 (en) * 2010-04-09 2011-10-13 Kabushiki Kaisha Toshiba Semiconductor storage device and boosting circuit
US8755242B2 (en) * 2011-03-15 2014-06-17 Samsung Electronics Co., Ltd. High voltage generating circuit and method of operating the same
US20170154666A1 (en) * 2015-11-27 2017-06-01 Samsung Electronics Co., Ltd. Semiconductor memory device for diminishing peak current in multi-die memory structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724766A (zh) * 2020-05-26 2021-11-30 华邦电子股份有限公司 半导体存储装置及快闪存储器的运行方法
CN113724766B (zh) * 2020-05-26 2023-12-29 华邦电子股份有限公司 半导体存储装置及快闪存储器的运行方法

Also Published As

Publication number Publication date
TWI678706B (zh) 2019-12-01
TW201946059A (zh) 2019-12-01
US11056154B2 (en) 2021-07-06
JP2019192318A (ja) 2019-10-31
US20190333549A1 (en) 2019-10-31
KR102277111B1 (ko) 2021-07-14
JP6535784B1 (ja) 2019-06-26
CN110400587B (zh) 2022-01-04
KR20190124139A (ko) 2019-11-04

Similar Documents

Publication Publication Date Title
CN101584005B (zh) 非易失性存储器中的经分割擦除及擦除验证
CN101057299B (zh) 对非易失性存储器的并行编程
CN101136249B (zh) 能够基于操作模式产生不同电压的电压产生电路
CN101627440B (zh) 通过使用不同的预充电启用电压而以减少的编程干扰对非易失性存储器进行编程
CN101584006B (zh) 非易失性存储器中的经分割的软编程
CN101627439B (zh) 通过移除对字线数据的预充电相依性而以减少的编程干扰对非易失性存储器进行编程
CN101361134B (zh) 使用经修改的通过电压在减小的程序干扰下对非易失性存储器进行编程的方法和存储系统
CN101361138B (zh) 以对非选定字线的高效控制来读取非易失性存储器
US6212101B1 (en) High-density nor-type flash memory device and a program method thereof
US6259624B1 (en) Nonvolatile semiconductor storage device and data writing method thereof
CN101199024B (zh) 利用改变字线条件来补偿较慢擦除的存储器单元以擦除非易失性存储器
CN102760483B (zh) 半导体装置的操作方法
CN102037516A (zh) 用于增加非易失性存储器中的沟道升压的增强的位线预充电方案
JP2011065693A (ja) 不揮発性半導体記憶装置
JP5198524B2 (ja) 不揮発性半導体メモリ
JP2008146772A (ja) 半導体記憶装置
KR20130046521A (ko) 전압 선택 회로 및 이를 구비한 집적회로
KR100515533B1 (ko) 반도체 장치
CN110400587A (zh) 半导体存储器装置
US9865358B2 (en) Flash memory device and erase method thereof capable of reducing power consumption
JP2021163511A (ja) 半導体記憶装置
CN101002275A (zh) 非易失性半导体存储器、半导体装置及电荷泵电路
CN109801651A (zh) 半导体存储装置以及读出方法
EP1065669A2 (en) High-density NOR-type flash memory device and programming method therefor
JP3378478B2 (ja) 不揮発性半導体記憶装置およびその動作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant