CN110383493A - 有源矩阵基板及其制造方法 - Google Patents

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Abstract

有源矩阵基板具备基板(1)、包含多个第1TFT(10)的周边电路、以及多个第2TFT(20)，第1和第2TFT(10、20)各自具有：栅极电极(3A、3B)；栅极绝缘层(5)；氧化物半导体层(7A、7B)，其包含沟道区域(7Ac、7Bc)和位于沟道区域的两侧的源极接触区域(7As、7Bs)和漏极接触区域(7Ad、7Bd)；源极电极(8A、8B)，其与源极接触区域接触；以及漏极电极(9A、9B)，其与漏极接触区域接触，第1TFT和第2TFT的氧化物半导体层由同一氧化物半导体膜形成，第1TFT的沟道区域(7Ac)中的载流子浓度比第2TFT的沟道区域(7Bc)中的载流子浓度高。

Description

有源矩阵基板及其制造方法
技术领域
本发明涉及有源矩阵基板及其制造方法。
背景技术
液晶显示装置等所使用的有源矩阵基板具有：具有多个像素的显示区域；以及显示区域以外的区域(非显示区域或边框区域)。在显示区域中按每个像素具备薄膜晶体管(Thin Film Transistor；以下，称为“TFT”)等开关元件。作为这种开关元件，以往以来广泛使用将非晶硅膜作为活性层的TFT(以下，称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下，称为“多晶硅TFT”)。
作为TFT的活性层的材料，已提出使用氧化物半导体来代替非晶硅、多晶硅。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能比非晶硅TFT高速地动作。
在有源矩阵基板的非显示区域，有时会单片(一体)地形成驱动电路等周边电路。通过单片地形成驱动电路，实现由非显示区域的窄小化、安装工序简化所带来的成本降低。例如，在非显示区域中，有时会单片地形成栅极驱动器电路，以COG(Chip on Glass：玻璃上芯片)方式安装源极驱动器电路。
在智能手机等窄边框化要求高的设备中，已提出不仅单片地形成栅极驱动器而且还单片地形成源极切换(Source Shared Driving：SSD；源极共享驱动)电路等多路分配电路(Demultiplexer Circuit)。SSD电路是从来自源极驱动器的各端子的1个视频信号线向多个源极配线分配视频数据的电路。通过搭载SSD电路，能使非显示区域中的配置端子部和配线的区域(端子部/配线形成区域)更窄。另外，来自源极驱动器的输出数量减少，能减小电路规模，因此能减少驱动器IC的成本。
驱动电路、SSD电路等周边电路包含TFT。在本说明书中，将在显示区域的各像素中作为开关元件配置的TFT称为“像素TFT”，将构成周边电路的TFT称为“电路TFT”。另外，将电路TFT中的构成驱动电路的TFT称为“驱动电路用TFT”，将在多路分配电路(SSD电路)中用作开关元件的TFT称为“DMX电路用TFT”。
现有技术文献
专利文献
专利文献1：国际公开第2011/118079号
发明内容
发明要解决的问题
在使用了氧化物半导体TFT作为像素TFT的有源矩阵基板中，从制造工艺的观点来说，优选驱动电路用TFT和DMX电路用TFT也是与像素TFT使用相同氧化物半导体膜且利用共同的工艺形成。
然而，本申请的发明人研究的结果是，DMX电路用TFT所要求的特性与像素TFT、驱动电路用TFT所要求的特性不同。因此，当将与像素TFT、驱动电路用TFT同样的氧化物半导体TFT用作DMX电路用TFT时，有时实现具有期望的性能的多路分配电路是困难的。详细后述。
这样，在具备用途不同的多个TFT的有源矩阵基板中，希望使用同一氧化物半导体膜分别制作具有不同的特性的多个氧化物半导体TFT，使得各TFT能根据用途而具有所要求的特性。
本发明的实施方式是鉴于上述情况而完成的，其目的在于提供具备特性不同的多个氧化物半导体TFT的有源矩阵基板。另外，其目的在于提供能使用同一氧化物半导体膜分别制作特性不同的多个氧化物半导体TFT的有源矩阵基板的制造方法。
用于解决问题的方案
本发明的一实施方式的有源矩阵基板具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，在上述有源矩阵基板中，具备：基板；多个第1TFT，其支撑于上述基板，设置在上述非显示区域；周边电路，其包含上述多个第1TFT；多个第2TFT，其支撑于上述基板，设置在上述显示区域或上述非显示区域；以及无机绝缘层，其覆盖上述多个第1TFT和上述多个第2TFT，上述多个第1TFT和上述多个第2TFT各自具有：栅极电极；栅极绝缘层，其覆盖上述栅极电极；氧化物半导体层，其以隔着上述栅极绝缘层与上述栅极电极相对的方式配置，包含沟道区域和位于上述沟道区域的两侧的源极接触区域和漏极接触区域；以及源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，上述多个第1TFT和上述多个第2TFT的上述氧化物半导体层由同一氧化物半导体膜形成，上述多个第1TFT的上述沟道区域中的载流子浓度比上述多个第2TFT的上述沟道区域中的载流子浓度高。
在某实施方式中，上述多个第1TFT的上述沟道区域中的载流子浓度为1×1017/cm3以上1×1019/cm3以下。
在某实施方式中，上述多个第1TFT的上述沟道区域中的载流子浓度为上述多个第2TFT的上述沟道区域中的载流子浓度的10倍以上1000倍以下。
在某实施方式中，上述无机绝缘层包含与上述多个第1TFT和上述多个第2TFT的上述沟道区域接触的氧化硅层，上述氧化硅层中的位于上述多个第1TFT之上的第1部分以比位于上述多个第2TFT之上的第2部分高的浓度包含氢。
在某实施方式中，上述无机绝缘层包含：氧化硅层，其与上述多个第1TFT和上述多个第2TFT的上述沟道区域接触；以及氢供应层，其配置在上述氧化硅层上，上述氢供应层配置在上述氧化硅层中的位于上述多个第1TFT之上的第1部分上，并且未配置在上述氧化硅层中的位于上述多个第2TFT之上的第2部分上，或者在上述第1部分上比在上述第2部分上厚。
在某实施方式中，上述氢供应层是氮化硅层。
在某实施方式中，上述多个第1TFT的阈值电压比上述多个第2TFT的阈值电压低。
在某实施方式中，上述多个第1TFT的阈值电压是负的，上述多个第2TFT的阈值电压是正的。
在某实施方式中，上述周边电路是多路分配电路。
在某实施方式中，上述多个第2TFT包含配置于上述多个像素中的每一个像素的像素TFT。
在某实施方式中，还包含设置于上述非显示区域的驱动电路，上述多个第2TFT包含构成上述驱动电路的TFT。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质部分。
在某实施方式中，上述氧化物半导体层具有层叠结构。
在本发明的一实施方式的有源矩阵基板的制造方法中，上述有源矩阵基板具有包含多个像素的显示区域和设置在上述显示区域的周边的非显示区域，并包含配置在上述非显示区域的多个第1TFT和配置在上述显示区域或上述非显示区域的多个第2TFT，在上述有源矩阵基板的制造方法中，当将形成上述多个第1TFT中的每一个第1TFT的区域设为第1区域，将形成上述多个第2TFT中的每一个第2TFT的区域设为第2区域时，上述有源矩阵基板的制造方法包含：工序(A)，在上述第1区域和上述第2区域中的每一个区域中，在基板上形成栅极电极和覆盖上述栅极电极的栅极绝缘层；工序(B)，在上述第1区域和上述第2区域中的每一个区域中，在上述栅极绝缘层上形成氧化物半导体膜，进行上述氧化物半导体膜的图案化，从而形成氧化物半导体层；工序(C)，在上述第1区域和上述第2区域中的每一个区域中，在上述氧化物半导体层上形成导电膜，进行上述导电膜的图案化，从而形成与上述氧化物半导体层接触的源极电极和漏极电极，其中，上述氧化物半导体层中的与上述源极电极接触的部分成为源极接触区域，与上述漏极电极接触的部分成为漏极接触区域，位于上述源极接触区域和上述漏极接触区域之间并且隔着上述栅极绝缘层与上述栅极电极相对的区域成为沟道区域；以及工序(D)，使形成于上述第1区域的上述氧化物半导体层的上述沟道区域的载流子浓度比形成于上述第2区域的上述氧化物半导体层的上述沟道区域的载流子浓度高。
在某实施方式中，上述工序(D)包含：工序(a1)，形成覆盖形成于上述第2区域的上述氧化物半导体层的上述沟道区域并且使形成于上述第1区域的上述氧化物半导体层的上述沟道区域露出的掩模；工序(a2)，从上述掩模的上方进行等离子体处理；以及工序(a3)，在等离子体处理后，以200℃以上300℃以下的温度进行热处理。
在某实施方式中，上述工序(D)包含：工序(b1)，在上述第1区域和上述第2区域中，形成覆盖上述氧化物半导体层、上述源极电极以及上述漏极电极的氧化硅层；工序(b2)，形成使上述氧化硅层中的位于上述第1区域的第1部分并且覆盖上述氧化硅层中的位于上述第2区域的第2部分的掩模；工序(b3)，从上述掩模的上方供应氢，使上述氧化硅层的上述第1部分的氢浓度比上述第2部分的氢浓度高；以及工序(b4)，在上述工序(b3)之后，以200℃以上400℃以下的温度进行热处理。
在某实施方式中，上述工序(D)包含：工序(c1)，在上述第1区域和上述第2区域中，形成覆盖上述氧化物半导体层、上述源极电极以及上述漏极电极的氧化硅层；工序(c2)，在上述氧化硅层中的位于上述第1区域的第1部分上形成氢供应层，并且在上述氧化硅层中的位于上述第2区域的第2部分上不形成上述氢供应层，或者以在上述第1部分上比在上述第2部分上厚的方式形成上述氢供应层；以及工序(c3)，在上述工序(c2)之后，以200℃以上400℃以下的温度进行热处理，上述氢供应层是氮化硅层。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质部分。
在某实施方式中，上述氧化物半导体层具有层叠结构。
发明效果
根据本发明的一实施方式，可提供具备特性不同的多个氧化物半导体TFT的有源矩阵基板。另外，根据本发明的一实施方式，可提供能使用同一氧化物半导体膜分别制作特性不同的多个氧化物半导体TFT的有源矩阵基板的制造方法。
附图说明
图1是示出第1实施方式的有源矩阵基板1000的平面结构的一例的示意图。
图2是例示形成于有源矩阵基板1000的第1TFT10和第2TFT20的俯视图和截面图。
图3的(a)和(b)分别是例示不具有多路分配电路DMX(SSD电路)的现有的有源矩阵基板和单片地形成有多路分配电路DMX的本实施方式的有源矩阵基板的示意性俯视图。
图4的(a)～(e)分别是用于说明制造第1TFT10和第2TFT20的方法的一例的工序截面图。
图5的(a)和(b)分别是例示第1TFT10和第2TFT20的Vg-Id特性的图。
图6是用于说明第2实施方式的第1TFT10和第2TFT20的制造方法的截面图。
图7的(a)和(b)分别是例示第3实施方式的第1TFT10和第2TFT20的截面图。
图8的(a)和(b)分别是示出第1TFT10和第2TFT20的另一例的截面图和用于说明其制造方法的截面图。
图9是用于说明多路分配电路DMX的构成和动作的图。
图10是例示多路分配电路DMX中的单位电路100的俯视图。
图11的(a)和(b)分别是有源矩阵基板1000中的1个像素区域P的俯视图和沿着I-I’线的截面图。
具体实施方式
当与像素TFT、驱动电路用TFT使用同一氧化物半导体膜在有源矩阵基板上形成DMX电路用TFT时，会有如下的问题。
DMX电路用TFT需要流过比较大的导通电流，要求高的电流驱动力。但是，由于氧化物半导体的迁移率比多晶硅的迁移率小约1个数量级，因此氧化物半导体TFT的电流驱动力比多晶硅TFT的电流驱动力小。因此，当使用氧化物半导体形成DMX电路用TFT时，有时以规定的时间对源极总线充电是困难的。另外，若为了确保期望的电流驱动力而增大TFT的沟道宽度，则有可能TFT的尺寸增大，不能实现窄边框化。
另外，DMX电路用TFT所需求的特性与驱动电路用TFT所需求的特性不同，兼顾它们是困难的。例如，栅极驱动器所使用的驱动电路用TFT通常使用阈值电压Vth为正的增强型的TFT，以防止电路误动作。然而，在增强型的TFT中，进一步提高导通电流是困难的，有不能适合应用于DMX电路用TFT的可能。
此外，不限于DMX电路用TFT，当要使用同一氧化物半导体膜形成用途不同的多个氧化物半导体TFT时，就可能会产生上述这样的问题。
对此，本申请的发明人发现了不用使制造工序复杂化就能形成沟道区域的载流子浓度不同的多个氧化物半导体TFT的方法，想到了本发明。
根据本发明的一实施方式，能将具有不同的特性的多个氧化物半导体TFT分别制作在同一基板上。另外，例如，能使DMX电路用TFT的氧化物半导体层的载流子浓度比像素TFT、驱动电路用TFT等其它TFT的氧化物半导体层的载流子浓度高。其结果是，既能维持像素TFT、驱动电路用TFT等TFT特性又能进一步降低DMX电路用TFT的阈值电压，因此能提高DMX电路用TFT的导通电流。因此，能兼顾DMX电路用TFT所需求的特性和驱动电路用TFT或像素TFT所需求的特性。
(第1实施方式)
以下，参照附图说明第1实施方式的有源矩阵基板。在本实施方式的有源矩阵基板中单片地形成有至少1个周边电路。周边电路例如可以是SSD电路等多路分配电路。以下，以单片地形成有SSD电路和栅极驱动器并且安装有源极驱动器的有源矩阵基板为例进行说明。
图1是示出本实施方式的有源矩阵基板1000的平面结构的一例的示意图。
有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括排列为矩阵状的像素区域P。像素区域P(有时也简称为“像素”)是与显示装置的像素对应的区域。非显示区域FR是位于显示区域DR的周边且无助于显示的区域。
在非显示区域FR，例如一体(单片)地设置有作为栅极驱动器GD、SSD电路发挥功能的多路分配电路DMX(以下，省略为“多路分配电路DMX”)等。源极驱动器SD例如安装于有源矩阵基板1000。在图示的例子中，栅极驱动器GD配置在夹着显示区域DR位于两侧的区域FRa，源极驱动器SD安装在位于显示区域DR的下侧的区域FRb。多路分配电路DMX在区域FRb中配置在显示区域DR与源极驱动器SD之间。多路分配电路DMX与源极驱动器SD之间成为形成多个端子部和配线的端子部/配线形成区域LR。
在显示区域DR形成有在行方向(x方向)上延伸的多个栅极总线GL和在列方向(y方向)上延伸的多个源极总线SL。各像素区域P例如由栅极总线GL和源极总线SL规定。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到源极驱动器SD的各端子。
各像素区域P具有薄膜晶体管Pt和像素电极PE。薄膜晶体管Pt也称为“像素TFT”。薄膜晶体管Pt的栅极电极电连接到对应的栅极总线GL，源极电极电连接到对应的源极总线SL。漏极电极电连接到像素电极PE。在将有源矩阵基板1000应用于FFS(Fringe FieldSwitching：边缘场开关)模式等横电场模式的显示装置的情况下，虽然未图示，但是在有源矩阵基板1000中相对于多个像素设置共用的电极(共用电极)。
在有源矩阵基板1000中形成有使用同一氧化物半导体膜形成的多个第1TFT和多个第2TFT。第1TFT和第2TFT具有不同的特性。例如，第1TFT的阈值电压可以比第2TFT的阈值电压高。第1TFT例如包含构成多路分配电路DMX的DMX电路用TFT。第2TFT例如包含像素TFT或构成栅极驱动器GD的驱动电路用TFT。第2TFT也可以包含驱动电路用TFT和像素TFT这两者。
图2是例示形成于有源矩阵基板1000的第1TFT10和第2TFT20的截面图。在此，第1TFT10是DMX电路用TFT。第2TFT20是像素TFT和驱动电路用TFT。第1TFT10和第2TFT20是具有由相同氧化物半导体膜形成的活性层的、底栅结构的氧化物半导体TFT。
第1TFT10支撑于基板1上，形成在非显示区域。第1TFT10具备配置在基板1上的栅极电极3A、覆盖栅极电极3A的栅极绝缘层5、氧化物半导体层7A、以及源极电极8A和漏极电极9A。氧化物半导体层7A以隔着栅极绝缘层5与栅极电极3A相对且至少部分地重叠的方式配置在栅极绝缘层5上。在本说明书中，将氧化物半导体层7A中的与源极电极8A接触的部分7As称为“源极接触区域”，将氧化物半导体层7A中的与漏极电极9A接触的部分7Ad称为“漏极接触区域”。在从基板1的法线方向观看时，位于源极接触区域7As和漏极接触区域7Ad之间并且与栅极电极3A重叠的区域成为“沟道区域7Ac”。
另一方面，第2TFT20与第1TFT10同样，具有栅极电极3B、栅极绝缘层5、氧化物半导体层7B、源极电极8B和漏极电极9B。氧化物半导体层7B包含源极接触区域7Bs、漏极接触区域7Bd和沟道区域7Bc。第2TFT20可以配置在显示区域，作为像素TFT发挥功能，也可以配置在非显示区域，作为驱动电路用TFT发挥功能。第1TFT10和第2TFT20的各层的平面形状、尺寸、沟道长度L、沟道宽度W等也可以相互不同。
第1TFT10和第2TFT20的氧化物半导体层7A、7B由同一氧化物半导体膜形成。在此所说的“同一氧化物半导体膜”可以是单层膜，也可以是层叠膜。氧化物半导体层7A、7B也可以具有相同组成比(在氧化物半导体膜为In-Ga-Zn-O系半导体膜的情况下为In：Ga：Zn：O)。另外，氧化物半导体层7A、7B也可以具有实质上相同的厚度。“具有实质上相同的厚度”意味着不对氧化物半导体膜进行部分地薄膜化(或厚膜化)的处理，例如，由于通过成膜工艺产生的膜厚分布，氧化物半导体层7A、7B的厚度也可以不同。
第1TFT10和第2TFT20的源极电极8A、8B和漏极电极9A、9B也可以是与源极总线SL(图1)使用相同导电膜形成。另外，栅极电极3A、3B也可以是与栅极总线GL(图1)使用同一导电膜形成。在本说明书中，将与源极总线SL使用同一导电膜形成的层称为“源极金属层”，将与栅极总线GL使用同一导电膜形成的层称为“栅极金属层”。
第1TFT10、第2TFT20被作为保护层(钝化膜)发挥功能的无机绝缘层11覆盖。在该例子中，无机绝缘层11例如以与源极电极8A、8B和漏极电极9A、9B的上表面以及氧化物半导体层7A、7B的沟道区域7Ac、7Bc接触的方式配置。
在本实施方式中，第1TFT10的氧化物半导体层7A的沟道区域7Ac中的载流子浓度(以下，称为“第1载流子浓度”)Ca比第2TFT20的氧化物半导体层7B的沟道区域7Bc中的载流子浓度(“第2载流子浓度”)Cb高(Ca＞Cb)。这种构成例如通过向第1TFT10的沟道区域7Ac供应氢、氩等还原性气体而得到。当向氧化物半导体供应氢时，会通过氧化物半导体的还原反应在氧化物半导体发生氧缺损而产生载流子电子。其结果是，载流子浓度提高。后述使氧化物半导体层7A和氧化物半导体层7B的载流子浓度不同的具体方法。
通过使第1TFT10的沟道区域7Ac的第1载流子浓度Ca比第2TFT20的沟道区域7Bc的第2载流子浓度Cb高，从而第1TFT10的阈值电压(以下，称为“第1阈值电压”)Vth(a)比第2TFT20的阈值电压(以下，称为“第2阈值电压”)Vth(b)低(Vth(a)＜Vth(b))。通过这样使第1TFT10与第2TFT20的特性相互不同，能分别制作适合应用于SSD电路的TFT和适合应用于驱动电路、像素的TFT。
此外，第1载流子浓度Ca和第2载流子浓度Cb例如能使用霍尔元件测定。更具体来说，分别制作包含与第1和第2TFT所包含的氧化物半导体层7A、7B采用同样的工艺形成的氧化物半导体层的霍尔元件，从其元件特性求出氧化物半导体层的载流子浓度。另外，通过求出包含氧化物半导体层7A、7B的TFT的特性(例如，阈值电压(Vth)、导通电流)与从上述的对应的霍尔元件求出的载流子浓度的关系，能知道载流子浓度与TFT特性的关系。
也可以第1TFT10是耗尽型，第2TFT20是增强型。由此，能进一步提高用作DMX电路用TFT的第1TFT10的导通电流。另外，当将第2TFT20用作驱动电路用TFT时，能抑制电路误动作的发生，因此能抑制成品率的降低。
根据本实施方式，与像素TFT、驱动电路用TFT使用相同氧化物半导体膜形成与这些TFT相比阈值电压Vth低即提高了导通电流的DMX电路用TFT。
图3的(a)和(b)分别是例示不具有多路分配电路DMX(SDD电路)的现有的有源矩阵基板和单片地形成有多路分配电路DMX的本实施方式的有源矩阵基板的示意性俯视图。
如前所述，使用具有与驱动电路用TFT、像素TFT等同样的特性的氧化物半导体TFT实现多路分配电路DMX是困难的。因此，在背板(Backplane)使用了氧化物半导体TFT的现有的显示装置中，多数情况下，在有源矩阵基板中未设置有多路分配电路DMX。因此，如图3的(a)所示，端子部/配线形成区域LR所需要的面积变大，未能缩小非显示区域FR(特别是区域FRb)。对此，根据本实施方式，不用使制造工序复杂化就能使用氧化物半导体TFT形成多路分配电路DMX。其结果是，如图3的(b)所示，能大幅缩小端子部/配线形成区域LR，能实现窄边框化。
＜第1TFT10和第2TFT20的制造方法＞
图4的(a)～(e)分别是用于说明在基板1上制造第1TFT10和第2TFT20的方法的一例的工序截面图，示出基板1中的形成第1TFT10的区域(以下，称为“第1区域”)R1和形成第2TFT20的区域(以下，称为“第2区域”)R2。
首先，如图4的(a)所示，在基板1形成栅极电极(厚度：例如100nm～500nm)3A、3B(以下，有时总称为“栅极电极3”)。接下来，以覆盖栅极电极3的方式形成栅极绝缘层5(厚度：例如300nm～400nm)。
例如能使用玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等作为基板1。
栅极电极3例如能通过以溅射法等在基板1上形成导电膜后利用公知的光刻将导电膜图案化而形成。作为用于形成栅极电极3的导电膜，能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)、金(Au)等金属或其合金或其金属氮化物的膜。另外，也可以使用将该多个膜层叠而成的层叠膜。作为层叠膜，也可以使用将Ti膜、Al膜以及Ti膜按该顺序层叠而成的膜。
栅极绝缘层5例如能使用等离子体CVD装置以300℃～400℃的温度形成。作为栅极绝缘层5，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。栅极绝缘层5也可以具有层叠结构。例如，也可以在基板侧(下层)形成SiNx层以防止来自基板1的杂质等的扩散，在其之上的层(上层)形成SiO2层以确保绝缘性。
接着，如图4的(b)所示，在栅极绝缘层5上形成氧化物半导体层7A、7B(厚度：例如20nm以上100nm以下)。具体地说，首先，使用溅射装置以200～400℃的温度形成氧化物半导体膜。或者，也可以通过涂敷工艺形成氧化物半导体膜。接着，通过公知的光刻进行氧化物半导体膜的图案化，得到岛状的氧化物半导体层7A、7B(以下，有时总称为“氧化物半导体层7”)。氧化物半导体层7以隔着栅极绝缘层5与栅极电极3重叠的方式配置。
接着，如图4的(c)所示，在氧化物半导体层7A、7B之上分别形成源极电极8A、8B和漏极电极9A、9B(以下，有时总称为“源极电极8”、“漏极电极9”)。这些电极的厚度例如为100nm～500nm。
源极电极8和漏极电极9例如能通过以溅射法等在氧化物半导体层7之上形成导电膜后利用公知的光刻将导电膜图案化而形成。作为导电膜，能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铜(Cu)、铬(Cr)、钛(Ti)、金(Au)等金属或其合金或其金属氮化物的膜。另外，也可以使用将该多个膜层叠而成的层叠膜。作为层叠膜，也可以使用将Ti膜、Al膜以及Ti膜按该顺序层叠而成的膜。
之后，如图4的(d)所示，形成覆盖第2区域R2并且在第1区域R1上具有开口部的掩模(抗蚀剂层)51。掩模51只要具有覆盖形成于第2区域R2的氧化物半导体层7B的沟道区域7Bc并且使形成于第1区域R1的氧化物半导体层7A的沟道区域7Ac露出的形状即可。
在该状态下，从掩模51的上方进行等离子体处理。在此，在等离子体CVD装置内，照射使用了还原性气体(氢气、氩气等稀有气体等)的等离子体53。等离子体53被照射到氧化物半导体层7A中的从源极电极8A和漏极电极9A露出的部分(沟道区域)7Ac。由此，在沟道区域7Ac发生氧缺损而产生载流子电子，因此能提高沟道区域7Ac的载流子浓度(第1载流子浓度)Ca。另一方面，沟道区域7Bc被掩模51保护，因此不会暴露于等离子体，其载流子浓度(第2载流子浓度)Cb得以维持。因此，能使位于第1区域R1的沟道区域7Ac的第1载流子浓度Ca比位于第2区域R2的沟道区域7Bc的第2载流子浓度Cb高。这样，制造第1TFT10和第2TFT20。
也可以第2TFT20的沟道区域7Bc的第2载流子浓度Cb例如为1×1010/cm3以上1×1016/cm3以下，第1TFT10的沟道区域7Ac的第1载流子浓度Ca例如为1×1017/cm3以上1×1019/cm3以下。另外，第1载流子浓度Ca也可以是第2载流子浓度Cb的10倍以上1000倍以下。用于提高第1载流子浓度Ca的等离子体处理例如可以是将氢气的流量设定为100～1000sccm，将基板温度设定为200～300℃，将射频功率(RFpower)设定为100～200W，将压力设定为50～200Pa来进行。等离子体处理时间例如可以为30s～200s。在等离子体处理后，在大气气氛下以200℃以上300℃以下的温度进行0.5～2小时的退火处理。通过这种等离子体处理和退火处理，能将氧化物半导体层7A的沟道区域7Ac的载流子浓度(第1载流子浓度Ca)控制在上述的范围。另一方面，氧化物半导体层7B被掩模(抗蚀剂层)保护而不受等离子体的影响，因此能将其载流子浓度(第2载流子浓度Cb)维持于低的状态。
此外，例如在特开2008-040343号公报中公开了将氧化物半导体层暴露于还原性等离子体来使其低电阻化并将其用作导电体(例如用作像素电极)。相对于此，在本实施方式中，以不使氧化物半导体层低电阻化(载流子浓度增加)至能用作导电体的程度这样的条件进行等离子体处理。具体地说，通过缩短等离子体处理时间或者在等离子体处理后以规定的条件进行退火处理，能抑制氧化物半导体层被导电体化。
之后，除去掩模51，如图4的(e)所示，以覆盖第1TFT10和第2TFT20的方式形成无机绝缘层11。无机绝缘层11的厚度例如为200nm以上500nm以下。无机绝缘层11例如能使用等离子体CVD装置以200℃～300℃的温度形成。
作为无机绝缘层11，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。无机绝缘层11也可以具有层叠结构。例如，也可以在基板侧(下层)形成SiO2层，在其之上的层(上层)形成SiNx层。当与氧化物半导体层7接触的下层使用包含氧的层(例如SiO2等氧化物层)时，即使在例如由于来自外部的水分、杂质的侵入等在氧化物半导体层7过度地产生了氧缺损的情况下，也能利用氧化物层所包含的氧使氧缺损恢复。
之后，在干燥空气或者大气中，例如以200℃以上400℃以下的温度进行热处理。热处理时间例如可以是1～2小时。由此，能通过形成无机绝缘层11来降低在氧化物半导体层7产生的氧缺损。此外，也能将该热处理和在等离子体处理后进行的退火处理同时进行。
虽然未图示，但是也可以在无机绝缘层11上还形成有机绝缘层。有机绝缘层的材料例如可以是正型的感光性树脂膜。
此外，本实施方式的第1TFT10和第2TFT20的制造方法不限于上述方法。在本实施方式中，只要在第1区域R1和第2区域R2分别形成栅极电极3、氧化物半导体层7、源极电极8以及漏极电极9后，进行使位于第1区域R1的氧化物半导体层7A的沟道区域7Ac的载流子浓度比位于第2区域R2的氧化物半导体层7B的沟道区域7Bc的载流子浓度高的工序即可。也可以通过等离子体处理以外的方法来提高沟道区域7Ac的载流子浓度。例如，如在后述的实施方式中说明的那样，也能通过选择性地对无机绝缘层11中的位于第1区域R1的部分供应氢来提高沟道区域7Ac的载流子浓度。或者，也能利用具有还原氧化物半导体的性质的绝缘层(SiNx层等)，选择性地提高氧化物半导体层7A的沟道区域7Ac的载流子浓度。
＜TFT特性＞
图5的(a)和(b)是例示第1TFT10和第2TFT20的Vg-Id特性的图。坐标图的横轴表示以漏极电极的电位为基准的栅极电极的电位(栅极电压)Vg，坐标图的纵轴表示漏极电流Id。在图5的(a)中，将纵轴设为了对数轴，以使第1TFT10、第2TFT20的阈值电压Vth(a)、Vth(b)很好理解。
从图5的(a)可知，第1TFT10的阈值电压Vth(a)比第2TFT20的阈值电压Vth(b)低。由此可知，通过对第1TFT10的沟道区域7Ac(或无机绝缘层11中的与沟道区域7Ac接触的第1部分11A)进行等离子体处理，沟道区域7Ac的载流子浓度变高，阈值电压Vth向低电压侧偏移。
另外，第1TFT10具有耗尽型的特性(Vth(a)＜0)，第2TFT20具有增强型的特性(Vth(b)＞0)。因此得以确认，通过使沟道区域的载流子浓度根据等离子体处理的有无而不同，能使用相同氧化物半导体膜分别制作耗尽型的TFT和增强型的TFT。
另外，从图5的(b)可知，在第1TFT10中，与第2TFT20相比能提高导通电流。因此，通过将第1TFT10用作多路分配电路DMX的开关元件，能使多路分配电路DMX动作。
另一方面，第2TFT20与以往同样具有增强型的特性，因此当将第2TFT20用于栅极驱动器等驱动电路时，能抑制电路误动作，因此能提高成品率。另外，当将第2TFT20用作像素TFT时，能降低截止漏电流，因此是有利的。
(第2实施方式)
以下，参照附图说明第2实施方式的有源矩阵基板。在以下的说明中，主要说明与第1实施方式的不同点，对于与第1实施方式同样的构成省略说明。
本实施方式的第1TFT10和第2TFT20具有与图2同样的构成。在本实施方式中，是通过选择性地对无机绝缘层11中的位于第1区域R1的部分供应氢来使第1TFT10的沟道区域7Ac的载流子浓度比第2TFT20的沟道区域7Bc高，这一点与前述的实施方式不同。
图6是用于说明本实施方式的第1TFT10和第2TFT20的制造方法的截面图。
首先，以与图4的(a)～图4的(c)同样的方法，在第1区域R1和第2区域R2分别形成栅极电极3、氧化物半导体层7、源极电极8以及漏极电极9。之后，在第1区域R1和第2区域R2形成氧化硅(SiOx)层等供氧性的层作为无机绝缘层11。在此，形成SiO2层作为无机绝缘层11。SiO2层的厚度例如为200nm以上500nm以下。
接着，如图6所示，形成覆盖第2区域R2并且在第1区域R1上具有开口部的掩模(抗蚀剂层)51。在该状态下，从掩模51的上方进行等离子体处理。在此，在等离子体CVD装置内，照射使用了氢气等还原性气体的等离子体53。由此，氢被导入到无机绝缘层11中的位于第1区域R1的第1部分11A。位于第2区域R2的第2部分11B被掩模51保护，因此氢的导入被抑制。因此，无机绝缘层11中的位于第1TFT10上的第1部分11A以比位于第2TFT20上的第2部分11B高的浓度包含氢。等离子体处理例如可以是将氢气的流量设定为100～1000sccm，将基板温度设定为200～300℃，将RFpower设定为100～1000W，将压力设定为50～200Pa来进行。等离子体处理时间例如可以是30s～600s。
之后，与前述的方法同样，在干燥空气或大气中，以200～400℃(优选为200～300℃)的温度进行0.5～2小时(优选为1～2小时)的热处理。通过热处理，供应到无机绝缘层11的第1部分11A的氢的一部分扩散到氧化物半导体层7A。因此，在与第1部分11A接触的沟道区域7Ac中，被氢还原而产生氧缺损，载流子浓度变高。其结果是，能使沟道区域7Ac的第1载流子浓度Ca比沟道区域7Bc的第2载流子浓度Cb高。虽然未图示，但是能得到与前述的实施方式同样的Vg-Id特性(图5)。
在本实施方式中，第1载流子浓度Ca例如也可以是1×1017/cm3以上1×1019/cm3以下。另外，第1载流子浓度Ca也可以是第2载流子浓度Cb的10倍以上1000倍以下。第1载流子浓度Ca例如能根据对无机绝缘层11的第1部分11A的等离子体处理的处理条件来控制。例如，在以上述的条件进行等离子体处理后，以例如200～300℃的温度进行热处理，由此能将第1载流子浓度Ca控制在上述范围。
此外，对无机绝缘层11供应氢的方法不限于等离子体处理，可以是离子掺杂法。
(第3实施方式)
以下，参照附图说明第3实施方式的有源矩阵基板。在以下的说明中，主要说明与第1实施方式的不同点，对于与第1实施方式同样的构成省略说明。
图7的(a)和(b)分别是例示本实施方式的第1TFT10和第2TFT20的截面图。
在图7的(a)所示的例子中，覆盖第1TFT10和第2TFT20的无机绝缘层11具有包含第1层11a和配置在第1层11a之上的第2层11b的层叠结构。第2层11b是能供应氢的供氢性的层(有时称为“氢供应层”)。第1层11a是与第1TFT10及第2TFT20的沟道区域7Ac、7Bc接触的。第2层11b配置在第1区域R1，而未配置在第2区域R2。第2层11b也可以与第1层11a的上表面接触。
作为氢供应层的第2层11b可以是主要包含氮化硅(SiNx)的氮化硅(SiNx)层、氮氧化硅(SiNxOy：x＞y)层等。优选第2层11b主要包含氮化硅。
第1层11a例如可以是能供应氧的供氧性的层。供氧性的层例如可以是主要包含氧化硅(SiOx)的氧化硅层。第1层11a优选是主要包含SiO2的SiO2层。当将SiO2层用作第1层11a时，能在其与氧化物半导体层7的界面形成良好的沟道界面，因此能进一步提高TFT10、20的可靠性。
在图示的例子中，将氢供应层配置在第1区域R1，而未配置在第2区域R2。因此，在第1区域R1中，氢会从作为氢供应层的第2层11b经由第1层11a供应到氧化物半导体层7A的沟道区域7Ac。其结果是，氧化物半导体层7A的沟道区域7Ac被氢还原，产生氧缺陷。另一方面，在第2区域R2中，由于未配置有第2层11b，因此来自第2层11b的氢几乎不会供应到氧化物半导体层7B。因此，与前述的实施方式同样，能使沟道区域7Ac的第1载流子浓度Ca比沟道区域7Bc的第2载流子浓度Cb高。
在本实施方式中，第1载流子浓度Ca例如也可以为1×1017/cm3以上1×1019/cm3以下。另外，第1载流子浓度Ca也可以是第2载流子浓度Cb的10倍以上1000倍以下。沟道区域7Ac的载流子浓度能根据第1层11a和第2层11b的厚度、材料等来控制。作为一例，也可以第1层11a是厚度为50nm以上300nm以下的SiO2层，第2层11b是厚度为100nm以上300nm以下的SiNx层。
另外，如图7的(b)所示，第2层11b也可以在第1区域R1中比在第2区域R2中厚。由此，从第2层11b供应到位于第1区域R1的氧化物半导体层7A的氢量比供应到位于第2区域R2的氧化物半导体层7B的氢量多，因此能使氧化物半导体层7A的沟道区域7Ac的第1载流子浓度Ca比沟道区域7Bc的第2载流子浓度Cb高。第2层11b的厚度也可以在第1区域R1中是在第2区域R2中的厚度的例如2倍以上5倍以下。
能如下制造本实施方式的第1TFT10和第2TFT20。
首先，以与图4的(a)～图4的(c)同样的方法，在第1区域R1和第2区域R2分别形成栅极电极3、氧化物半导体层7、源极电极8以及漏极电极9。
之后，在第1区域R1和第2区域R2形成第1层11a。接着，在第1层11a上形成第2层11b。在此，形成氧化硅(SiO2)层作为第1层11a，形成氮化硅(SiNx)层作为第2层11b。
接下来，进行第2层11b的图案化，将第2层11b中的位于第2区域R2的部分除去。第2层11b可以在第2区域R2上具有开口部，也可以在第1区域R1上配置为岛状。
或者，也可以使用半色调掩模等灰度级掩模，使第2层11b中的位于第2区域R2的部分比位于第1区域R1的部分薄。在该情况下，第2层11b可以在第2区域R2上具有凹部，也可以在第1区域R1上具有岛状的凸部。
之后，与前述的方法同样，在干燥空气或大气中，以200～400℃的温度进行1～2小时的热处理。通过热处理，存在于第2层11b的氢的一部分经过第1层11a扩散到氧化物半导体层7A。因此，在沟道区域7Ac中，被氢还原而产生氧缺损，载流子浓度变高。其结果是，能使沟道区域7Ac的载流子浓度比沟道区域7Bc高。虽然未图示，但是能得到与前述的实施方式同样的Vg-Id特性(图5)。
＜TFT结构＞
在第1～第3实施方式的第1TFT10和第2TFT20中，均是源极电极8和漏极电极9以与氧化物半导体层7的上表面接触的方式配置(顶部接触)，但也可以是以与氧化物半导体层7的下表面接触的方式配置(底部接触)。另外，在上述实施方式中，第1TFT10和第2TFT20均是沟道蚀刻型的TFT，但是也可以是蚀刻阻挡型的TFT。
在“沟道蚀刻型的TFT”中，例如如图2所示，在沟道区域上未形成有蚀刻阻挡层，源极和漏极电极的沟道侧的端部下表面以与氧化物半导体层的上表面接触的方式配置。沟道蚀刻型的TFT例如通过在氧化物半导体层上形成源极/漏极电极用的导电膜并进行源极漏极分离而形成。在源极漏极分离工序中，有时沟道区域的表面部分会被蚀刻。
在“蚀刻阻挡型TFT”中，如图8的(a)所示，在沟道区域7Ac、7Bc上形成有蚀刻阻挡层6。源极电极8A、8B和漏极电极9A、9B的沟道侧的端部下表面例如位于蚀刻阻挡层6上。
蚀刻阻挡型的第1TFT10、第2TFT20能通过与参照图4前述的方法同样的方法制造。但是，在形成氧化物半导体层7A、7B后，形成覆盖氧化物半导体层7A、7B中的成为沟道区域7Ac、7Bc的部分的蚀刻阻挡层6。之后，在氧化物半导体层7A、7B和蚀刻阻挡层6上形成源极/漏极电极用的导电膜，进行源极漏极分离，从而形成源极电极8A、8B和漏极电极9A、9B。接着，如图8的(b)所示，在由掩模51保护第2区域R2并且将第1区域R1露出的状态下，进行等离子体处理。在此，将氢气等等离子体53照射到蚀刻阻挡层6中的位于沟道区域7Ac上的部分。由此，蚀刻阻挡层(例如SiO2层)6中的位于沟道区域7Ac上的部分的氢浓度比其它部分高，氢被供应到沟道区域7Ac，因此能提高沟道区域7Ac的载流子浓度。此外，也可以与图6同样，在形成无机绝缘层11后进行等离子体处理。
＜氧化物半导体＞
氧化物半导体层7所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。
氧化物半导体层7也可以具有2层以上的层叠结构。在氧化物半导体层7具有层叠结构的情况下，氧化物半导体层7可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层具有包含上层和下层的2层结构的情况下，优选上层所包含的氧化物半导体的能隙比下层所包含的氧化物半导体的能隙大。不过，在这些层的能隙的差比较小的情况下，下层的氧化物半导体的能隙也可以比上层的氧化物半导体的能隙大。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如记载于特开2014-007399号公报中。为了参考，将特开2014-007399号公报的公开内容全部援引到本说明书中。
氧化物半导体层7例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层7例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)不作特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层能由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的公开内容全部援引到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如，在包含多个像素的显示区域的周边，设置在与显示区域相同的基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
氧化物半导体层7也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层7也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体等。
(多路分配电路的构成和动作)
第1～第3实施方式的第1TFT10例如能适合用作设置在显示装置的周边区域的多路分配电路DMX的开关元件(DMX电路用TFT)。在此，说明使用第1TFT10的多路分配电路DMX。
图9是用于说明本实施方式的有源矩阵基板1000中的多路分配电路DMX的构成和动作的图。
在源极驱动器SD与显示区域DR之间配置有多路分配电路DMX。多路分配电路DMX包含多个单位电路100(1)～100(i)(i是2以上的整数)(以下，有时总称为“单位电路100”)。多路分配电路DMX和源极驱动器SD由设置于非显示区域FR的控制电路150控制。
源极驱动器SD的输出引脚PIN各自连接着多个视频信号线DO(1)～DO(i)(有时总称为“视频信号线DO”)中的任意一个视频信号线。1个视频信号线DO与被分成一组的n个(n是2以上的整数，在此n＝3)源极总线SL对应。在视频信号线DO与被分成一组的源极总线SL之间，按视频信号线单位设置有单位电路100。单位电路100从1个视频信号线DO将视频数据分配给n个源极总线SL。
在本说明书中，将多个视频信号线DO(1)～DO(i)中的第N个视频信号线设为DO(N)(N为1到i的整数)，将与视频信号线DO(N)相对应的单位电路100和源极总线SL分别设为100(N)、SL(N-1)～SL(N-n)。源极总线SL(N-1)～SL(N-n)例如可以是与R、G、B像素相对应的(即n＝3)。
各个单位电路100(N)具备：连接到视频信号线DO(N)的n个分支配线B1～Bn；n个控制信号线SW1～SWn；以及n个DMX电路用TFT10(1)～30(n)(以下，有时总称为“DMX电路用TFT10”)。控制信号线SW1～SWn连接到控制电路150。
DMX电路用TFT10作为选择开关发挥功能。DMX电路用TFT10的栅极电极电连接到控制信号线SW1～SWn中的对应的1个控制信号线。DMX电路用TFT10的源极电极电连接到分支配线B1～Bn中的对应的1个分支配线。DMX电路用TFT10的漏极电极连接到源极总线SL(N-1)～SL(N-3)中的对应的1个源极总线。
选择信号从控制信号线SW1～SW3供应到DMX电路用TFT10的栅极电极。选择信号规定了同一组内的选择开关的导通期间，与来自源极驱动器SD的时间序列的信号输出是同步的。单位电路100(N)将通过分时地进行视频信号线DO(N)的输出而得到的数据电位按时间序列向多个源极总线SL(N-1)～源极总线SL(N-n)写入(分时驱动)。由此，能削减源极驱动器SD的输出引脚PIN的数量，因此能进一步减小非显示区域FR的面积(窄边框化)。
此外，使用多路分配电路DMX的显示装置的动作、分时驱动的时序图等例如公开于特开2008-225036号公报、特开2006-119404号公报、国际公开2011/118079号(专利文献1)等。在本说明书中，为了参考，援引特开2008-225036号公报、特开2006-119404号以及国际公开2011/118079号公报的全部公开内容。
图10是例示本实施方式的单位电路100的俯视图。在此，单位电路100是针对与R、G、B像素相对应的源极总线SL(1)～SL(3)配置的(即n＝3)。
单位电路100具备：支撑于基板1的3个DMX电路用TFT10(1)～(3)(以下，有时总称为“DMX电路用TFT10”)；从显示区域DR延伸设置的源极总线SL(1)～SL(3)(以下，有时总称为“源极总线SL”)；1个视频信号线DO；分支配线B1～B3(以下，有时总称为“分支配线B”)；以及控制信号线SW1～SW3(以下，有时总称为“控制信号线SW”)。视频信号线DO电连接到分支配线B1～B3。在该例子中，源极总线SL在y方向上延伸，控制信号线SW在与y方向交叉的x方向上延伸。另外，分支配线B、视频信号线DO形成在源极金属层内。另外，栅极电极3和控制信号线SW形成在栅极金属层内。
DMX电路用TFT10分别具有与参照图2或图7前述的第1TFT10同样的结构。
在本实施方式中，第1TFT10分别配置在相邻的2个源极总线SL之间。在该例子中，第1TFT10配置为其沟道长度方向与x方向大致平行，沟道宽度方向与y方向大致平行。
源极总线SL从显示区域在y方向上延伸到源极驱动器SD侧，与对应的氧化物半导体层7的在沟道宽度方向DW上延伸的一个端部的上表面接触。源极总线SL中的与氧化物半导体层7接触的部分作为第1TFT10的漏极电极9发挥功能。
各分支配线B从视频信号线DO在y方向上延伸到显示区域侧，与对应的氧化物半导体层7的在沟道宽度方向DW上延伸的另一个端部的上表面接触。分支配线B中的与氧化物半导体层7接触的部分作为DMX电路用TFT10的源极电极8发挥功能。
DMX电路用TFT10的栅极电极3电连接到对应的控制信号线SW。在该例子中，栅极电极3在y方向上朝向控制信号线SW延伸设置。将延伸设置的部分3c称为“栅极延伸设置部”。栅极延伸设置部3c在接触部C1～C3中经由形成在源极金属层内的连接配线25电连接到对应的控制信号线SW。连接配线25例如也可以在设置于栅极绝缘层5的第1开口部5p内与栅极延伸设置部3c接触，并且在设置于栅极绝缘层5的第2开口部5q内与控制信号线SW接触。
(像素区域P的构成)
接着，说明有源矩阵基板1000中的各像素区域P的构成。在此，以应用于FFS模式的LCD面板的有源矩阵基板为例进行说明。各像素区域P具有参照图2或图7说明的第2TFT20作为像素TFT。
图11的(a)和(b)分别是有源矩阵基板1000中的1个像素区域P的俯视图和沿着I-I’线的截面图。
像素区域P是由在y方向上延伸的源极总线SL和在与源极总线SL交叉的x方向上延伸的栅极总线GL包围的区域。像素区域P具有基板1、支撑于基板1的薄膜晶体管(像素TFT)Pt、下部透明电极15、以及上部透明电极19。虽然未图示，但是上部透明电极19按每个像素具有狭缝或切口部。在该例子中，下部透明电极15是共用电极CE，上部透明电极19是像素电极PE。
作为像素TFT的第2TFT20具有与图2或图7所示的第2TFT20同样的结构。第2TFT20的栅极电极3B连接到对应的栅极总线GL，源极电极8B连接到对应的源极总线SL。漏极电极9B与像素电极PE电连接。栅极电极3B和栅极总线GL也可以在栅极金属层内一体地形成。源极电极8B和源极总线SL也可以在源极金属层内一体地形成。
层间绝缘层13没有特别限定，例如也可以包含无机绝缘层(钝化膜)11和配置在无机绝缘层11上的有机绝缘层12。无机绝缘层11可以是SiO2层，也可以具有SiO2层和SiNx层的层叠结构。层间绝缘层13也可以不包含有机绝缘层12。
像素电极PE和共用电极CE以隔着电介质层17部分地重叠的方式配置。像素电极PE是按每个像素分离的。共用电极CE也可以不是按每个像素分离的。在该例子中，共用电极CE形成在层间绝缘层13上。共用电极CE也可以是在形成有像素TFT的区域上具有开口部，形成在除了该区域以外的像素区域P整体。像素电极PE形成在电介质层17上，在设置于层间绝缘层13和电介质层17的开口部CH1内与漏极电极9B电连接。
这种有源矩阵基板1000例如能应用于FFS模式的显示装置。FFS模式是指在其中一个基板设置一对电极并在与基板面平行的方向(横向)上对液晶分子施加电场的横向电场方式的模式。在该例子中，生成由从像素电极PE发出并穿过液晶层(未图示)进而穿过像素电极PE的狭缝状的开口而穿出到共用电极CE的电力线表示的电场。该电场相对于液晶层具有横向的成分。其结果是，能将横向的电场施加到液晶层。在横向电场方式中，由于液晶分子不会从基板立起，因此与纵向电场方式相比具有能实现宽视角的优点。
在共用电极CE上隔着电介质层17配置像素电极PE的电极结构例如记载在国际公开第2012/086513号中。此外，也可以在像素电极PE上隔着电介质层17配置有共用电极CE。即也可以是，形成在下部透明导电层M3的下部透明电极15是像素电极PE，形成在上部透明导电层M4的上部透明电极19是共用电极CE。这种电极结构例如记载在特开2008-032899号公报、特开2010-008758号公报中。为了参考，将国际公开第2012/086513号、特开2008-032899号公报以及特开2010-008758号公报的全部公开内容援引到本说明书中。
工业上的可利用性
本发明的实施方式能适用于具有单片地形成的周边电路的有源矩阵基板。这种有源矩阵基板能应用于液晶显示装置、有机电致发光(EL)显示装置以及无机电致发光显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。
附图标记说明
1：基板
3、3A、3B：栅极电极
5：栅极绝缘层
7、7A、7B：氧化物半导体层
7Ac、7Bc：沟道区域
7Ad、7Bd：漏极接触区域
7As，7Bs：源极接触区域
8、8A、8B：源极电极
9、9A、9B：漏极电极
10：第1TFT
20：第2TFT
11：无机绝缘层
11A：无机绝缘层的第1部分
11B：无机绝缘层的第2部分
11a：无机绝缘层的第1层
11b：无机绝缘层的第2层
12：有机绝缘层
13：层间绝缘层
15：下部透明电极
17：电介质层
19：上部透明电极
25：连接配线
51：掩模
53：等离子体
100：多路分配电路的单位电路
150：控制电路
CE：共用电极
DMX：多路分配电路
DR：显示区域
FR：非显示区域
LR：端子部/配线形成区域
GD：栅极驱动器
GL：栅极总线
SD：源极驱动器
SL：源极总线
P：像素区域
PE：像素电极
Pt：薄膜晶体管
R1：第1区域
R2：第2区域。

Claims (20)

1.一种有源矩阵基板，
具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，
上述有源矩阵基板的特征在于，具备：
基板；
多个第1TFT，其支撑于上述基板，设置在上述非显示区域；
周边电路，其包含上述多个第1TFT；
多个第2TFT，其支撑于上述基板，设置在上述显示区域或上述非显示区域；以及
无机绝缘层，其覆盖上述多个第1TFT和上述多个第2TFT，
上述多个第1TFT和上述多个第2TFT各自具有：
栅极电极；
栅极绝缘层，其覆盖上述栅极电极；
氧化物半导体层，其以隔着上述栅极绝缘层与上述栅极电极相对的方式配置，包含沟道区域和位于上述沟道区域的两侧的源极接触区域和漏极接触区域；以及
源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，
上述多个第1TFT和上述多个第2TFT的上述氧化物半导体层由同一氧化物半导体膜形成，
上述多个第1TFT的上述沟道区域中的载流子浓度比上述多个第2TFT的上述沟道区域中的载流子浓度高。
2.根据权利要求1所述的有源矩阵基板，
上述多个第1TFT的上述沟道区域中的载流子浓度为1×1017/cm3以上1×1019/cm3以下。
3.根据权利要求1或2所述的有源矩阵基板，
上述多个第1TFT的上述沟道区域中的载流子浓度为上述多个第2TFT的上述沟道区域中的载流子浓度的10倍以上1000倍以下。
4.根据权利要求1至3中的任意一项所述的有源矩阵基板，
上述无机绝缘层包含与上述多个第1TFT和上述多个第2TFT的上述沟道区域接触的氧化硅层，
上述氧化硅层中的位于上述多个第1TFT之上的第1部分以比位于上述多个第2TFT之上的第2部分高的浓度包含氢。
5.根据权利要求1至3中的任意一项所述的有源矩阵基板，
上述无机绝缘层包含：氧化硅层，其与上述多个第1TFT和上述多个第2TFT的上述沟道区域接触；以及氢供应层，其配置在上述氧化硅层上，
上述氢供应层配置在上述氧化硅层中的位于上述多个第1TFT之上的第1部分上，并且未配置在上述氧化硅层中的位于上述多个第2TFT之上的第2部分上，或者在上述第1部分上比在上述第2部分上厚。
6.根据权利要求5所述的有源矩阵基板，
上述氢供应层是氮化硅层。
7.根据权利要求1至6中的任意一项所述的有源矩阵基板，
上述多个第1TFT的阈值电压比上述多个第2TFT的阈值电压低。
8.根据权利要求7所述的有源矩阵基板，
上述多个第1TFT的阈值电压是负的，上述多个第2TFT的阈值电压是正的。
9.根据权利要求1至8中的任意一项所述的有源矩阵基板，
上述周边电路是多路分配电路。
10.根据权利要求1至9中的任意一项所述的有源矩阵基板，
上述多个第2TFT包含配置于上述多个像素中的每一个像素的像素TFT。
11.根据权利要求1至10中的任意一项所述的有源矩阵基板，
还包含设置于上述非显示区域的驱动电路，
上述多个第2TFT包含构成上述驱动电路的TFT。
12.根据权利要求1至11中的任意一项所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
13.根据权利要求12所述的有源矩阵基板，
上述氧化物半导体层包含结晶质部分。
14.根据权利要求1至13中的任意一项所述的有源矩阵基板，
上述氧化物半导体层具有层叠结构。
15.一种有源矩阵基板的制造方法，上述有源矩阵基板具有包含多个像素的显示区域和设置在上述显示区域的周边的非显示区域，并包含配置在上述非显示区域的多个第1TFT和配置在上述显示区域或上述非显示区域的多个第2TFT，
上述有源矩阵基板的制造方法的特征在于，
当将形成上述多个第1TFT中的每一个第1TFT的区域设为第1区域，将形成上述多个第2TFT中的每一个第2TFT的区域设为第2区域时，上述有源矩阵基板的制造方法包含：
工序(A)，在上述第1区域和上述第2区域中的每一个区域中，在基板上形成栅极电极和覆盖上述栅极电极的栅极绝缘层；
工序(B)，在上述第1区域和上述第2区域中的每一个区域中，在上述栅极绝缘层上形成氧化物半导体膜，进行上述氧化物半导体膜的图案化，从而形成氧化物半导体层；
工序(C)，在上述第1区域和上述第2区域中的每一个区域中，在上述氧化物半导体层上形成导电膜，进行上述导电膜的图案化，从而形成与上述氧化物半导体层接触的源极电极和漏极电极，其中，上述氧化物半导体层中的与上述源极电极接触的部分成为源极接触区域，与上述漏极电极接触的部分成为漏极接触区域，位于上述源极接触区域和上述漏极接触区域之间并且隔着上述栅极绝缘层与上述栅极电极相对的区域成为沟道区域；以及
工序(D)，使形成于上述第1区域的上述氧化物半导体层的上述沟道区域的载流子浓度比形成于上述第2区域的上述氧化物半导体层的上述沟道区域的载流子浓度高。
16.根据权利要求15所述的有源矩阵基板的制造方法，
上述工序(D)包含：
工序(a1)，形成覆盖形成于上述第2区域的上述氧化物半导体层的上述沟道区域并且使形成于上述第1区域的上述氧化物半导体层的上述沟道区域露出的掩模；
工序(a2)，从上述掩模的上方进行等离子体处理；以及
工序(a3)，在等离子体处理后，以200℃以上300℃以下的温度进行热处理。
17.根据权利要求15所述的有源矩阵基板的制造方法，
上述工序(D)包含：
工序(b1)，在上述第1区域和上述第2区域中，形成覆盖上述氧化物半导体层、上述源极电极以及上述漏极电极的氧化硅层；
工序(b2)，形成使上述氧化硅层中的位于上述第1区域的第1部分并且覆盖上述氧化硅层中的位于上述第2区域的第2部分的掩模；
工序(b3)，从上述掩模的上方供应氢，使上述氧化硅层的上述第1部分的氢浓度比上述第2部分的氢浓度高；以及
工序(b4)，在上述工序(b3)之后，以200℃以上400℃以下的温度进行热处理。
18.根据权利要求15所述的有源矩阵基板的制造方法，
上述工序(D)包含：
工序(c1)，在上述第1区域和上述第2区域中，形成覆盖上述氧化物半导体层、上述源极电极以及上述漏极电极的氧化硅层；
工序(c2)，在上述氧化硅层中的位于上述第1区域的第1部分上形成氢供应层，并且在上述氧化硅层中的位于上述第2区域的第2部分上不形成上述氢供应层，或者以在上述第1部分上比在上述第2部分上厚的方式形成上述氢供应层；以及
工序(c3)，在上述工序(c2)之后，以200℃以上400℃以下的温度进行热处理，
上述氢供应层是氮化硅层。
19.根据权利要求15至18中的任意一项所述的有源矩阵基板的制造方法，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
20.根据权利要求19所述的有源矩阵基板的制造方法，
上述氧化物半导体层包含结晶质部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257841A (zh) * 2021-07-19 2021-08-13 深圳市柔宇科技股份有限公司 Tft基板及其制备方法、显示器以及电子设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7487119B2 (ja) 2019-02-15 2024-05-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2020229917A1 (zh) * 2019-05-10 2020-11-19
KR20210033120A (ko) * 2019-09-17 2021-03-26 삼성디스플레이 주식회사 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090261325A1 (en) * 2008-04-16 2009-10-22 Tetsufumi Kawamura Semiconductor device and method for manufacturing the same
CN101794809A (zh) * 2009-01-12 2010-08-04 三星移动显示器株式会社 有机发光显示装置及其制造方法
US20130020569A1 (en) * 2011-07-22 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016006530A1 (ja) * 2014-07-11 2016-01-14 シャープ株式会社 半導体装置およびその製造方法、ならびに液晶表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4407464B2 (ja) 2004-10-22 2010-02-03 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4449953B2 (ja) 2006-07-27 2010-04-14 エプソンイメージングデバイス株式会社 液晶表示装置
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4306748B2 (ja) 2007-03-13 2009-08-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
JP5348521B2 (ja) 2008-06-27 2013-11-20 株式会社ジャパンディスプレイ 液晶表示パネル
KR102469154B1 (ko) 2008-10-24 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5663231B2 (ja) 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
KR101713356B1 (ko) * 2009-09-24 2017-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기
WO2011118079A1 (ja) 2010-03-24 2011-09-29 シャープ株式会社 信号分配回路、信号分配装置および表示装置
JP2012084572A (ja) 2010-10-07 2012-04-26 Canon Inc アクティブマトリクス基板及びその駆動方法
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US20150108467A1 (en) 2010-12-20 2015-04-23 Sharp Kabushiki Kaisha Semiconductor device and display device
US9362417B2 (en) 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
KR102241249B1 (ko) * 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090261325A1 (en) * 2008-04-16 2009-10-22 Tetsufumi Kawamura Semiconductor device and method for manufacturing the same
CN101794809A (zh) * 2009-01-12 2010-08-04 三星移动显示器株式会社 有机发光显示装置及其制造方法
US20130020569A1 (en) * 2011-07-22 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016006530A1 (ja) * 2014-07-11 2016-01-14 シャープ株式会社 半導体装置およびその製造方法、ならびに液晶表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257841A (zh) * 2021-07-19 2021-08-13 深圳市柔宇科技股份有限公司 Tft基板及其制备方法、显示器以及电子设备

Also Published As

Publication number Publication date
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