CN110324965B - 包括相对电路板的系统级封装 - Google Patents

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Abstract

本发明题为“包括相对电路板的系统级封装”。本发明描述了系统级封装结构和组装方法。在一个实施方案中，一种系统级封装包装相对电路板，每一个相对电路板包括与所述相对电路板的安装部件重叠的安装部件。所述相对电路板之间的间隙可以填充有模制材料，所述模制材料额外地包封重叠安装的部件。在一些实施方案中，所述相对电路板是使用可以提供机械或电连接的一个或多个内插器相互堆叠的。

Description

包括相对电路板的系统级封装
技术领域
本文所述的实施方案涉及电子封装，更具体地讲，涉及印刷电路板组件。
背景技术
消费电子产品的趋势是对于包括电话、计算机、便携式音乐播放器、耳塞、音频系统等的一定范围的产品类别而言除了显示器尺寸外使产品变得更小。因而，存在使这些产品内的所有零部件最小化的驱动力。
主逻辑板(MLB)是几乎所有消费电子产品中的通用零部件。业界一直在致力于使用更小并且更薄的裸片、封装和部件。部件之间的间隔也变得越来越小。业界还在努力向包括智能电话、手表等在内的所有便携式电子产品中添加越来越多的智能功能。这些新功能需要新的硬件。为了实现诸如相机模块、警报、充电、电池、生物传感器等的硬件，MLB可能变得受限于某一体积连同对面积、高度或者形状的限制。
发明内容
本发明描述了系统级封装结构和组装方法。在一个实施方案中，一种系统级封装结构包括：具有第一侧和与第一侧相对的第二侧的第一电路板；至少安装在第一电路板的第二侧上的一个或多个第二侧部件；具有第一侧和与第一侧相对的第二侧的第二电路板；以及至少安装在第二电路板的第一侧上的一个或多个第一侧部件。根据实施方案，第二电路板的第一侧面向第一电路板的第二侧，并且第一电路板和第二电路板之间的间隙填充模塑材料。
相对电路板可以是使用可提供机械连接并且任选地提供电连接的一个或多个内插器堆叠的。在一个实施方案中，内插器包括从内插器的横向外侧延伸到内插器的横向内侧的一个或多个横向隧道。
根据实施方案的系统级封装的组装可以包括将第一电路板堆叠到第二电路板上，然后对堆叠的电路板进行模制，从而采用模制材料填充电路板之间的间隙。在一些实施方案中，模制材料通过贯穿一个或多个内插器延伸的一个或多个横向隧道流动。在最终的系统级封装结构中，模制材料可以保留在横向隧道中。
附图说明
图1是示出了根据一个实施方案组装系统级封装的方法的流程图。
图2A-图2E是示出了根据一个实施方案组装系统级封装的顺序的横截面侧视图。
图3是示出了根据一个实施方案安装在两个电路板之间的堆叠内插器的示意性横截面侧视图。
图4是根据实施方案的电路板上的电路板部件和内插器的示意性顶视布局图。
图5A-图5B是示出了根据实施方案包括横向隧道的内插器的示意性横截面侧视图。
图6A-图6D是示出了根据一个实施方案使用牺牲支撑件的组装系统级封装的顺序的横截面侧视图。
图7A-图7B是根据实施方案的安装在电路板上的牺牲支撑件的示意性顶视布局图。
图8A-图8C是示出了根据一个实施方案组装具有双侧表面安装电路板的系统级封装的顺序的横截面侧视图。
图9A-图9D是示出了根据一个实施方案组装具有预模制电路板的系统级封装的顺序的横截面侧视图。
图10A-图10C是示出了根据一个实施方案组装具有预模制电路板的系统级封装的顺序的横截面侧视图。
具体实施方式
实施方案描述了系统级封装(SiP)结构和组装方法，其中使相对电路板相互置顶堆叠，堆叠板之间的间隙以模制材料填充。此外，内插器结构可布置在电路板之间，从而为堆叠结构提供机械支撑以及提供电路板之间的电连接。本文所述的实施方案可以适用于各种电路板，诸如印刷电路板和MLB。
在一个方面中，已观察到，由于传统电路板布置的开放面设计，诸如就主逻辑板(MLB)而言，随着部件密度的提高，可能会增加成品率损失、可靠性故障和性能劣化。业界通常将目光放到底部填充材料上，从而使整个电路板更加稳健。虽然底部填充材料和工具可能价格昂贵。根据实施方案，描述了可实现目标可靠性和性能功能的另选结构和工艺。
根据实施方案，将两个电路板堆叠在一起而不使用单个具有开放面的板。因此，系统的总x,y尺寸可以更小。两个电路板可借助于内插器连接。可以两侧都有内插器(例如，堆叠并且接合)，或者可以在板之一上有单个内插器。根据实施方案，内插器电连接两个电路板，并且物理地连接两个电路板。例如，内插器包括用于电路板之间的信号和电力传输的通孔。可以额外包括采用模制材料(诸如环氧树脂模制化合物(EMC))的模制设计，以填充两个电路板之间的间隙。例如，膜辅助转移模制工艺或许能够填充几十微米的间隙。在一些实施方案中，这可以允许消除对板部件的底部填充。模制设计还可以具有机械稳健性，尤其是与开放面设计或者中空板堆叠相比。另外，模制结构可以是防水的。此外，由于堆叠设计的原因，电路板上的部件布局针对改善的信号完整性可以更加灵活。
根据实施方案，内插器可包括用于信号和电力连接的通孔，并且任选地包括有源部件或无源部件，诸如集成电路、电阻器、电容器(例如，静电放电(ESD)去耦电容器)等。内插器可另外提供电磁干扰(EMI)屏蔽。在一些实施方案中，内插器沿电路板的边缘或轮廓布置。在一些实施方案中，内插器包括横向隧道或空间以辅助模制操作。这些横向隧道可部分地或完全填充以模制化合物，模制化合物是用于填充相对电路板之间的间隙的模制化合物。
在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
本文所使用的术语“在......之上”、“至”、“在......之间”、“跨越”和“在......上”可指一层相对于其他层的相对位置。一层相对于另一层来说为“在......之上”、“跨越”或“在......上”或者接合“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
现在参考图1，其提供了根据一个实施方案组装系统级封装的方法的横截面侧视图例示。为了清楚和简明起见，下文对图1的论述可以与对图2A-图2E中例示的顺序的描述同时进行。然而，应当理解，这些实施方案不受此限制，可以设想结构和顺序的变型。例如，图3-图10C提供了如下文所述的各种结构和顺序变型。
根据实施方案，所例示的处理顺序从已经采用SMT组装填充了部件和任选的内插器的电路板开始。这一操作可以是在面板级上完成的，随后是对所填充的电路板的单个化分割。在某些变型中，电路板可以受到单侧或两侧填充，或者还受到单侧或两侧模制，或者尚未受到模制。因此，根据实施方案的本文所述的处理顺序可与各种不同电路板设计兼容。之后，可对这些电路板进行堆叠和模制，该操作可以是在重新构造面板工艺中执行的，随后是对堆叠电路板的单个化分割。任选地，可在单个化分割之前或之后执行最终的SMT组装，从而向堆叠后的电路板添加任何额外的预期部件。
在一个实施方案中，在操作110中，将第一电路板210堆叠到第二电路板240上，以形成电路板堆叠280。如图2A-图2B所示，第一电路板210可以包括第一侧212和与第一侧相对的第二侧214以及至少安装在第一电路板210的第二侧214(例如，底侧)上的一个或多个第二侧部件220。第二电路板240可包括第一侧242以及第二侧244以及至少安装在第二电路板240的第一侧212(例如，顶侧)上的一个或多个第一侧部件250.根据实施方案，第一电路板210和第二电路板240之间存在间隙281以及相关联的部件，如图2B所示。因此，间隙281还处于相互重叠(例如，竖向而不是横向)的部件220、250之间。
如图2B以及图3中的特写图所示，内插器230、260还被安装到电路板210、240的任一者或两者上，并且在第一电路板210和第二电路板240之间延伸并对它们进行连接。该连接可以是物理的，并且可以额外地是电路板之间的电连接。因此，可以在电路板210、240之一上安装单个内插器，该内插器将在堆叠之后连接电路板210、240。另选地，如所例示的，可存在安装在每个电路板上的内插器，并且堆叠电路板包括堆叠内插器230、260以形成内插器堆叠270。根据实施方案的一个或多个内插器230、260在其相应电路板210、240上处于沿横向与一个或多个部件220、250相邻的位置上。
电路板210、240可以是衬底，具有导电迹线或路由的一个或多个层位于其内。例如，电路板210、240可包括刚性衬底211、241，其具有用于附接各种部件、内插器等的导电迹线215、245。导电迹线215、245可完全或部分地包含在刚性衬底211、241内，也可以形成在衬底211、241的表面上。在一些配置中，导电迹线215、245的相当大的部分包含在衬底211、241内的多个金属层中，导电迹线215、245的有限路由处于衬底211、241顶部。在一个实施方案中，每个内插器230、260接合到相应电路板210、240的衬底211、241上的导电迹线215、245。衬底211、241可由包括传统衬底的各种材料形成，诸如FR-2(用树脂浸渍过的酚醛纸)、FR-4(用树脂浸渍过的织造玻璃纤维)、ABF(Ajinomoto Build-up Film)金属或金属核心衬底、硅核心衬底、陶瓷、聚合物等。在一些实施方案中，衬底可以是柔性的。导电迹线215、245可以由适当的材料(诸如铜等)形成。在一个实施方案中，第一导电迹线215额外地电连接安装在第一电路板210的第二侧214上的一个或多个第二侧部件220，并且第二导电迹线245额外地电连接安装在第二电路板240的第一侧242上的一个或多个第一侧部件250。
仍然参考图3，可使用借助于焊料凸点350的SMT技术(诸如倒装芯片技术)将一个或多个部件220、250以及一个或多个内插器230、260安装到其对应的电路板上。可以额外地使用包括导电膜、引脚、引线接合等的另选的技术。在例示的实施方案中，堆叠的内插器230、260相互接合。在内插器230、260主要提供结构支撑的应用中，可使用任何适当接合技术。在内插器230、260额外提供电连接的情况下，接合技术可支持电连接。例如，导电膏、膜和焊料凸点350可以是适当的接合方法。为了促进电连接，内插器230、260可包括一条或多条金属迹线310，诸如从内插器的底侧延伸到内插器的顶侧的通孔。金属迹线310可包含在一个或多个绝缘材料层302内。因此，内插器230、260不限于具有贯穿通孔的配置，并且金属迹线310可形成在多个金属层和绝缘材料层302内。内插器230、260可任选地包括顶侧路由330或底侧布路由320，以促进电连接。
现在参考图2C，在操作120中，可将电路板堆叠280置于承载衬底290上。这一操作可以是在面板级上执行的，其中多个电路板堆叠280被置于承载衬底290上。各种承载衬底可以适用，诸如玻璃或金属载体。可以通过添加胶带层而辅助放置。承载衬底290可为刚性衬底，以支持操纵以及后续的模制和单个化分割操作。
之后，可以在操作130中对电路板堆叠280进行模制，从而采用模制材料295填充第一电路板210和第二电路板240之间的间隙281。如图2D所示，模制操作可以是在面板级上执行的，其中有多个模制腔穴对应于多个电路板堆叠280。在一个实施方案中，模制操作是膜辅助转移模制工艺。此类工艺可能够填充几十微米的间隙。在一个方面中，这样做可以允许省略针对部件220、250或者内插器230、260中的任何部件或内插器的底填充材料。之后，可以在操作140中对电路板堆叠进行单个化分割。根据实施方案的单个化分割可以仅切穿电路板之一(例如，第二电路板240)或者可以切穿两个电路板210、240以及间隙281内的模制材料295。
根据实施方案，可以在单个化分割之前或之后执行对各种部件的额外处理和SMT安装。图2E是示出了根据一个实施方案的单个化分割的系统级封装200的示意性横截面侧视图。如单个化分割的结构中所示，部件220与部件250重叠。另外，采用模制材料295填充电路板210、240之间的间隙以及另外的部件220、250之间的间隙。根据实施方案，第一电路板210包括在第一电路板上与一个或多个部件220横向相邻的多个内插器230，第二电路板240包括在第二电路板上与一个或多个部件250横向相邻的多个内插器260，以及将第一电路板堆叠到第二电路板上包括将第一多个内插器接合到第二多个内插器上，以形成内插器堆叠270。
根据实施方案，最终的表面安装操作可任选地将部件222放置到第一电路板210的第一侧212上，以及/或者将部件290、292放置到第二电路板240的第一侧242上。如图所示，第二电路板240可具有比第一电路板210更大的面积(例如，增加的长度或宽度)，以容纳额外的部件290、292。在其他实施方案中，可以颠倒部件的最终表面安装和单个化分割的顺序。
现在参考图4以及图5A-图5B两者，图4是根据实施方案的系统级封装中的电路板部件和内插器的示意性顶视布局图，图5A-图5B是根据实施方案的包括横向隧道410的内插器的示意性横截面侧视图。为了清楚起见，图4的示意性顶部布局视图是关于电路板堆叠内相对于单个电路板210的部件220和内插器230。
根据实施方案的内插器已经被描述为在堆叠的电路板之间提供机械支撑以及在电路板之间提供电连接。根据实施方案，也可利用内插器提供屏蔽，诸如机电干扰(EMI)屏蔽。因此，内插器可以按照各种不同方式布置。在一些实施方案中，内插器是散布的，从而在指定位置上提供机械支撑和电连接。内插器可以是隔开的，也可以是紧密靠在一起的。在被用于EMI屏蔽时，内插器可以被紧密布置到一起，并且可包围一个或多个部件。如
图4所示，在内插器230/270邻近电路板210(或240)之一的周边布置的配置中，多个内插器230/270可以沿横向围绕部件220(以及部件250)中的一者或多者布置。这可以是完全围绕电路板的周边的均匀配置，或者可以是非均匀布置，其中在离具体部件较近处按照较窄间隔布置，而在离其他部件较近处则允许采取较宽间隔。在图4中也例示的另一个实施方案中，多个内插器230/270可按较小尺度布置，并且处于220之间，但是仍然围绕一个或多个具体部件220。在这两个实施例中，内插器230/270可以包围(或者更密集地布置(其间的间距))由具体无源部件220P构成的子系统，以便将其与其他部件屏蔽开，其他部件诸如处于堆叠系统级封装内子系统外的或处于系统级封装外的无线部件220W。
在一些实施方案中，虽然可提供内插器的密集布置，但这可能会在模制操作期间影响模制化合物的流动。因此，内插器230、260可包括横向隧道410，其从内插器的横向外侧422延伸至内插器的横向内侧424，在模制期间模制化合物可以通过横向隧道流动。
在一个实施方案中，电路板堆叠280的模制包括使模制化合物通过多个将第一电路板210的底侧连接至第二电路板240的顶侧的内插器230和/或260的横向隧道410流动，其中多个内插器230和/或260与第一电路板210上的一个或多个部件220以及第二电路板240上的一个或多个部件250横向相邻。
现在参考图5A-图5B，示出了用于提供横向隧道410的各种配置。应当理解，这些配置是示例性的，并且实施方案可以设想替代性布置。如图所示，内插器230、260可包括顶侧332、底侧322以及从内插器的底侧322延伸至内插器的顶侧332的多条金属迹线310。一个或多个横向通道410可以从内插器的横向外侧422延伸至内插器的横向内侧424。另外，内插器可任选地包括顶侧布线层330和底侧布线层320(如图3所示)。在一些实施方案中，金属屏蔽层可以被形成到内插器的外侧422上，尤其是对于EMI屏蔽应用而言。在一些实施方案中，内插器230、260可以包括嵌入在内插器中的额外有源部件或无源部件，诸如集成电路、电阻器、电容器(例如，静电放电去耦电容器)。
图5A-图5B所示的两种特定实施方案都提供了一个或多个贯穿内插器的顶侧332延伸的横向隧道410。例如，这些可以类似于在绝缘材料302中形成的凹口。类似地，一个或多个横向隧道410(例如，凹口)可以贯穿内插器的底侧322延伸。此外或另选地，一个或多个中间横向隧道410可以穿过内插器的中央部分延伸。此类中间横向隧道410是完全闭合的(例如，在顶侧或底侧不开放)。图5A尤其例示了包括金属迹线310的立柱(例如，通孔)的内插器的示例。在图5B例示的实施方案中，内插器可以包括多个交错的金属迹线310的立柱。在此类实施方案中，可以降低横向隧道410的数量，或者可以增大间距，以容纳额外的金属迹线310的立柱。
根据实施方案的内插器可保持在系统级封装结构内的电路板之间。横向隧道410可在模制操作期间为模制化合物的流动提供通路。根据一些实施方案，横向隧道410在最终结构中可保持完全被模制材料295填充。
在下文对图6A-图10C的描述中将提供几种工艺流变型。尽管是单独例示和描述，但是应当理解，这几个工艺流当中的很多可以合并到一起以及与图1-图5B的相关描述相结合。
图6A-图6D是示出了根据一个实施方案使用牺牲支撑件的组装系统级封装的顺序的横截面侧视图。图7A-图7B是根据实施方案的安装在电路板上的牺牲支撑件的示意性顶视布局图。可以设想在电路板堆叠的膜辅助模制操作期间，有可能发生向电路板的非模制侧的模制溢料。在一个实施方案中，可以采用牺牲支撑件600缓解这种可能性。在此类实施方案中，可以任选将两个电路板210、240切割成略大于最终产品尺寸。之后，可以将牺牲支撑件600安装到电路板之一或两者的放大部分内，例如，围绕周界。支撑件可以被安装到电路板的所选择区域内，诸如所有的拐角上，如图7A所示。牺牲支撑件600还可以是针对模制流动具有足够孔的框架，如
图7B所示。
牺牲支撑件600可以允许电路板堆叠280在模制操作期间更加强固，从而使电路板堆叠280产生更小的变形。此外，这可以允许提高施加到电路板上的压力，并且可以避免模制溢料或材料流淌。在图6A所示的工艺顺序中，牺牲支撑件可以安装在电路板之一或两者上。出于例示目的而选择了电路板240。之后，对电路板进行堆叠和模制，如图6B所示。在模制操作之后，可以如图6C所示对堆叠的电路板进行单个化分割，以去除牺牲支撑件600，随后是任选的对部件222的最终表面安装，如图6D所示。另选地，可以颠倒部件222的最终表面安装和单个化分割的顺序。在一些实施方案中，单个化分割操作可以形成单个化分割边缘299，其跨越第一电路板210的各个侧面、第二电路板240的各个侧面以及模制化合物295的各个侧面。
图8A-图8C是示出了根据一个实施方案组装具有双侧表面安装电路板的系统级封装的顺序的横截面侧视图。尽管所描述和例示的实施方案到目前为止一直在关注单侧安装电路板210、240的堆叠，但是实施方案不限于此。因此，可以在堆叠或模制之前完成针对电路板210、240的任一者或两者的SMT工艺。如图所示，第一电路板210可包括安装在相对侧上的部件220、222，并且第二电路板240可包括安装在相对侧上的部件250、252。之后，可以对双侧安装电路板进行堆叠和模制，如图8C所示。
图9A-图9D是示出了根据一个实施方案组装具有预模制电路板的系统级封装的顺序的横截面侧视图。在图9A-图9D所示的工艺变型中，电路板之一(第二电路板240)已经包含了处于第二侧244上的模制部件252，并且包封在了模制材料254内。图9A中例示的针对两个电路板的SMT安装可以是在面板级上执行的，并且在图9B的堆叠之前单个化分割成单元电路板210、240。此外，如前所述，可以调换图9D中对部件222的最终SMT安装和图9C中的单个化分割的顺序。
图10A-图10C是示出了根据一个实施方案组装具有预模制电路板的系统级封装的顺序的横截面侧视图。在图10A-图10C的工艺流所包括的工艺变型当中，在堆叠之前对两个电路板210、240执行SMT部件安装和模制操作两者。如图10A-图10B所示，模制操作(诸如膜辅助模制)是在使内插器230、260的表面保持露出以便进行电连接的情况下完成的。如图10C所示，执行最终堆叠操作，以形成电路板堆叠280。在最终堆叠操作期间，可以在电路板210、240之间采用诸如环氧树脂胶或热敏粘合剂的粘合剂层以增强机械刚度并且将模制材料296、297固定到一起。可以采用如前所述的适当方法接合内插器230、260，诸如导电膏、膜和焊料凸点350。
在利用实施方案的各个方面时，对于本领域技术人员而言显而易见的是，上述实施方案的组合或变型也可能用来形成包括堆叠电路板的系统级封装。尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求书并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (20)

1.一种系统级封装，所述系统级封装包括：
第一电路板，所述第一电路板具有第一侧和与所述第一侧相对的第二侧；
一个或多个第二侧部件，所述一个或多个第二侧部件至少安装在所述第一电路板的所述第二侧上；
第二电路板，所述第二电路板具有第一侧和与所述第一侧相对的第二侧，其中所述第二电路板的所述第一侧面对所述第一电路板的所述第二侧，并且其中一个或多个第一侧部件至少安装在所述第二电路板的所述第一侧上；和
所述第一电路板和所述第二电路板之间的间隙，其中以模制材料填充所述间隙；
在所述第一电路板和所述第二电路板之间延伸并将所述第一电路板电连接至所述第二电路板的一个或多个内插器，其中所述一个或多个内插器与所述一个或多个第二侧部件和所述一个或多个第一侧部件横向相邻；
其中所述一个或多个内插器中的至少一个内插器包括从所述内插器的横向外侧延伸到横向内侧的至少一个横向隧道；并且
其中所述模制材料横向围绕所述一个或多个第一侧部件、所述一个或多个第二侧部件以及所述一个或多个内插器，并且至少部分填充所述至少一个内插器的所述一个或多个横向隧道。
2.根据权利要求1所述的系统级封装，还包括跨越所述第一电路板的各侧、所述第二电路板的各侧和所述模制材料的各侧的单个化分割边缘。
3.根据权利要求1所述的系统级封装，其中：
所述第一电路板包括第一刚性衬底和第一导电迹线，所述第一导电迹线电连接安装在所述第一电路板的至少所述第二侧上的所述一个或多个第二侧部件；以及
所述第二电路板包括第二刚性衬底和二导电迹线，所述二导电迹线电连接安装在所述第二电路板的至少所述第一侧上的所述一个或多个第一侧部件。
4.根据权利要求3所述的系统级封装，其中所述一个或多个第二侧部件与所述一个或多个第一侧部件重叠。
5.根据权利要求3所述的系统级封装，其中所述一个或多个内插器是在所述第一电路板和所述第二电路板之间延伸并将所述第一电路板连接至所述第二电路板的多个内插器，其中所述多个内插器与所述一个或多个第二侧部件以及与所述一个或多个第一侧部件横向相邻。
6.根据权利要求5所述的系统级封装，其中所述多个内插器邻近所述第一电路板和所述第二电路板的至少其中之一的周边横向围绕所述一个或多个第二侧部件以及所述一个或多个第一侧部件布置。
7.根据权利要求5所述的系统级封装，其中所述多个内插器横向围绕多个所述一个或多个第二侧部件布置。
8.根据权利要求3所述的系统级封装，其中所述一个或多个内插器中的每一个包括绝缘材料以及从所述内插器的底侧延伸至所述内插器的顶侧的多条金属迹线。
9.根据权利要求8所述的系统级封装，其中所述一个或多个内插器中的每一个包括从所述内插器的横向外侧延伸到所述内插器的横向内侧的一个或多个横向隧道。
10.根据权利要求9所述的系统级封装，其中所述一个或多个内插器中的每个内插器的一个或多个横向隧道被所述模制材料完全填充。
11.根据权利要求8所述的系统级封装，其中所述一个或多个内插器被焊料接合到所述第一电路板和所述第二电路板。
12.根据权利要求8所述的系统级封装，其中在所述第一电路板和所述第二电路板之间延伸并将所述第一电路板电连接至所述第二电路板的所述一个或多个内插器包括第一组内插器和第二组内插器，所述第一组内插器接合到所述第一电路板以及所述第二组内插器接合到所述第二电路板，其中所述第一组内插器和所述第二组内插器相互接合。
13.根据权利要求12所述的系统级封装，其中所述第一组内插器和所述第二组内插器利用多个焊料凸点相互接合。
14.一种内插器，所述内插器包括：
顶侧；
底侧；
多条金属迹线，所述多条金属迹线从所述内插器的所述底侧延伸至所述内插器的所述顶侧；和
一个或多个横向隧道，所述一个或多个横向隧道从所述内插器的横向外侧延伸到所述内插器的横向内侧；
其中所述一个或多个横向隧道包括贯穿所述内插器的顶侧或者底侧延伸的一个或多个第一横向隧道以及贯穿所述内插器的中心部分延伸的一个或多个中间横向隧道，其中所述一个或多个第一横向隧道没有连接到所述一个或多个中间横向隧道。
15.根据权利要求14所述的内插器，还包括顶侧路由层和底侧路由层。
16.根据权利要求14所述的内插器，还包括处于所述内插器的外侧上的金属屏蔽层。
17.根据权利要求14所述的内插器，还包括嵌入到所述内插器中的有源部件或无源部件。
18.根据权利要求14所述的内插器，其中所述一个或多个第一横向隧道包括贯穿所述内插器的顶侧延伸的一个或多个顶侧横向隧道以及贯穿所述内插器的底部部分延伸的一个或多个底侧横向隧道。
19.一种通过组装方法形成的系统级封装，所述系统级封装包括：
将第一电路板堆叠到第二电路板上以形成电路板堆叠，其中所述第一电路板包括安装在所述第一电路板的底侧上的一个或多个部件和第一多个内插器，并且所述第二电路板包括安装在所述第二电路板的顶侧上的一个或多个部件和第二多个内插器；
其中将所述第一电路板堆叠到所述第二电路板上包括将所述第一多个内插器结合到所述第二多个内插器，使得所述第一电路板通过结合的第一多个内插器和第二多个内插器与所述第二电路板电连接，其中所述第一多个内插器和所述第二多个内插器中的至少一个内插器包括从所述内插器的横向外侧延伸到横向内侧的一个或多个横向隧道；
将所述电路板堆叠放置到承载衬底上；
利用模制材料对所述电路板堆叠进行模制，以填充所述第一电路板和所述第二电路板之间的间隙，其中模制所述电路板堆叠包括使所述模制材料流过所述第一多个内插器和所述第二多个内插器中的至少一个内插器的横向隧道，其中所述模制材料横向围绕所述一个或多个第一侧部件、所述第一个或多个第二侧部件以及所述一个或多个内插器，并且至少部分填充所述至少一个内插器的一个或多个横向隧道；以及
对所述电路板堆叠进行单个化分割。
20.根据权利要求19所述的系统级封装，其中对所述电路板堆叠进行单个化分割包括切穿所述第一电路板、所述第二电路板以及处于所述第一电路板和所述第二电路板之间的所述间隙内的模制材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10356903B1 (en) 2018-03-28 2019-07-16 Apple Inc. System-in-package including opposing circuit boards
DE102019103290A1 (de) * 2019-02-11 2020-08-13 Olympus Winter & Ibe Gmbh Autoklavierfähige Elektronik für ein Endoskop, Verfahren zum Herstellen einer autoklavierfähigen Elektronik und Endoskop
KR102609138B1 (ko) * 2019-04-29 2023-12-05 삼성전기주식회사 인쇄회로기판 어셈블리
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US10602612B1 (en) 2019-07-15 2020-03-24 Apple Inc. Vertical module and perpendicular pin array interconnect for stacked circuit board structure
US11073872B2 (en) 2019-09-06 2021-07-27 Apple Inc. Distributed auxiliary hub for a portable electronic device
US11862546B2 (en) * 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11296034B2 (en) 2020-06-18 2022-04-05 Advanced Semiconductor Engineering, Inc. Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same
KR20220022243A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 회로 기판 모듈 및 이를 포함하는 전자 장치
TWI820587B (zh) * 2021-04-09 2023-11-01 群創光電股份有限公司 電子裝置
TWI833312B (zh) * 2022-08-03 2024-02-21 華東科技股份有限公司 具電磁干擾屏蔽層的晶片封裝結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103281862A (zh) * 2013-06-03 2013-09-04 广州金升阳科技有限公司 一种单元电路板组装结构
TW201607388A (zh) * 2014-06-12 2016-02-16 Isc股份有限公司 接觸片以及可撓式印刷電路板

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5800184A (en) * 1994-03-08 1998-09-01 International Business Machines Corporation High density electrical interconnect apparatus and method
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP2004327641A (ja) 2003-04-24 2004-11-18 Tdk Corp 電子部品モジュール
US7613010B2 (en) 2004-02-02 2009-11-03 Panasonic Corporation Stereoscopic electronic circuit device, and relay board and relay frame used therein
US7688095B2 (en) * 2004-07-30 2010-03-30 International Business Machines Corporation Interposer structures and methods of manufacturing the same
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
FR2954754B1 (fr) 2009-12-24 2012-02-03 Chanel Parfums Beaute Capsule distributrice pour flacon de produit de consistance liquide ou visqueuse et flacon muni d'une telle capsule
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8891245B2 (en) * 2011-09-30 2014-11-18 Ibiden Co., Ltd. Printed wiring board
US8980688B2 (en) * 2012-06-28 2015-03-17 Soitec Semiconductor structures including fluidic microchannels for cooling and related methods
KR20140020626A (ko) * 2012-08-10 2014-02-19 삼성전기주식회사 3ｄ 반도체 패키지
KR101935502B1 (ko) * 2012-08-30 2019-04-03 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 반도체 패키지
US9743522B2 (en) 2012-09-26 2017-08-22 Apple Inc. Printed circuit board with compact groups of devices
KR102011840B1 (ko) * 2012-10-19 2019-08-19 해성디에스 주식회사 회로기판과 칩 패키지의 제조방법 및 그 방법으로 제조된 회로기판
US9007776B2 (en) 2012-12-14 2015-04-14 Htc Corporation Electronic module
TWI496270B (zh) * 2013-03-12 2015-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US20160086930A1 (en) 2014-09-24 2016-03-24 Freescale Semiconductor, Inc. Fan-out wafer level package containing back-to-back embedded microelectronic components and assembly method therefor
KR20160142943A (ko) * 2015-06-03 2016-12-14 한국전자통신연구원 반도체 패키지 및 반도체 패키지의 제조 방법
US9799571B2 (en) * 2015-07-15 2017-10-24 Globalfoundries Singapore Pte. Ltd. Methods for producing integrated circuits with interposers and integrated circuits produced from such methods
US10321575B2 (en) * 2015-09-01 2019-06-11 Qualcomm Incorporated Integrated circuit (IC) module comprising an integrated circuit (IC) package and an interposer with embedded passive components
JP6531603B2 (ja) * 2015-10-01 2019-06-19 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
US11101254B2 (en) * 2015-12-25 2021-08-24 Intel Corporation Flip-chip like integrated passive prepackage for SIP device
US10314163B2 (en) 2017-05-17 2019-06-04 Xilinx, Inc. Low crosstalk vertical connection interface
US11322449B2 (en) 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
US10356903B1 (en) 2018-03-28 2019-07-16 Apple Inc. System-in-package including opposing circuit boards

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103281862A (zh) * 2013-06-03 2013-09-04 广州金升阳科技有限公司 一种单元电路板组装结构
TW201607388A (zh) * 2014-06-12 2016-02-16 Isc股份有限公司 接觸片以及可撓式印刷電路板

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