CN110323279A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，具备能够减轻局部的电场的集中，并且抑制微小漏电流所引起的缺陷的产生，使耐压提高的高耐压半导体元件结构。包括：半导体基板；第一导电型的源极区域，其形成在半导体基板的一个主面内；第一导电型的漏极区域，其形成在一个主面内并且经由沟道区域与上述源极区域连接；栅极电极，其隔着绝缘膜形成在沟道区域上；第一导电型的漂移层，其形成在栅极电极的下部与漏极区域之间；槽部，其形成为具备开口并且从一个主面以预先决定于半导体基板的深度纵贯上述漂移层，该开口在栅极电极的下部具有一端，并在与漏极区域接触的位置具有另一端；以及电场缓和部，其设置在一端的附近并且使在源极区域与漏极区域之间产生的电场缓和。

Description

半导体装置
技术领域
本发明涉及半导体装置，例如具有LDMOS(Laterally Diffused Metal OxideSemiconductor：横向扩散型MOS)晶体管结构的高耐压元件的半导体装置。
背景技术
LDMOS晶体管结构是指使漏极附近的杂质向横向扩散的结构，是以缓和漏极与栅极之间的电场强度为主要目的结构。对于LDMOS晶体管，以往从晶体管的耐压、导通/截止电阻、ESD(ElectroStatic Dicharge：静电放电)耐压等观点进行了各种研究。
作为具有LDMOS晶体管的半导体装置所涉及的现有技术，例如在专利文献1公开了一种半导体装置，具备：N型的漂移扩散区域，其形成在半导体基板的上部；P型的基体扩散区域，其形成在半导体基板的上部；N型的源极扩散区域，其形成在基体扩散区域的上部；绝缘膜，其埋入在形成于漂移扩散区域的上部的沟槽内，并形成在与基体扩散区域分离的位置；N型的漏极扩散区域，其形成在漂移扩散区域的上部，且从绝缘膜观察在与源极扩散区域相反的方向相邻；以及栅极电极，其以在中间夹着栅极绝缘膜的状态，从基体扩散区域上越过漂移扩散区域上形成到绝缘膜上，漂移扩散区域具有基板内部区域、和形成在基板内部区域上并且形成在栅极电极之下，且包含比基板内部区域高浓度的N型杂质的表面区域。在专利文献1中，通过上述构成，在LDMOS晶体管中，能够兼得耐压性能的维持和低导通电阻化。
另外，在专利文献2公开了一种场效应晶体管，其特征在于，具备：N型的漂移区域，其配置在成为半导体基板中的沟道的区域和N型的漏极之间；场氧化膜，其配置在漂移区域上；以及P型的第一杂质扩散层，其配置在半导体基板中的漂移区域下，漂移区域具有N型的第一漂移层、和配置在第一漂移层上且与该第一漂移层相比N型的杂质浓度较高的第二漂移层。在专利文献2中，通过上述构成，在场效应晶体管中，能够分别提高截止状态的漏极耐压、和导通状态的漏极耐压。
并且，在专利文献3公开了一种半导体装置，其特征在于，具备：基板，其具有半导体层；N型的漏极漂移区域，其形成在半导体层的表层部；沟槽，其形成在漏极漂移区域内；沟槽绝缘膜，其形成在沟槽的内壁面；掺杂Poly－Si，其隔着沟槽绝缘膜配置在沟槽内；P型的沟道区域，其形成为在半导体层的表层部，与漏极漂移区域接触；N型的源极区域，其形成在沟道区域的表层部；N型的漏极区域，其隔着漏极漂移区域在与源极区域相反侧形成在半导体层的表层部；栅极绝缘膜，其形成在沟道区域的表面；栅极电极，其形成在栅极绝缘膜的表面，并且与掺杂Poly－Si连结；源极电极，其与源极区域连接；以及漏极电极，其与漏极区域连接。根据专利文献3，根据上述构成，在具备LDMOS晶体管的半导体装置中能够确保ESD耐量。
参照图9，对LDMOS晶体管的结构进行更详细的说明。图9所示的比较例所涉及的半导体装置70是LDMOS晶体管的一个例子，通过包含形成在基板72上的P层74、N－层76、源极区域78、漏极区域80、栅极氧化膜86、栅极电极88、STI(Shallow Trench Isolation：浅槽隔离)部94以及漂移层98而构成。
在半导体装置70中，如图9所示，通过STI部94使漏极电流Id流过的路径变长。另外，在半导体装置70中具有用于改善漏极耐压与导通电阻的折衷特性(一般而言，若要提高漏极耐压则必须降低导通电阻)的三层的漂移层。
专利文献1：日本特开2011－187853号公报
专利文献2：国际公开第2014/061254号
专利文献3：日本特开2008－182106号公报
然而，在上述比较例所涉及的半导体装置70存在以下那样的问题。即，在半导体装置70中，若对漏极端子84施加偏置电压(例如，18V左右)，并对栅极端子90施加偏压(例如1.8左右)则在源极－漏极间流过漏极电流Id。而且，由于在漏极电流Id的路径上产生的电场而产生微小漏电流，由于该微小漏电流而缺陷、碰撞离子化率增大。
即，有由于施加给栅极氧化膜86的垂直电场而在栅极氧化膜86中流过微小漏电流，其结果为具有产生缺陷的情况。有由于随着时间的经过缺陷的数目增加，且该缺陷进一步连续而形成泄漏路径从而电流在栅极电极88与基板72之间自由流动，进行破坏的可能性。为了对此进行改善只要使栅极氧化膜86的膜厚增厚即可，但与在栅极电极88流过的电流值成为折衷关系。
另外，在半导体装置70中，有在STI部94的端部容易产生电场集中这样的问题。即，在半导体装置70中，在STI部94的端部产生电场集中点E1、E2的可能性较大。若产生电场集中点E1，或者E2则在该部分碰撞离子化率增大，其结果为有产生耐压的降低的可能性。
对于这一点，专利文献1～专利文献3所涉及的半导体装置并不将上述那样的施加给栅极氧化膜的垂直电场作为问题。
发明内容
本发明是为了解决上述的课题而完成的，目的在于提供具备能够减轻局部的电场的集中，并且抑制微小漏电流所引起的缺陷的产生，使耐压提高的高耐压半导体元件结构的半导体装置。
本发明所涉及的半导体装置包含：半导体基板；第一导电型的源极区域，其形成在上述半导体基板的一个主面内；第一导电型的漏极区域，其形成在上述一个主面内并且经由沟道区域与上述源极区域连接；栅极电极，其经由绝缘膜形成在上述沟道区域上；第一导电型的漂移层，其形成在从上述栅极电极的下部到上述漏极区域之间的上述一个主面内；槽部，其形成为具备在上述栅极电极的下部具有一端，并在与上述漏极区域接触的位置具有另一端的开口并且从上述一个主面在上述半导体基板以预先决定的深度纵贯上述漂移层；以及电场缓和部，其设置在上述一端的附近并且使在上述源极区域与漏极区域之间产生的电场缓和。
根据本发明，能够提供具备能够减轻局部的电场的集中，并且抑制微小漏电流所引起的缺陷的产生，使耐压提高的高耐压半导体元件结构的半导体装置。
附图说明
图1是表示第一实施方式所涉及的半导体装置的构成的一个例子的剖视图。
图2是说明第一实施方式所涉及的半导体装置的作用的剖视图。
图3是表示第二实施方式所涉及的半导体装置的构成的一个例子的剖视图。
图4是表示第三实施方式所涉及的半导体装置的构成的一个例子的剖视图。
图5是表示第四实施方式所涉及的半导体装置的构成的一个例子的剖视图。
图6是说明第四实施方式所涉及的半导体装置的构成的详细的剖视图。
图7的(a)是第四实施方式所涉及的半导体装置的电场分布的一个例子，图7的(b)是表示比较例所涉及的半导体装置的电场分布的图，图7的(c)是第四实施方式所涉及的半导体装置与比较例所涉及的半导体装置的电流值的比较例。
图8的(a)是第五实施方式所涉及的半导体装置的剖视图，图8的(b)是表示第五实施方式所涉及的半导体装置的电场分布的一个例子的图，图8的(c)是表示比较例所涉及的半导体装置的电场分布的图。
图9是表示比较例所涉及的半导体装置的构成的剖视图。
具体实施方式
以下，参照附图，对用于实施本发明的方式进行详细说明。
[第一实施方式]
参照图1以及图2，对本实施方式所涉及的半导体装置10进行说明。如图1所示，半导体装置10通过包含半导体的基板12、形成在基板12的一个主面50内的P扩散层14(扩散了P型的杂质的区域)、N－扩散层16(以比较低的浓度扩散了N型的杂质的区域)、扩散了N型的杂质的源极区域18、扩散了N型的杂质的漏极区域20、漂移层38、以及STI部34而构成。通过P型扩散层14与N－扩散层16的界面形成PN结PN。
另外，半导体装置10具备形成在主面50上的栅极氧化膜26、形成在栅极氧化膜26上的栅极电极28、形成在栅极氧化膜26以及栅极电极28的两侧的侧壁32－1、32－2。即，半导体装置10作为所谓的LDMOS晶体管构成。在源极区域18、栅极电极28、以及漏极区域20分别连接有源极端子22、栅极端子30、以及漏极端子24。
在MOS晶体管中，有作为漏极耐压的改善的一个方法，使用延长栅极下的扩散区域的长度的方法的情况。然而，其结果为导致导通电阻增加。实现这一点的改善的是在栅极下具备STI部的LDMOS晶体管。在LDMOS晶体管中，为了改善耐压特性与导通电阻特性的折衷，在栅极的下部的扩散区域配置STI部34。扩散区域的中的STI部34使栅极端的下部的电势和电场的峰值减少，所以能够以较短的扩散区域维持耐压。
另外，在半导体装置10中，为了驱动力提高与电场缓和的折衷的最佳化，进一步进行深度不同的三个阶段的杂质注入(Implantation)形成漂移层38，并对杂质浓度设置梯度。换句话说，半导体装置10构成为为了使漏极耐压(故障电压)提高而通过STI部34较深地形成绝缘层，不扩大平面方向的距离而漏极电流Id流过的路径变长。
STI部34通过从主面50向基板12的方向对槽部填充绝缘物(例如，氧化膜)来构成，如上述那样，具有不扩大平面方向的距离而延长电流流过的路径的功能。漂移层38是注入三次N型杂质形成的三层扩散层，具有改善漏极耐压与导通电阻的折衷特性(一般而言，若想提高漏极耐压则导通电阻必须降低)的功能。在本实施方式中在漂移层38的形成时进行三次的杂质注入是为了在漂移层38设置浓度梯度。浓度梯度的形式并不特别限定，只要考虑漏极电流的路径长等设定最佳的浓度梯度即可，但在本实施方式中至少使最接近基板12侧的杂质注入层的浓度较薄。另外，构成漂移层38的扩散层的数目也并不限定于三个只要至少有一个即可，另外也可以不考虑缓和的电场的强度等设置漂移层38。
如图1所示，半导体装置10还具备与栅极电极28连接并贯通栅极氧化膜26延伸到STI部34的内部形成的T形的电极亦即扩张栅极电极42。形成扩张栅极电极42的材料并不特别限定，在本实施方式中使用多晶硅(Polysilicon)。
参照图2对扩张栅极电极42的作用进行说明。
如图9所示，在比较例所涉及的半导体装置70中，STI部94的端部(边缘)的电场集中点为E1、E2两个位置。一般而言，若在电场中存在具有恒定的角度的端部(以下，称为“角部”)则电场容易集中在该角部，另外角部的角度越小(越为较尖锐的锐角)电场越容易集中。换句话说，在半导体装置70中，与电场集中点E2相比电场更集中在电场集中点E1。另一方面，在从源极区域78朝向漏极区域80的方向的电场恒定的情况下，根据该电场中存在的角部的数目而各角部的电场的峰值不同。换句话说，若在电场中存在的角部的数目较多则缓和电场的集中。
对于扩张栅极电极42来说，考虑上述现象而为了增加电场中的角部，使各角部的电场的峰值降低而设置扩张栅极电极42。如图2所示，扩张栅极电极42具备角部S1、S2、S3，所以在与角部S1、S2、S3对应的STI部34的侧面产生电场集中点。因此，在半导体装置10中，如图2所示，除了半导体装置70中的两个电场集中点E1、E2之外还产生三个电场集中点，总共形成五个电场集中点。其结果为电场集中点增加，所以各电场集中点上的峰值电位降低，耐压提高。
换句话说，在半导体装置10中，通过在STI部34埋入T形的扩张栅极电极42使电场集中的产生位置分散，进行电场缓和。该电场缓和能够考虑为使用了所谓的场板效应的电场缓和，能够考虑通过该电场缓和防止微小漏电流的陷阱、碰撞离子化率的增加。此外，优选扩张栅极电极42的角部S1、S2、S3的位置被决定为在不与电场集中点E1、E2重合的位置产生电场集中点。
[第二实施方式]
参照图3，对本实施方式所涉及的半导体装置10A进行说明。半导体装置10A是改变了上述实施方式所涉及的半导体装置10中相当于扩张栅极电极42的部分的构成的方式。因此，对与半导体装置10相同的构成附加相同的附图标记并省略详细的说明。
如图3所示，半导体装置10A具备埋入STI部34的第二栅极电极44。本实施方式所涉及的第二栅极电极44作为一个例子由多晶硅形成，并与栅极端子30－2连接。即，半导体装置10A具备与栅极电极28连接的栅极端子30－1、和上述栅极端子30－2两个栅极端子。
以下，对第二栅极电极44的作用进行说明。
首先，在第二栅极电极44存在角部S4、S5。因此，与半导体装置10相同能够通过场板效应使电场集中分散减小碰撞离子化率。即，在与角部S4、S5对应的STI部34的周围面产生两个电场集中点，所以与半导体装置70的电场集中点E1、E2总共产生四个电场集中点，其结果为抑制各电场集中点的电位的峰值，耐压提高。此外，如上述那样，优选第二栅极电极44的角部S4、S5的位置为与STI部34的角部(产生电场集中点E1、E2的角部)偏移的位置。此外，在将半导体装置10A使用于实际的电路的情况下，在半导体装置10A的外部连接栅极端子30－1与30－2进行使用。此时，栅极电极的面积增大，所以栅极电流增加，其结果为也起到漏极电流Id增加这样的效果。
此外，例示在上述实施方式中由多晶硅形成的T形的扩张栅极电极42的方式、在本实施方式中由多晶硅形成的L形的第二栅极电极44的方式进行了说明，但埋入STI部34内的多晶硅的形状并不限定于此，可以考虑电场集中位置的产生位置、产生数目等选择适当的形状。
[第三实施方式]
参照图4，对本实施方式所涉及的半导体装置10B进行说明。半导体装置10B是改变了上述实施方式所涉及的半导体装置10中相当于扩张栅极电极42的部分的构成后的方式。因此，对与半导体装置10相同的构成附加相同的附图标记并省略详细的说明。
如图4所示，在本实施方式所涉及的半导体装置10B中，STI部34的一方的端部T位于侧壁32－2的下部。即，相对于半导体装置70(参照图9)，使STI部34以及漂移层38的位置向漏极区域20侧(附图前视右方侧)偏移。如上述那样，容易在STI部34的端部T集中电场。然而，通过使成锐角的STI部34的端部T从栅极氧化膜26的位置偏离，并利用绝缘物覆盖端部T的上部能够缓和该电场集中。本实施方式是着眼于该现象的方式。
即，在半导体装置10B中，STI部34的端部T被侧壁32－2覆盖，端部T的位置为从栅极氧化膜26的下部偏离的位置。本实施方式所涉及的侧壁32－1、32－2作为一个例子由氮化膜形成。其结果为，在半导体装置10B中，能够抑制微小漏电流所引起的缺陷的产生。但是，若使栅极氧化膜26较大地偏离PN结PN则产生电场集中，碰撞离子化率提高。因此，需要PN结PN的位置至少为栅极氧化膜26的下部。
[第四实施方式]
参照图5～图7，对本实施方式所涉及的半导体装置10C进行说明。半导体装置10C是改变了半导体装置70(参照图9)中栅极氧化膜26的形状后的方式。因此，对与半导体装置10相同的构成附加相同的附图标记并省略详细的说明。
如图5所示，在半导体装置10C中STI部34配置在栅极电极28的下部，并且，在STI部34的一方的端部T的位置及其附近的位置，具备使栅极氧化膜26的膜厚增厚的厚膜部36。
在比较例所涉及的半导体装置70(参照图9)中在STI部94的上层部分膜厚也增厚。然而，厚膜部分仅为STI部94的上层部分，所以在碰撞离子化为主要因素而耐压降低的情况下，有不能够充分缓和纵向电场而导致耐压不提高的可能性。本实施方式的目的在于实现这一点的改善，维持驱动力(电流值)并且使耐压提高。即，本实施方式的目的在于，在LDMOS晶体管(具备了高耐压MOS结构的晶体管)中，通过使碰撞离子化产生位置的正上方的栅极氧化膜厚部分地厚膜化来缓和纵向电场，并通过进一步使厚膜的宽度与厚度最佳化，来改善耐压与驱动力的折衷。这是考虑碰撞离子化的产生位置成为决定半导体装置的耐压的直接的重要因素，通过对该产生位置实施对策，高效地实现耐压的提高的实施方式。
如图5所示，在半导体装置10C中设置厚膜部36，使栅极电极28侧的STI部34的端部T的上部的栅极氧化膜26的膜厚增厚，所以施加给该厚膜部36的栅极氧化膜26的垂直电场变小。换句话说，相对于在源极－漏极间(源极区域18与漏极区域20之间)流过的漏极电流Id的垂直电场变小。其结果为，在半导体装置10C中能够抑制微小漏电流的产生使耐压提高。并且，如后述那样，关于漏极电流Id的电流值，由于厚膜部36的水平方向的长度较短，所以能够抑制降低。即，能够不降低漏极电流Id的电流值而使耐压提高。
参照图6，对半导体装置10C的构成进行更详细的说明。图6是提出图5所示的半导体装置10C的主要部分示出的图。如图6所示，本实施方式所涉及的厚膜部36呈横向的宽度为W，纵向的高度为H的大致矩形形状。而且，若增大宽度W，或者提高高度H则耐压提高。然而，由于栅极电流减少所以驱动力降低。即，优选考虑驱动力与耐压的折衷来决定厚膜部36的宽度W、高度H。
接下来，参照图7，对半导体装置10C具备的厚膜部36的效果涉及的模拟结果进行说明。图7的(a)是本实施方式所涉及的具备厚膜部36的半导体装置10C的包含STI部34、PN结PN的区域的电场分布的模拟结果，一并示出电场E的图表。图7的(b)示出不具备厚膜部36的比较例所涉及的半导体装置70的同样的模拟结果。半导体装置70(图7的(b))的栅极氧化膜86的厚度大约为440nm，在半导体装置10C(图5)中，在厚度440nm的栅极氧化膜26形成大约3.2nm的厚度(差分)的厚膜部36。换句话说，对于厚膜部36的高度H来说H＝约443.2nm。此外，这里示出的厚膜部36的尺寸为一个例子，并不限定于此。
对图7的(a)与图7的(b)进行比较，可知通过厚膜部36的效果缓和电场(颜色较浓的部分减少)。另外，对电场E的曲线进行比较，也可知在图7的(b)所示的半导体装置70中从基板侧到端部T附近单调地增加，与此相对在图7的(a)所示的半导体装置10C中，电场E在远低于端部T的位置达到顶点，电场E的峰值也减少。
另一方面，图7的(c)是对半导体装置10C的漏极电流Id(曲线C1)、和半导体装置70的漏极电流Id的(曲线C2)进行比较示出的模拟结果。可知尽管半导体装置10C具备厚膜部36，但能够使与半导体装置70相比较毫不逊色的漏极电流Id流过。在这次的模拟中，结果是半导体装置10C的漏极电流Id相反还比半导体装置70的漏极电流大，至少可以说半导体装置10C的驱动能力不会在半导体装置70的驱动能力之下。
如以上那样，根据本实施方式，使施加给栅极氧化膜26的垂直电场缓和，所以能够减少栅极氧化膜26中的微小漏电流的产生，其结果为能够抑制随着时间经过的绝缘膜破坏的产生。此外，随着时间经过的绝缘膜破坏是指由于流过微小漏电流而在栅极氧化膜26的内部产生缺陷，该缺陷进一步连续地形成泄漏路径导致破坏这样的上述的现象。另外，通过使成为决定耐压的直接的重要因素的碰撞离子化的产生位置的正上方的栅极氧化膜26的膜厚增厚，能够高效地使垂直方向电场缓和，更容易使耐压提高。
[第五实施方式]
参照图8，对本实施方式所涉及的半导体装置10D进行说明。半导体装置10D是将上述实施方式所涉及的半导体装置10C中的漂移层38变为漂移层38A的方式。因此，对与半导体装置10C相同的构成附加相同的附图标记并省略详细的说明。图8的(a)示出半导体装置10D的构成的一个例子，图8的(b)是模拟了本实施方式所涉及的半导体装置10D中的电场分布的结果，图8的(c)为了进行比较示出模拟了半导体装置10C中的电场分布的结果。
如图8的(a)所示，在半导体装置10D中，在STI部34的端部T的附近形成P型注入区域40。P型注入区域40是在N型的漂移层38的一部分对P型杂质进行离子注入形成的区域，作为P型杂质例如能够使用硼。在半导体装置10D中，例示了在三层的漂移层38的最接近表面的注入层形成P型注入区域40的方式，但只要考虑电场集中点的位置决定形成P型注入区域40的位置即可，也可以形成在与其相比下侧的注入层。另外，注入到P型注入区域40的P型的杂质的浓度比注入的漂移层38的注入层的N型杂质的浓度薄。换句话说，P型注入区域40维持N型。
P型注入区域40起到进一步缓和施加到栅极氧化膜26的垂直电场的作用。换句话说，P型注入区域40起到在漂移层38中降低STI部34的端部T附近的N型浓度增大电阻，使电流不容易流过的作用。换句话说，通过降低栅极氧化膜26的正下方的电位能够与半导体装置10C相比进一步缓和施加给栅极氧化膜26的垂直电场。因此，根据半导体装置10D能够进一步有效地抑制微小漏电流的产生，所以进一步抑制随着时间经过的绝缘膜破坏的产生，耐压进一步提高。
对图8的(b)以及(c)所示的模拟结果进行比较可知，与半导体装置10C(图8的(c))的电场分布相比较，进一步缓和半导体装置10D(图8的(b))的电场分布。
此外，虽然独立地对上述各实施方式所涉及的半导体装置(半导体装置10、10A～10D)进行了说明，但各半导体装置的目的均在于施加给栅极氧化膜26的垂直电场的缓和，也可以是组合了各半导体装置的构成的方式。例如，虽然在半导体装置10D中，例示在具备厚膜部36的半导体装置10C(图5)形成P型注入区域40的方式进行了说明，但并不限定于此，也可以是在半导体装置10、10A、10B的各个形成P型注入区域40的方式。
另外，在上述各实施方式中例示了具有三层的注入层的漂移层38进行了说明，但该漂移层是为了更高效地进行电场缓和的结构层，根据电场缓和的程度等，也可以是具有双层或者单层的漂移层的方式，或者是不具备漂移层的方式。
附图标记说明
10…半导体装置，12…基板，14…P扩散层，16…N－扩散层，18…源极区域，20…漏极区域，22…源极端子，24…漏极端子，26…栅极氧化膜，28…栅极电极，30、30－1、30－2…栅极端子，32－1、32－2…侧壁，34…STI部，36…厚膜部，38、38A…漂移层，40…P型注入区域，42…扩张栅极电极，44…第二栅极电极，50…主面，70…半导体装置，72…基板，74…P层，76…N－层，78…源极区域，80…漏极区域，82…源极端子，84…漏极端子，86…栅极氧化膜，88…栅极电极，90…栅极端子，94…STI部，98…漂移层，E1、E2…电场集中点，PN…PN结，S1～S3…角部，T…端部。

Claims (13)

1.一种半导体装置，其中，包含：
半导体基板；
第一导电型的源极区域，其形成在上述半导体基板的一个主面内；
第一导电型的漏极区域，其形成在上述一个主面内并且经由沟道区域与上述源极区域连接；
栅极电极，其隔着绝缘膜形成在上述沟道区域上；
第一导电型的漂移层，其形成在从上述栅极电极的下部到上述漏极区域之间的上述一个主面内；
槽部，其形成为具备开口并且从上述一个主面以预先决定于上述半导体基板的深度纵贯上述漂移层，上述开口在上述栅极电极的下部具有一端，并在与上述漏极区域接触的位置具有另一端；以及
电场缓和部，其设置在上述一端的附近并且使在上述源极区域与漏极区域之间产生的电场缓和。
2.根据权利要求1所述的半导体装置，其中，还包含：
第二导电型的第一区域，其以包含上述源极区域的方式形成在上述一个主面内；以及
第一导电型的第二区域，其以包含上述漏极区域的方式形成在上述一个主面内并且杂质浓度比上述漂移层低，
上述第一区域与上述第二区域的界面位于上述栅极电极的下部。
3.根据权利要求1或者权利要求2所述的半导体装置，其中，
上述漂移层包含使距上述一个主面的距离不同而形成的第一导电型的多个扩散层。
4.根据权利要求1～3中任意一项所述的半导体装置，其中，
在上述槽部的内部埋入有绝缘物。
5.根据权利要求1～4中任意一项所述的半导体装置，其中，
上述电场缓和部是设置在上述槽部的内部的电场缓和电极。
6.根据权利要求5所述的半导体装置，其中，
上述电场缓和电极是从上述栅极电极起纵贯上述绝缘膜并延伸到上述槽部的内部而形成的扩张栅极电极。
7.根据权利要求5所述的半导体装置，其中，
上述电场缓和电极是与上述栅极电极独立地形成在上述槽部的内部的第二栅极电极。
8.根据权利要求1～7中任意一项所述的半导体装置，其中，
上述电场缓和部具备与和上述一端连接的上述槽部的侧面对置设置的一个或者多个角部。
9.根据权利要求1～8中任意一项所述的半导体装置，其中，
上述电场缓和部由多晶硅形成。
10.根据权利要求1～4中任意一项所述的半导体装置，其中，还包含：
侧壁，其形成在上述栅极电极以及上述绝缘膜的两侧，
上述一端配置在上述漏极区域侧的上述侧壁的下部。
11.根据权利要求1～4中任意一项所述的半导体装置，其中，
上述电场缓和部是在上述一端的上部较厚地形成上述绝缘膜的厚膜部。
12.根据权利要求1～4中任意一项所述的半导体装置，其中，
上述电场缓和部是在上述一端的附近注入到上述漂移层的第二导电型的注入区域。
13.根据权利要求12所述的半导体装置，其中，
上述漂移层包含使距上述一个主面的距离不同而形成的第一导电型的多个扩散层，
上述注入区域注入到上述多个扩散层的最接近上述一个主面的扩散层。
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