CN110322845A - 栅极驱动电路和显示面板 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路和显示面板。栅极驱动电路包含移位寄存器和重设信号线。移位寄存器提供扫描信号至显示面板的栅极线。每个移位寄存器包含预充电单元和上拉单元。预充电单元耦接第一节点且由第一节点输出预充电信号。上拉单元耦接第一节点与第二节点，其由第二节点输出扫描信号至对应的栅极线。重设信号线耦接移位寄存器，其提供重设信号至移位寄存器，以在移位寄存器分别输出扫描信号后重设移位寄存器。重设信号线配置于预充电单元的布局区域与上拉单元的布局区域之间。本发明栅极驱动电路具有电位重设功能且可减少其布局区域，且将此栅极驱动电路制作于显示面板中，可利于实现显示面板的窄边框需求。

Description

栅极驱动电路和显示面板
技术领域
本发明涉及一种栅极驱动电路和显示面板，且特别是涉及一种栅极驱动电路和具有此栅极驱动电路的显示面板。
背景技术
随着薄膜晶体管(thin film transistor；TFT)液晶显示技术的不断进步，将驱动电路(例如栅极驱动电路)整合在显示面板上的技术，例如系统整合式玻璃面板等，已逐渐广泛用于现今的显示装置上，以最小化显示装置产品的尺寸和提升显示装置的效能。另一方面，为了避免栅极驱动电路中的移位寄存器受到杂讯的干扰而输出不正常的扫描信号，移位寄存器具有电位重设功能，其在每个图框时间的最后重设移位寄存器中的节点电位，以确保显示面板在下一图框时间中显示正确的画面。然而，移位寄存器的电位重设功能需增加额外电路的配置，其不利于显示面板的窄边框需求。
发明内容
本发明的目的是在于提供一种栅极驱动电路，其具有电位重设功能，且提供电位重设功能的元件和走线等是制作在栅极驱动电路的移位寄存器中，故可减少栅极驱动电路的布局区域。将此栅极驱动电路制作于显示面板中，可利于实现显示面板的窄边框需求。
根据所述目的，本发明提出一种栅极驱动电路，此栅极驱动电路包含重设信号线和多个移位寄存器。这些移位寄存器分别提供扫描信号至显示面板的多个栅极线。每个移位寄存器包含预充电单元、上拉单元和重设信号线。预充电单元耦接第一节点且由第一节点输出预充电信号。上拉单元耦接第一节点与第二节点，其由第二节点输出这些扫描信号中的一个至这些栅极线中的对应者。重设信号线耦接这些移位寄存器，其提供重设信号至这些移位寄存器，此重设信号用以在这些移位寄存器分别输出这些扫描信号后重设这些移位寄存器。重设信号线配置于预充电单元的布局区域与上拉单元的布局区域之间。
依据本发明的一实施例，每个移位寄存器还包含重设单元，此重设单元耦接所述第一节点、所述第二节点与所述重设信号线，其依据所述重设信号重设所述第一节点和所述第二节点的电位。
依据本发明的又一实施例，所述重设信号线配置于所述预充电单元的布局区域与所述重设单元的布局区域之间。
依据本发明的又一实施例，所述重设信号线配置于所述重设单元的布局区域与所述上拉单元的布局区域之间。
依据本发明的又一实施例，所述重设单元包含第一晶体管和第二晶体管。第一晶体管的栅极为所述重设信号线的第一部分，第一晶体管的第一源极或漏极耦接参考电位，且第一晶体管的第二源极或漏极耦接所述第一节点。第二晶体管的栅极为所述重设信号线的第二部分，第二晶体管的第一源极或漏极耦接参考电位，且第二晶体管的第二源极或漏极耦接所述第二节点。
依据本发明的又一实施例，所述重设单元包含第一晶体管和第二晶体管。第一晶体管的栅极耦接所述重设信号线，第一晶体管的第一源极或漏极耦接参考电位，且第一晶体管的第二源极或漏极耦接所述第一节点。第二晶体管的栅极耦接重设信号线，第二晶体管的第一源极或漏极耦接参考电位，且第二晶体管的第二源极或漏极耦接所述第二节点。
依据本发明的又一实施例，所述上拉单元包含第三晶体管和电容。第三晶体管的栅极耦接所述第一节点且接收所述预充电信号，第三晶体管的第一源极或漏极接收时钟信号，且第三晶体管的第二源极或漏极耦接所述第二节点且输出所述扫描信号。电容的第一端耦接第三晶体管的栅极，且电容的第二端耦接第三晶体管的第二源极或漏极。
依据本发明的又一实施例，所述预充电单元包含第四晶体管和第五晶体管。第四晶体管的栅极接收第一输入信号，第四晶体管的第一源极或漏极接收顺向输入信号，且第四晶体管的第二源极或漏极耦接所述第一节点且输出所述预充电信号。第五晶体管的栅极接收第二输入信号，第五晶体管的第一源极或漏极接收反向输入信号，且第五晶体管的第二源极或漏极耦接第四晶体管的第二源极或漏极。
依据本发明的又一实施例，每个移位寄存器还包含下拉单元，其耦接所述第一节点与所述第二节点。下拉单元接收所述预充电信号、第一下拉控制信号和第二下拉控制信号，且根据所述预充电信号、第一下拉控制信号和第二下拉控制信号来控制是否将所述扫描信号下拉至且维持在参考电位。其中，重设信号线配置于所述预充电单元的布局区域与下拉单元的布局区域之间。
依据本发明的又一实施例，所述下拉单元包含第六至第十晶体管。第六晶体管的栅极和第一源极或漏极输入所述第一下拉控制信号。第七晶体管的栅极输入所述第二下拉控制信号，第七晶体管的第一源极或漏极耦接参考电位，且第七晶体管的第二源极或漏极耦接第六晶体管的第二源极或漏极。第八晶体管的栅极耦接所述第一节点，第八晶体管的第一源极或漏极耦接所述参考电位，且第八晶体管的第二源极或漏极耦接第六晶体管的第二源极或漏极。第九晶体管的栅极耦接第八晶体管的第二源极或漏极，第九晶体管的第一源极或漏极耦接所述参考电位，且第九晶体管的第二源极或漏极耦接所述第一节点。第十晶体管的栅极耦接第八晶体管的第二源极或漏极，第十晶体管的第一源极或漏极耦接所述参考电位，且第十晶体管的第二源极或漏极耦接所述第二节点。
根据所述目的，本发明另提出一种显示面板，此显示面板包含基板、多个栅极线与多个数据线、多个移位寄存器和重设信号线。这些栅极线与这些数据线设置于基板上。这些移位寄存器设置于基板上且位于非显示区域中，其分别提供扫描信号至这些栅极线。每个移位寄存器包含预充电单元和上拉单元。预充电单元耦接第一节点且由第一节点输出预充电信号。上拉单元耦接第一节点与第二节点，其由第二节点输出这些扫描信号中的一个至这些栅极线中的对应者。
依据本发明的一实施例，每个移位寄存器还包含重设单元，其耦接所述第一节点、所述第二节点与所述重设信号线，且依据所述重设信号重设所述第一节点和所述第二节点的电位。
依据本发明的又一实施例，所述重设信号线配置于所述预充电单元的布局区域与所述重设单元的布局区域之间。
依据本发明的又一实施例，所述重设信号线配置于所述重设单元的布局区域与所述上拉单元的布局区域之间。
依据本发明的又一实施例，所述重设单元包含第一晶体管和第二晶体管。第一晶体管的栅极为所述重设信号线的第一部分，第一晶体管的第一源极或漏极耦接参考电位，且第一晶体管的第二源极或漏极耦接所述第一节点。第二晶体管的栅极为所述重设信号线的第二部分，第二晶体管的栅极为所述重设信号线的第二部分，第二晶体管的第一源极或漏极耦接参考电位，且第二晶体管的第二源极或漏极耦接所述第二节点。
依据本发明的又一实施例，所述重设单元包含第一晶体管和第二晶体管。第一晶体管的栅极耦接所述重设信号线，第一晶体管的第一源极或漏极耦接参考电位，且第一晶体管的第二源极或漏极耦接所述第一节点。第二晶体管的栅极耦接所述重设信号线，第二晶体管的第一源极或漏极耦接所述参考电位，且第二晶体管的第二源极或漏极耦接所述第二节点。
依据本发明的又一实施例，每个移位寄存器还包含下拉单元，此下拉单元耦接所述第一节点与所述第二节点。下拉单元接收所述预充电信号、所述第一下拉控制信号和所述第二下拉控制信号，且根据所述预充电信号、所述第一下拉控制信号和所述第二下拉控制信号来控制是否将所述扫描信号下拉至且维持在参考电位。
与现有技术相比，本发明的栅极驱动电路除了具有电位重设功能外，提供电位重设功能的元件和走线等是制作在栅极驱动电路的移位寄存器中，故可减少栅极驱动电路的布局区域。将此栅极驱动电路制作于显示面板中，有利于实现显示面板的窄边框需求。
附图说明
为了更完整了解实施例及其优点，现参照结合附图做下列描述，其中：
图1为依据本发明一些实施例的显示装置的示意图；
图2为图1的显示面板的局部剖面示意图；
图3为依据本发明一些实施例的栅极驱动电路的示意图；
图4为图3的移位寄存器的等效电路示意图；
图5为图3的移位寄存器的电路布局示意图；
图6A为图5的电路布局的局部放大图；
图6B为依据另一实施例的移位寄存器的电路布局的局部放大图；
图7为依据本发明一些实施例的连接结构的剖面示意图；以及
图8为依据本发明另一些实施例的连接结构的剖面示意图。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。
可被理解的是，虽然在本文可使用“第一”、“第二”、“第三”…等等用语来描述各种元件、零件、区域和/或部分，但这些用语不应限制这些元件、零件、区域和/或部分。这些用语仅用以区别一个元件、零件、区域和/或部分与另一个元件、零件、区域和/或部分。
在本文中所使用的“耦接”一词，可指二个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二个或多个元件相互操作或动作。
请参照图1，其绘示显示装置100的示意图。显示装置100包括显示面板110、源极驱动器120和栅极驱动器130。显示面板110可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极体(organic light-emitting diode；OLED)显示面板等。源极驱动器120电性连接至显示面板110，其用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示面板110。栅极驱动器130用以产生栅极驱动信号，且将栅极驱动信号传输至显示面板110。显示面板110具有显示区AA和周边区PA，其中显示区AA具有形成在显示面板110的下基板111上的多个数据线DL、多个栅极线SL和多个排列成阵列的像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而周边区PA具有多个布线(图未绘示)，其分别耦接源极驱动器120和栅极驱动器130且分别耦接显示区AA中的多个数据线DL和栅极线SL，以分别将源极驱动信号和栅极驱动信号送至在下基板111上且位于对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。
本发明的显示装置100为系统整合式玻璃面板(system on glass；SOG)，也就是说，在本发明中，栅极驱动器130是制作在显示面板110中。如此一来，便可使用相同工艺来同时制作显示面板110、源极驱动器120和栅极驱动器130中的电子元件。举例来说，栅极驱动器130中的薄膜晶体管可与显示面板110中位于显示区AA内的薄膜晶体管使用相同工艺来同时制作。在其他实施例中，源极驱动器120也可制作在显示面板110的周边区PA中，且可使用相同工艺来同时制作显示面板110、源极驱动器120和栅极驱动器130中的电子元件和布线。
请参照图2，其绘示图1的显示面板110的部分剖面图。在图2中，显示面板110包含下基板111(或称薄膜晶体管基板)和上基板112(或称彩色滤光基板)，且显示面板110具有显示区AA和周边区PA。在显示面板110的显示区AA中，主动元件层113及像素电极层114设置于下基板111上，彩色滤光层115和黑色矩阵(black matrix)BM设置于上基板112上，且液晶层116位于像素电极层114与彩色滤光层115之间。液晶层116包含多个液晶分子LC，这些液晶分子LC受到显示面板110的内部电场的作用而对应扭转。显示面板110的内部还包含共同电极层(图未绘示)，其用以与像素电极层114互相作用而产生内部电场，使得在液晶层116中的液晶分子LC受到内部电场的作用而对应扭转。在每个像素PX中，主动元件层113包含薄膜晶体管TFT，其耦接至像素电极层114。通过控制薄膜晶体管TFT的开关状态，可改变像素电极层114的电位，进而改面内部电场的强度分布。共同电极层(图未绘示)可依据显示面板110的类型而设置在不同的位置。举例而言，若显示面板110为扭转向列型液晶显示面板或垂直配向型液晶显示面板，则共同电极层(图未绘示)与像素电极层114位于液晶层116的相对两侧；若显示面板110为水平切换型液晶显示面板或边缘电场切换型液晶显示面板，则共同电极层(图未绘示)与像素电极层114位于液晶层116的相同侧。
在显示面板110的周边区PA中，驱动电路117设置于下基板111上，遮蔽层118设置于上基板112上，且框胶119设置于驱动电路117与遮蔽层118之间且由下基板111的边界111A朝向显示区AA延伸，其可受到光线的照射而固化，以对组下基板111和上基板112。驱动电路117可以是图1的源极驱动器120、栅极驱动器130或其他任何可设置在下基板111上的驱动电路。遮蔽层118用以反射用于固化框胶119的光线并阻挡此光线穿透至上基板112，进而增加框胶119的固化效果。此外，在本发明其他实施例中，遮蔽层118的材料可以与黑色矩阵BM的材料相同。在一些实施例中，遮蔽层118为黑色矩阵BM的一部分。需说明的是，虽然在图2中，框胶119完全覆盖驱动电路117，但本发明不以此为限，框胶119也可以仅覆盖驱动电路117的部分。
请参照图3，其绘示依据本发明实施例的栅极驱动电路200的示意图。栅极驱动电路200适用于图1的显示装置100或是其他相似的显示装置。以下以设置于适用于图1的显示装置100为例说明。栅极驱动电路200为栅极驱动器130的一部分，其包含时钟信号线L1～L4、起始信号线SL1、结束信号线SL2、控制信号线PL1、PL2、重设信号线RSL和N级移位寄存器电路210(1)～210(N)，其中N为大于或等于5的正整数。在一些实施例中，N为4的多倍数。时钟信号线L1～L4用以提供时钟信号C1～C4至对应的移位寄存器电路210(1)～210(N)。在图3中，时钟信号线L1～L4分别提供时钟信号C1～C4至对应的移位寄存器电路210(1)～210(N)。此外，起始信号线SL1提供起始信号STV1至第1、2级移位寄存器电路210(1)、210(2)，结束信号线SL2提供结束信号STV2至第(N-1)、N级移位寄存器电路210(N-1)、210(N)，控制信号线PL1、PL2分别提供下拉控制信号GPW1、GPW2至所有的移位寄存器电路210(1)～210(N)，而重设信号线RSL提供重设信号RST至第1级至第N级移位寄存器210(1)～210(N)。时钟信号线L1～L4、起始信号线SL1、结束信号线SL2和重设信号线RSL可耦接一个或多个晶片，即时钟信号C1～C4、起始信号STV1、结束信号STV2和重设信号RST可由此一个或多个晶片提供，例如时序控制晶片或驱动晶片等，但不限于此。
第1级至第N级移位寄存器210(1)～210(N)分别产生且输出第1级至第N级扫描信号OUT(1)～OUT(N)至对应的栅极线SL。其中，扫描信号OUT(1)、OUT(2)分别输入至第3、4级移位寄存器电路210(3)、210(4)，扫描信号OUT(N-1)、OUT(N)分别输入至第(N-3)、(N-2)级移位寄存器电路210(N-3)、210(N-2)，而其他扫描信号OUT(3)～OUT(N-2)的每个扫描信号输入至其上下二级的移位寄存器电路。例如，第3级扫描信号OUT(3)输入至第1级移位寄存器电路210(1)和第5级移位寄存器电路210(5)。
图4绘示依据图3的栅极驱动电路200中第i级移位寄存器电路210(i)的电路方块图，其中i为1至N的正整数。第i级移位寄存器电路210(i)包括预充电单元310、上拉单元320、第一下拉单元330、第二下拉单元340和重设单元350。
预充电单元310接收输入信号IN1、IN2，且根据输入信号IN1、IN2而由节点X1输出预充电信号PC(i)。预充电单元310包含晶体管M1、M2。在本实施例中，栅极驱动电路200为双向扫描的驱动电路，而在第i级移位寄存器电路210(i)中，晶体管M1的栅极接收输入信号IN1，晶体管M1的第一源极或漏极接收顺向输入信号FW，且晶体管M1的第二源极或漏极耦接节点X1；晶体管M2的栅极接收输入信号IN2，晶体管M2的第一源极或漏极接收反向输入信号BW，且晶体管M2的第二源极或漏极耦接节点X1。在本文中，晶体管的“第一源极或漏极”和“第二源极或漏极”可以分别是指晶体管的源极和漏极，或者分别是指晶体管的漏极和源极。
若移位寄存器电路210(i)为第1、2级移位寄存器电路(即i为1、2)，则输入信号IN1为起始信号STV1，且输入信号IN2为第(i+2)级移位寄存器电路210(i+2)输出的扫描信号OUT(i+2)。若移位寄存器电路210(i)为第3至(N-2)级移位寄存器电路(即i为3至(N-2)的正整数)，则输入信号IN1为第(i-2)级移位寄存器电路210(i-2)输出的扫描信号OUT(i-2)，且输入信号IN2为第(i+2)级移位寄存器电路210(i+2)输出的扫描信号OUT(i+2)。若移位寄存器电路210(i)为第(N-1)、N级移位寄存器电路(即i为(N-1)、N)，则输入信号IN1为第(i-2)级移位寄存器电路210(i-2)输出的扫描信号OUT(i-2)，且输入信号IN2为结束信号STV2。
上拉单元320耦接预充电单元310，其接收预充电信号PC(i)和时钟信号CN，且根据预充电信号PC(i)和时钟信号CN由节点X2输出扫描信号OUT(i)，其中时钟信号CN为时钟信号C1～C4中的一个。在N为4的多倍数的实施例中，若i为1、5、…、(N-3)，则时钟信号CN为时钟信号C1；若i为2、6、…、(N-2)，则时钟信号CN为时钟信号C2；若i为3、7、…、(N-1)，则时钟信号CN为时钟信号C3；若i为4、8、…、N，则时钟信号CN为时钟信号C4。本实施例仅以CN为C1、C2、C3、C4为例，不以此为限制。
上拉单元320包括晶体管M3和电容Cx。晶体管M3的栅极耦接节点X1，晶体管M3的第一源极或漏极接收时钟信号CN，且晶体管M3的第二源极或漏极耦接节点X2。电容Cx的两端分别耦接晶体管M3的栅极和第二源极或漏极。
第一下拉单元330耦接预充电单元310和上拉单元320，其接收预充电信号PC(i)和下拉控制信号GPW1、GPW2，且根据预充电信号PC(i)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)下拉至参考电位VGL。在第一下拉单元330将扫描信号OUT(i)下拉至参考电位VGL后，第一下拉单元330将扫描信号OUT(i)维持在参考电位VGL。
第一下拉单元330包含晶体管M4～M8。晶体管M4的栅极和第一源极或漏极输入下拉控制信号GPW1。晶体管M5的栅极输入下拉控制信号GPW2，晶体管M5的第一源极或漏极耦接参考电位VGL，且晶体管M5的第二源极或漏极耦接晶体管M4的第二源极或漏极。晶体管M6的栅极耦接节点X1，晶体管M6的第一源极或漏极耦接参考电位VGL，且晶体管M6的第二源极或漏极耦接晶体管M4的第二源极或漏极。晶体管M7的栅极耦接晶体管M6的第二源极或漏极，晶体管M7的第一源极或漏极耦接参考电位VGL，且晶体管M7的第二源极或漏极耦接节点X1。晶体管M8的栅极耦接晶体管M6的第二源极或漏极，晶体管M8的第一源极或漏极耦接参考电位VGL，且晶体管M8的第二源极或漏极耦接节点X2。在下拉控制信号GPW1为低电位且下拉控制信号GPW2为高电位时，节点P处在低电位状态，而在下拉控制信号GPW1为高电位且下拉控制信号GPW2为低电位时，节点P处在高电位状态。
第二下拉单元340包含晶体管M9～M13。第二下拉单元340耦接预充电单元310和上拉单元320，其接收预充电信号PC(i)和下拉控制信号GPW1、GPW2，且根据预充电信号PC(i)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)下拉至参考电位VGL。在第二下拉单元340将扫描信号OUT(i)下拉至参考电位VGL后，第二下拉单元340将扫描信号OUT(i)维持在参考电位VGL。
晶体管M9的栅极和第一源极或漏极输入下拉控制信号GPW2。晶体管M10的栅极输入下拉控制信号GPW1，晶体管M10的第一源极或漏极耦接参考电位VGL，且晶体管M10的第二源极或漏极耦接晶体管M9的第二源极或漏极。晶体管M11的栅极耦接节点X1，晶体管M11的第一源极或漏极耦接参考电位VGL，且晶体管M11的第二源极或漏极耦接晶体管M9的第二源极或漏极。晶体管M12的栅极耦接晶体管M11的第二源极或漏极，晶体管M12的第一源极或漏极耦接参考电位VGL，且晶体管M12的第二源极或漏极耦接节点X1。晶体管M13的栅极耦接晶体管M11的第二源极或漏极，晶体管M13的第一源极或漏极耦接参考电位VGL，且晶体管M13的第二源极或漏极耦接节点X2。在下拉控制信号GPW1为低电位且下拉控制信号GPW2为高电位时，节点Q处在高电位状态，而在下拉控制信号GPW1为高电位且下拉控制信号GPW2为低电位时，节点Q处在低电位状态。
重设单元350耦接节点X1、X2，其依据接收到的重设信号RST于每个图框时间中在依序对显示面板110的所有栅极线SL进行扫描后重设节点X1、X2的电位，即重设预充电信号PC(i)和扫描信号OUT(i)，也就是在每个图框时间中输出最后一级扫描信号后，即在输出第N级扫描信号OUT(N)后，将节点X1、X2的电位设定为低电位。在一些实施例中，重设单元350还依据重设信号RST于显示面板110从未显示画面状态转换至显示画面状态前重设节点X1、X2的电位。重设单元350包含晶体管M14、M15。晶体管M14、M15的栅极接收重设信号RST，晶体管M14、M15的第一源极或漏极耦接参考电位，且晶体管M14、M15的第二源极或漏极分别耦接节点X1、X2。
栅极驱动器130中有关移位寄存器电路210(1)～210(N)和相关信号走线的布局举例如下。请参照图5，图5为依据本发明一些实施例的移位寄存器电路与信号走线的布局图。为方便说明，图5仅示出图3的第1、2级移位寄存器电路210(1)、210(2)。然而，本领域技术人员应可从图5所示的布局图及图3、4的内容直接推知其余移位寄存器电路210(3)～210(N)的布局方式。在图5中，接地线GL(其提供参考电位VGL)、起始信号线SL1、控制信号线PL1、PL2和时钟信号线L1～L4等信号走线位于靠近下基板111的边界111A且沿着方向D延伸，而顺向信号线FL、反向信号线BL、第1、2级移位暂存器电路210(1)、210(2)的输出端(其分别输出扫描信号OUT(1)、OUT(2))位于靠近显示区AA处。
如图5所示，第1、2级移位暂存器电路210(1)、210(2)的布局区域均包含晶体管M1～M15和电容Cx(由分别耦接晶体管M3的栅极和第二源极或漏极的走线所构成)，其位于一些信号走线(包含接地线GL、起始信号线SL1、结束信号线SL2、控制信号线PL1、PL2和时钟信号线L1～L4等，其中结束信号线SL2未示于图5中)与移位暂存器电路210(1)、210(2)的输出端之间，其中晶体管M1、M2配置在预充电单元310的布局区域中，晶体管M3和电容Cx配置在上拉单元320的布局区域中，晶体管M4～M8配置在第一下拉单元330的布局区域中，晶体管M9～M13配置在第二下拉单元340的布局区域中，而晶体管M14、M15配置在重设单元350的布局区域中。重设信号线RSL沿着方向D延伸且贯穿第1、2级移位暂存器电路210(1)、210(2)。在第1、2级移位暂存器电路210(1)、210(2)中，重设信号线RSL配置于预充电单元310的布局区域(包含晶体管M1、M2)与上拉单元320的布局区域(包含晶体管M3和电容Cx)之间。另外，在其他的实施例中，可更进一步地将上拉单元320、第一下拉单元330(包含晶体管M4～M8)和第二下拉单元340(包含晶体管M9～M13)的布局区域配置于重设信号线RSL的相同侧。
在一些实施例中，如图5和图6A所示，重设信号线RSL与重设单元350的布局区域(包含晶体管M14、M15)重叠。进一步地，重设信号线RSL的部分作为晶体管M14、M15的栅极，且重设信号线RSL的布局区域即为重设单元350的布局区域。如此一来，上拉单元320、第一下拉单元330和第二下拉单元340的布局区域即位于重设单元350的布局区域的相同侧，而预充电单元310是位于重设单元350的布局区域的另一侧。
而在其他实施例中，如图6B所示，重设信号线RSL与重设单元350的布局区域(包含晶体管M14、M15)未重叠。重设信号线RSL可以是配置于预充电单元310的布局区域与重设单元350的布局区域之间，即上拉单元320、第一下拉单元330和第二下拉单元340的布局区域位于重设单元350的布局区域的相同侧，而预充电单元310和重设信号线RSL是位于重设单元350的布局区域的另一侧。或者可以是配置于重设单元350的布局区域与上拉单元320的布局区域之间，即上拉单元320、第一下拉单元330、第二下拉单元340和重设信号线RSL的布局区域均位于重设单元350的布局区域的相同侧，而预充电单元310是位于重设单元350的布局区域的另一侧。在一些实施例中，重设信号线RSL可与晶体管M14、M15的栅极经由相同的工艺形成。
重设信号线RSL的宽度可依据其配置位置或晶体管M14、M15的设计需求决定。重设信号线RSL的宽度与重设信号线RSL在方向D上是否与晶体管M14、M15重叠有关。如图6A所示，重设信号线RSL与晶体管M14、M15重叠时具有宽度W1，而如图6B所示，重设信号线RSL不与晶体管M14、M15重叠时具有宽度W2，其中宽度W1大于宽度W2。
此外，图5的布局图还包含位于下基板111上和周边区PA中多个连接结构C，其作为连接属于不同金属层的元件的媒介。这些连接结构C可包含位于信号走线与连接走线的接点处的连接结构(例如时钟信号线L1与连接晶体管M3的第一源极或漏极的连接走线CW的接点处的连接结构)、位于相同晶体管的栅极与第一源极或漏极或第二源极或漏极的接点处的连接结构(例如连接晶体管M4的栅极与第一源极或漏极的接点)、位于不同晶体管的接点处的连接结构(例如连接晶体管M6的第二源极或漏极与晶体管M7的栅极的接点处的连接结构)、以及任何连接属于不同金属层的元件的接点处的连接结构。
图7为依据本发明一些实施例的连接结构400的剖面示意图，此连接结构400为图5的这些连接结构C的任一个。如图7所示，首先在基板410上形成第一金属层420，接着在基板410及第一金属层420上沈积栅极绝缘层430。之后，在栅极绝缘层430上形成第二金属层440。接着，在栅极绝缘层430和第二金属层440上形成钝化层450。之后，利用蚀刻工艺在对应位置的栅极绝缘层430及钝化层450中形成穿孔460A和460B，以分别暴露第一金属层420及第二金属层440。最后，在第一金属层420、第二金属层440和钝化层450上形成导电层470，导电层470填入穿孔460A和460B中以桥接方式电性连接第一金属层420和第二金属层440。导电层470可以是包含例如铟锡氧化物(indiumtin oxide；ITO)或铟锌氧化物(indiumzinc oxide；IZO)的透明导电层。
在图7中，基板410对应至图5中的下基板111，第一金属层420和第二金属层440可分别与图5的薄膜晶体管M1～M15中的栅极和第一源极或漏极或第二源极或漏极经由相同的工艺形成，导电层470可与图4的电容Cx的电极经由相同的工艺形成，且第一金属层420与第二金属层440并非直接接触，而是通过导电层470电性连接。第一金属层420和第二金属层440亦可分别与位于显示区AA中的薄膜晶体管TFT的栅极和源极或漏极经由相同的工艺形成。此外，导电层470可与位于显示区AA中的像素电极或共同电极使用相同的工艺形成，即导电层470可与位于显示区AA中的像素电极或共同电极属于同一层。在一些实施例中，这些连接结构C可进一步由框胶119所覆盖，以进一步提升水气隔绝的效果。
此外，若是图5的部分连接结构C以图7绘示的连接结构400形成，则图5的布局图还可包含位于下基板111上且位于下基板111的边界111A与接地线GL之间的透明导电走线(图未绘示)，其在下基板111上为环状结构且用于静电放电防护，避免静电突波直接影响位于显示区中AA的像素PX。透明导电走线(图未绘示)可与连接结构400的导电层470经由相同的工艺形成。
请参照图8，图8为依据本发明另一些实施例的连接结构500的剖面示意图。连接结构500也可以是图5的这些连接结构C的任一个。如图8所示，首先在基板510上形成第一金属层520，接着在基板510及第一金属层520上沈积栅极绝缘层530。之后，在栅极绝缘层530中形成穿孔，且接着在栅极绝缘层530上形成第二金属层540，且第二金属层540通过穿孔与第一金属层520直接接触。最后，在栅极绝缘层530和第二金属层540上形成钝化层550。
图8中的基板510是对应至图5中的下基板111，且图8中的第一金属层520和第二金属层540可分别与图4的薄膜晶体管M1～M15的栅极和第一源极或漏极或第二源极或漏极经由相同的工艺形成。因为第二金属层540为钝化层550覆盖保护而未外露，因此可隔绝水气以避免连接结构500遭遇水气而腐蚀。
综上所述，本发明的栅极驱动电路具有电位重设功能，且提供电位重设功能的元件和走线等是制作在栅极驱动电路的移位寄存器中，故可减少栅极驱动电路的布局区域。将此栅极驱动电路制作于显示面板中，可利于实现显示面板的窄边框需求。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (17)

1.一种栅极驱动电路，其特征在于，包含：
多个移位寄存器，所述多个移位寄存器分别提供扫描信号至显示面板的多个栅极线，每个所述移位寄存器包含：
预充电单元，耦接第一节点且由所述第一节点输出预充电信号；以及
上拉单元，耦接所述第一节点与第二节点，所述上拉单元由所述第二节点输出所述多个扫描信号中的一个至所述多个栅极线中的一个对应者；以及
重设信号线，耦接所述多个移位寄存器，所述重设信号线提供重设信号至所述多个移位寄存器，所述重设信号用以在所述多个移位寄存器分别输出所述多个扫描信号后重设所述多个移位寄存器；
其中，所述重设信号线配置于所述预充电单元的布局区域与所述上拉单元的布局区域之间。
2.如权利要求1所述的栅极驱动电路，其特征在于，每个所述移位寄存器还包含：
重设单元，耦接所述第一节点、所述第二节点与所述重设信号线，所述重设单元依据所述重设信号重设所述第一节点和所述第二节点的电位。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述重设信号线配置于所述预充电单元的所述布局区域与所述重设单元的布局区域之间。
4.如权利要求2所述的栅极驱动电路，其特征在于，所述重设信号线配置于所述重设单元的布局区域与所述上拉单元的所述布局区域之间。
5.如权利要求2所述的栅极驱动电路，其特征在于，所述重设单元包含：
第一晶体管，其栅极为所述重设信号线的第一部分，其第一源极或漏极耦接参考电位，且其第二源极或漏极耦接所述第一节点；以及
第二晶体管，其栅极为所述重设信号线的第二部分，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第二节点。
6.如权利要求2所述的栅极驱动电路，其特征在于，所述重设单元包含：
第一晶体管，其栅极耦接所述重设信号线，其第一源极或漏极耦接参考电位，且其第二源极或漏极耦接所述第一节点；以及
第二晶体管，其栅极耦接所述重设信号线，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第二节点。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述上拉单元包含：
第三晶体管，其栅极耦接所述第一节点且接收所述预充电信号，其第一源极或漏极接收时钟信号，且其第二源极或漏极耦接所述第二节点且输出所述扫描信号；以及
电容，其第一端耦接所述第三晶体管的栅极，且其第二端耦接所述第三晶体管的第二源极或漏极。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述预充电单元包含：
第四晶体管，其栅极接收第一输入信号，其第一源极或漏极接收顺向输入信号，且其第二源极或漏极耦接所述第一节点且输出所述预充电信号；以及
第五晶体管，其栅极接收第二输入信号，其第一源极或漏极接收反向输入信号，且其第二源极或漏极耦接所述第四晶体管的第二源极或漏极。
9.如权利要求1所述的栅极驱动电路，其特征在于，每个所述移位寄存器还包含：
下拉单元，耦接所述第一节点与第二节点，所述下拉单元接收所述预充电信号、第一下拉控制信号和第二下拉控制信号，且根据所述预充电信号、所述第一下拉控制信号和所述第二下拉控制信号来控制是否将所述扫描信号下拉至且维持在参考电位；
其中，所述重设信号线配置于所述预充电单元的所述布局区域与所述下拉单元的布局区域之间。
10.如权利要求9所述的栅极驱动电路，其特征在于，所述下拉单元包含：
第六晶体管，其栅极和其第一源极或漏极输入所述第一下拉控制信号；
第七晶体管，其栅极输入所述第二下拉控制信号，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第六晶体管的第二源极或漏极；
第八晶体管，其栅极耦接所述第一节点，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第六晶体管的第二源极或漏极；
第九晶体管，其栅极耦接所述第八晶体管的第二源极或漏极，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第一节点；以及
第十晶体管，其栅极耦接所述第八晶体管的第二源极或漏极，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第二节点。
11.一种显示面板，具有显示区域与非显示区域，其特征在于，所述显示面板包含：
基板；
多个栅极线与多个数据线，设置于所述基板上；
多个移位寄存器，设置于所述基板上且位于所述非显示区域中，所述多个移位寄存器分别提供扫描信号至所述多个栅极线，每个所述移位寄存器包含：
预充电单元，耦接第一节点且由所述第一节点输出预充电信号；以及
上拉单元，耦接所述第一节点与第二节点，所述上拉单元由所述第二节点输出所述多个扫描信号中的一个至所述多个栅极线中的对应者；以及
重设信号线，设置于所述基板上且位于所述非显示区域中，所述重设信号线提供重设信号至所述多个移位寄存器，所述重设信号用以在所述多个移位寄存器分别输出所述多个扫描信号前重设所述多个移位寄存器，且所述重设信号线横跨每个所述移位寄存器的布局区域；
其中，所述重设信号线配置于所述预充电单元的布局区域与所述上拉单元的布局区域之间。
12.如权利要求11所述的显示面板，其特征在于，每个所述移位寄存器还包含：
重设单元，耦接所述第一节点、所述第二节点与所述重设信号线，所述重设单元依据所述重设信号重设所述第一节点和所述第二节点的电位。
13.如权利要求12所述的显示面板，其特征在于，所述重设信号线配置于所述预充电单元的所述布局区域与所述重设单元的布局区域之间。
14.如权利要求12所述的显示面板，其特征在于，所述重设信号线配置于所述重设单元的布局区域与所述上拉单元的所述布局区域之间。
15.如权利要求12所述的显示面板，其特征在于，所述重设单元包含：
第一晶体管，其栅极为所述重设信号线的第一部分，其第一源极或漏极耦接参考电位，且其第二源极或漏极耦接所述第一节点；以及
第二晶体管，其栅极为所述重设信号线的第二部分，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第二节点。
16.如权利要求12所述的显示面板，其特征在于，所述重设单元包含：
第一晶体管，其栅极耦接所述重设信号线，其第一源极或漏极耦接参考电位，且其第二源极或漏极耦接所述第一节点；以及
第二晶体管，其栅极耦接所述重设信号线，其第一源极或漏极耦接所述参考电位，且其第二源极或漏极耦接所述第二节点。
17.如权利要求11所述的显示面板，其特征在于，每个所述移位寄存器还包含：
下拉单元，耦接所述第一节点与所述第二节点，所述下拉单元接收所述预充电信号、所述第一下拉控制信号和所述第二下拉控制信号，且根据所述预充电信号、所述第一下拉控制信号和所述第二下拉控制信号来控制是否将所述扫描信号下拉至且维持在一参考电位；
其中，所述重设信号线配置于所述预充电单元的所述布局区域与所述下拉单元的布局区域之间。
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