CN110265416A - 成像器件和电子设备 - Google Patents

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Abstract

本技术涉及一种成像器件和电子设备。成像器件包括配置成接收入射光并输出第一像素信号的第一像素；连接到第一像素的信号线；配置成生成参考信号的参考信号发生器；和连接到信号线和参考信号发生器的比较器。比较器包括第一电路，第一电路包括：第一晶体管，第一晶体管的栅极经由第一开关电路系统连接到信号线；第二晶体管，第二晶体管的栅极经由第一开关电路系统连接到信号线；第三晶体管，第三晶体管的栅极经由第二开关电路系统连接到参考信号发生器；和第四晶体管，第四晶体管的栅极经由第二开关电路系统连接到参考信号发生器并且其中第一晶体管的栅极氧化膜的第一厚度不同于第二晶体管的栅极氧化膜的第二厚度。

Description

成像器件和电子设备
本申请是申请日为2016年12月8日、发明名称为“图像传感器、电子设备、控制装置、控制方法和程序”的申请号为201680033561.9专利申请的分案申请。
技术领域
本技术涉及图像传感器、电子设备、控制装置、控制方法和程序，特别涉及例如能够同时实现较高的S/N和较高的帧速率的图像传感器、电子设备、控制装置、控制方法和程序。
背景技术
作为拍摄图像的图像传感器的互补金属氧化物半导体(CMOS)图像传感器在小型化等的要求下越来越受到重视。
CMOS图像传感器具有用于对模拟电信号进行模数(AD)转换的AD转换器，该模拟电信号由用于进行光电转换的像素输出。AD转换器具有比较器和计数器，并且将预定参考信号与由像素输出的电信号进行比较，从而对电信号进行AD转换。
在CMOS图像传感器中，多个AD转换器(例如，其中每个AD转换器与像素的每列等对应)排列成一行，并且对由一行像素输出的电信号并列(同时)进行AD转换。
在其中多个AD转换器排列成一行的情况下，构成AD转换器的比较器与其相邻的AD转换器的比较器之间的串扰特性的劣化可能导致由CMOS图像传感器获得的图像的图像质量的劣化。
因此，提出了一种CMOS图像传感器，其中作为构成比较器的输入级的差分对的一对晶体管的第一晶体管和第二晶体管分别被分成相等数量的分割晶体管，并且构成预定列的比较器的多个分割晶体管和构成与预定列相邻的一列比较器的多个分割晶体管以不同的配置图案来配置，从而改善串扰特性而没有任何不利影响(例如，参见专利文献1)。
[引用文献列表]
[专利文献]
专利文献1：日本专利申请特开No.2014-023065
发明内容
[发明所要解决的技术问题]
另外，在专利文献1中记载的CMOS图像传感器等中，较高的S/N和较高的帧速率具有折衷关系，从而难以同时实现较高的S/N和较高的帧速率。
鉴于这些情况而完成了本技术，并且本技术旨在同时实现较高的S/N和较高的帧速率。
[解决问题的方案]
本技术的图像传感器包括：AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换；和控制部，所述控制部用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
本技术的电子设备包括：用于使光聚焦的光学系统；和用于接收光并拍摄图像的图像传感器，其中所述图像传感器包括：AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换；和控制部，所述控制部用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
根据本技术的控制装置或程序是如下的控制装置或程序，所述控制装置是用于图像传感器的控制装置，所述图像传感器包括AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换，所述控制装置用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作；所述程序是用于使计算机用作所述控制装置的程序。
本技术的控制方法是图像传感器的控制方法，所述图像传感器包括AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换，所述控制方法包括进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
在根据本技术的图像传感器、电子设备、控制装置、控制方法和程序中，根据入射到所述拍摄部中的光量，从设置在AD转换器中的比较器的输入级的作为构成差分对的成对的第一晶体管和第二晶体管的多个晶体管中选择待操作的晶体管作为有源晶体管，并且控制所述有源晶体管的操作。
此外，所述图像传感器或所述控制装置可以是独立装置，也可以是构成一个装置的内部区块。
此外，所述程序可以通过经由传输介质发送或记录在记录介质中来提供。
[本发明的有益效果]
根据本技术，可以同时实现较高的S/N和较高的帧速率。
此外，这里记载的效果不一定是限制性的，并且可以获得本公开中记载的任何效果。
附图说明
图1是示出了本技术适用的相机模块的一个实施方案的构成例的框图。
图2是示出了图像传感器2的构成例的框图。
图3是示出了像素部11m,n的构成例的电路图。
图4是示出了ADC 31n的构成例的框图。
图5是示出了比较器61n的构成例的框图。
图6是用于说明图像传感器2的操作概要的图。
图7是用于说明由构成比较器61n的差分对的FET 81,82的栅极和源极之间的阈值电压Vth的变化导致的图像质量的劣化的图。
图8是示出了阈值电压Vth的变化SIGMAVth的特性的图。
图9是示出了FET 81,82的尺寸与RTS噪声之间的关系的图。
图10是示出了列噪声与累积频数之间的关系的图。
图11是示出了MOS FET的构成例的立体图。
图12是用于说明可能由时间常数TAU引起的VSL电压的AD转换的误差的图。
图13是用于说明FET的热噪声的图。
图14是分别示出了作为FET的尺寸的面积WL与阈值电压Vth的变化SIGMAVth以及时间常数TAU之间的关系的图。
图15是示出了本技术适用的图像传感器2中的比较器61n的第一构成例的图。
图16是示出了具有不同栅极氧化膜厚度Tox的FET的构成例的断面图。
图17是示出了具有不同栅极氧化膜厚度Tox的FET的示例性布局的平面图。
图18是用于说明栅极氧化膜厚度Tox的精度的图。
图19是示出了存储在LUT存储部312中的示例性选择LUT的图。
图20是分别示出了在根据选择LUT所选择的有源晶体管操作的情况下，光量与构成比较器61n的差分对的第一晶体管的阈值电压Vth的变化SIGMAVth以及时间常数TAU之间的关系的图。
图21是示出了选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子的图。
图22是示出了选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子的图。
图23是示出了选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子的图。
图24是用于说明由控制部310进行的示例性处理(控制处理)的流程图。
图25是用于说明由具有比较器61n的图像传感器2拍摄图像的第一例的图。
图26是用于说明由具有比较器61n的图像传感器2拍摄图像的第二例的图。
图27是示出了由具有比较器61n的图像传感器2拍摄图像的第三例的图。
图28是示出了本技术适用的图像传感器2中的比较器61n的第二构成例的图。
图29是示出了本技术适用的图像传感器2中的比较器61n的第三构成例的图。
图30是示出了本技术适用的图像传感器2中的比较器61n的第四构成例的图。
图31是示出了图像传感器2的使用例的图。
图32是示出了本技术适用的计算机的一个实施方案的构成例的框图。
具体实施方式
<本技术适用的相机模块的一个实施方案>
图1是示出了本技术适用的相机模块的一个实施方案的构成例的框图。
此外，相机模块可以拍摄静止图像和运动图像。
在图1中，相机模块具有光学系统1、图像传感器2、存储器3、信号处理部4、输出部5以及控制部6。
例如，光学系统1具有变焦透镜、聚焦透镜、光阑(diaphragm)等(未示出)，并且使外部光入射到图像传感器2中。
例如，图像传感器2是CMOS图像传感器，接收来自光学系统1的入射光、进行光电转换并输出与来自光学系统1的入射光相对应的图像数据。
存储器3临时存储由图像传感器2输出的图像数据。
信号处理部4使用存储在存储器3中的图像数据进行作为信号处理的诸如噪声消除或白平衡调整等处理，并将图像数据供给到输出部5。
输出部5输出来自信号处理部4的图像数据。
也就是说，例如，输出部5具有由液晶等构成的显示器(未示出)，并且将与来自信号处理部4的图像数据相对应的图像显示为直通图像(through image)。
此外，输出部5具有用于驱动诸如半导体存储器、磁盘或光盘等记录介质的驱动器(未示出)，并将来自信号处理部4的图像数据记录在记录介质中。
此外，输出部5具有用于进行预定通信的通信接口，并且以有线或无线的方式发送来自信号处理部4的图像数据。
控制部6响应于使用者操作或外部指示来控制构成相机模块的各区块。
在这样构成的相机模块中，图像传感器2接收来自光学系统1的入射光，并根据入射光输出图像数据。
由图像传感器2输出的图像数据被供给并存储在存储器3中。存储在存储器3中的图像数据受到信号处理部4的信号处理，并且所得到的图像数据被供给和输出到输出部5中。
<图像传感器2的构成例>
图2是示出了图1的图像传感器2的构成例的框图。
在图2中，图像传感器2具有像素阵列10、控制部20、像素驱动部21、列并列AD转换器22以及输出部23。
像素阵列10具有用于进行光电转换的M×N个(M和N是1以上的整数)像素部111,1,111,2,···,111,N,112,1,112,2,···,112,N,···,11M,1,11M,2,···,11M,N，并且充当用于拍摄图像的拍摄部。
M×N个像素部111,1～11M,N在2D平面上配置成M行N列的矩阵(格子)形状。
在像素阵列10中的(从顶部起的)第m行(m＝1,2,···,M)的行方向(水平方向)上排列的N个像素部11m,1～11m,N与沿行方向延伸的像素控制线41m连接。
此外，在(从左侧起的)第n列(n＝1,2,···,N)的列方向(垂直方向)上排列的M个像素部111,n～11M,n与沿列方向延伸的垂直信号线(VSL)42n连接。
来自光学系统1的光入射到像素部11m,n中。像素部11m,n对入射光进行光电转换。此外，像素部11m,n在来自像素驱动部21的经由像素控制线41m进行的控制下将与通过光电转换获得的电荷相对应的电压(电信号)输出到与电流源43n连接的VSL 42n上。
此外，像素部11m,n可以对经由诸如拜耳阵列(Bayer array)等滤色器(未示出)入射的预定颜色的光进行光电转换。
控制部20根据预定逻辑等来控制像素驱动部21、列并列AD转换器22(构成其的自动归零控制部32、参考信号输出部33等)和其他必要的区块。
像素驱动部21在控制部20的控制下经由像素控制线41m来控制(驱动)与像素控制线41m连接的像素部11m,1～11m,N。
列并列AD转换器22分别经由VSL 421～42N与排列在各行中的像素部11m,1～11m,N连接，从而将由像素部11m,n输出到VSL 42n上的电信号(电压)(以下也被称为VSL电压)供给到列并列AD转换器22。
列并列AD转换器22对从排列成一行的像素部11m,1～11m,N经由VSL421～42N供给的VSL电压并列地进行AD转换，并将通过AD转换获得的数字数据作为像素部11m,1～11m,N的像素值(像素数据)供给到输出部23。
这里，列并列AD转换器22可以对排列成一行的所有N个像素部11m,1～11m,N的电信号并列地进行AD转换，此外，可以对在N个像素部11m,1～11m,N中的小于N个的一个以上的像素部的电信号进行AD转换。
然而，在下文中，为了简单说明，假设列并列AD转换器22对排列成一行的所有N个像素部11m,1～11m,N的VSL电压并列地进行AD转换。
列并列AD转换器22具有用于对排列成一行的所有N个像素部11m,1～11m,N的VSL电压并列地进行AD转换的N个模数转换器(ADC(analog to digital converter))(AD转换器)311～31N。
此外，列并列AD转换器22具有自动归零控制部32、参考信号输出部33和时脉(clock)输出部34。
自动归零控制部32将作为用于控制ADC 31n中的比较器61n的自动归零处理的信号的自动归零脉冲(自动归零信号)经由自动归零信号线32A供给(输出)到ADC 311～31N。
例如，参考信号输出部33由数/模转换器(DAC)构成，并且将具有其中电平(电压)像斜坡信号(ramp signal)一样以恒定斜率从预定初始值变化到预定最终值的时间段的参考信号经由参考信号线33A供给(输出)到ADC 311～31N。
时脉输出部34经由时脉信号线34A向ADC 311～31N供给(输出)具有预定频率的时脉。
ADC 31n与VSL 42n连接，从而向ADC 31n供给从像素部11m,n输出到VSL 42n上的VSL电压(电信号)。
ADC 31n通过使用来自参考信号输出部33的参考信号和来自时脉输出部34的时脉对由像素部11m,n输出的VSL电压进行AD转换，并进一步进行相关双采样(CDS)，从而求得作为像素值的数字数据。
这里，ADC 31n将像素部11m,n的VSL电压与来自参考信号输出部33的电平变化参考信号进行比较，并且对直到像素部11m,n的VSL电压与参考信号的电平相匹配(直到VSL电压与参考信号之间的大小关系逆转)时参考信号的电平变化所需的时间进行计数，从而对像素部11m,n的VSL电压进行AD转换。
ADC 31n通过对来自时脉输出部34的时脉进行计数而对直到像素部11m,n的VSL电压与参考信号的电平相匹配时参考信号的电平变化所需的时间进行计数。
此外，例如，将像素阵列10的第一行至第M行中的各行的N个像素部11m,1～11m,N的VSL电压从第一行起顺序地供给到N个ADC311～31N，并以行为单位对VSL电压进行AD转换和CDS。
输出部23选择要从其读取像素值的列n，并且从列n中的ADC 31n中读取由ADC 31n求得的像素部11m,n的AD转换(和CDS)的结果并将其输出到外部(本实施方案中的存储器3(图1))。
此外，在此假设ADC 31n进行AD转换和CDS，但是可以假设ADC 31n仅进行AD转换，并且输出部23进行CDS。
此外，以下根据需要省略对CDS的说明。
<像素部11m,n的构成例>
图3是示出了图2的像素部11m,n的构成例的电路图。
在图3中，像素部11m,n具有PD 51和四个负沟道(N沟道)MOS场效应晶体管(FET)52,54,55,56。
此外，在像素部11m,n中，在其中连接有FET 52的漏极、FET 54的源极和FET 55的栅极的连接点处形成有用于将电荷转换成电压的浮动扩散(FD)(电容)53。
PD 51是用于进行光电转换的示例性光电转换元件并且构成像素。作为像素的PD51接收入射光并注入与入射光相对应的电荷，从而进行光电转换。
PD 51的阳极(A)与地连接(接地)，并且PD 51的阴极(K)与FET 52的源极连接。
FET 52用于将由PD 51注入的电荷从PD 51传输到FD 53，并且在下文中也被称为传输Tr 52。
传输Tr 52的源极与PD 51的阴极连接，并且传输Tr 52的漏极经由FD 53与FET 54的源极连接。
此外，传输Tr 52的栅极与像素控制线41m连接，并且经由像素控制线41m向传输Tr52的栅极供给传输脉冲TRG。
这里，除了传输脉冲TRG之外，像素驱动部21(图2)还将以下所述的诸如复位脉冲RST和选择脉冲SEL等控制信号流到像素控制线41m，以经由像素控制线41m驱动(控制)像素部11m,n。
FD 53是在传输Tr 52的漏极、FET 54的源极和FET 55的栅极的连接点处形成的像电容器一样的用于将电荷转换成电压的区域。
FET 54用于使注入FD 53中的电荷(电压(电位))复位，并且在下文中也被称为复位Tr 54。
复位Tr 54的漏极与电源VDD连接。
此外，复位Tr 54的栅极与像素控制线41m连接，并且经由像素控制线41m向复位Tr54的栅极供给复位脉冲RST。
FET 55用于缓冲FD 53的电压，并且在下文中也被称为放大Tr 55。
放大Tr 55的栅极与FD 53连接，并且放大Tr 55的漏极与电源VDD连接。此外，放大Tr 55的源极与FET 56的漏极连接。
FET 56用于选择向VSL 42n输出电信号(VSL电压)，并且在下文中也被称为选择Tr56。
选择Tr 56的源极与VSL 42n连接。
此外，选择Tr 56的栅极与像素控制线41m连接，并且经由像素控制线41m向选择Tr56的栅极供给选择脉冲SEL。
这里，放大Tr 55的源极经由选择Tr 56和VSL 42n与电流源43n连接，使得源极跟随器(SF)(的电路)由放大Tr 55和电流源43n构成，从而FD 53的电压经由SF成为VSL 42n上的VSL电压。
此外，像素部11m,n可以构造成没有选择Tr 56。
此外，像素部11m,n可以具有共享像素构成，其中FD 53和复位Tr 54至选择Tr 56由作为像素的多个PD 51和传输Tr 52共享。
在具有这样构成的像素部11m,n中，PD 51接收入射到其中的光(入射光)，并进行光电转换，从而开始注入与接收到的入射光的量相对应的电荷。此外，为了简单说明，假设选择脉冲SEL处于H电平，并且假设选择Tr 56处于接通状态。
当在由PD 51开始注入电荷之后过去预定时间(曝光时间)时，像素驱动部21(图2)将传输脉冲TRG(从低(L)电平)临时设定为高(H)电平。
传输脉冲TRG被临时设定为H电平，从而传输Tr 52临时进入接通状态。
当传输Tr 52进入接通状态时，经由传输Tr 52将由PD 51注入的电荷传输并注入到FD 53。
像素驱动部21在将传输脉冲TRG临时设定为H电平之前将复位脉冲RST临时设定为H电平，由此将复位Tr 54临时设定为接通状态。
复位Tr 54进入接通状态，使得FD 53经由复位Tr 54与电源VDD连接，并且经由复位Tr 54将FD 53中的电荷扫出到电源VDD。
这里，如上所述，像素部11m,n的复位是指将FD 53连接到电源VDD，并且使FD 53中的电荷复位。
在使FD 53中的电荷复位之后，像素驱动部21如上所述将传输脉冲TRG临时设定为H电平，由此传输Tr 52临时进入接通状态。
传输Tr 52进入接通状态，从而经由传输Tr 52将由PD 51注入的电荷传输并注入到复位FD 53。
与FD 53中注入的电荷相对应的电压(电位)经由放大Tr 55和选择Tr 56作为VSL电压输出到VSL 42n上。
与VSL 42n连接的ADC 31n(图2)在像素部11m,n复位之后立即对VSL电压的复位电平进行AD转换。
此外，ADC 31n在传输Tr 52临时进入接通状态之后对VSL电压(与由PD 51注入并传输到FD 53的电荷相对应的电压)的信号电平(包含复位电平和像素值的电平)进行AD转换。
接着，ADC 31n进行用于求得复位电平的AD转换结果(在下文中也被称为复位电平AD值)和信号电平的AD转换结果(在下文中也被称为信号电平AD值)之间的差分作为像素值的CDS。
<ADC 31n的构成例>
图4是示出了图2的ADC 31n的构成例的框图。
ADC 31n具有比较器61n和计数器62n，并且进行单斜率(single-slope)AD转换和CDS。
比较器61n具有反相输入端子(-)和非反相输入端子(+)两个输入端子。
向作为比较器61n的两个输入端子之一的反相输入端子(-)供给来自参考信号输出部33的参考信号和像素部11m,n的VSL电压(复位电平，信号电平)中的一者，例如，参考信号。向作为比较器61n的两个输入端子中的另一个的非反相输入端子(+)供给来自参考信号输出部33的参考信号和像素部11m,n的VSL电压中的另一者，例如，VSL电压。
比较器61n将供给到反相输入端子的参考信号与供给到非反相输入端子的VSL电压进行比较，并输出比较结果。
也就是说，在其中供给到反相输入端子的参考信号高于供给到非反相输入端子的VSL电压的情况下，比较器61n输出H电平和L电平中的一者，例如，L电平。
此外，在其中供给到非反相输入端子的VSL电压高于供给到反相输入端子的参考信号的电压的情况下，比较器61n输出H电平和L电平中的另一者，例如，H电平。
此外，从自动归零控制部32经由自动归零信号线32A向比较器61n供给自动归零脉冲。比较器61n根据来自自动归零控制部32的自动归零脉冲进行自动归零处理。
这里，在自动归零处理中，比较器61n被设定为获得实际给予比较器61n的两个输入信号或者实际供给到比较器61n的反相输入端子的信号和实际供给到非反相输入端子的信号相匹配的比较结果。
向计数器62n供给比较器61n的输出和来自时脉输出部34的时脉。
例如，当从参考信号输出部33供给到比较器61n的参考信号(的电平)开始变化时，计数器62n开始对来自时脉输出部34的时脉进行计数，并且例如，当比较器61n的输出从L电平变到H电平时，或供给到比较器61n的反相输入端子的参考信号等于供给到非反相输入端子的VSL电压的电平(参考信号与VSL电压之间的大小关系逆转)时，结束对来自时脉输出部34的时脉的计数。
接着，计数器62n输出时脉的计数值作为供给到比较器61n的非反相输入端子的VSL电压的AD转换结果。
这里，例如，参考信号输出部33输出具有在其处电压从预定初始值以恒定速率下降到预定最终值的斜坡(slope)(坡形波形(slope-shaped waveform))的信号作为参考信号。
在这种情况下，计数器62n对直到参考信号在斜坡开始后变为与供给到比较器61n的非反相输入端子的VSL电压相匹配的电压时的时间进行计数，并将通过计数获得的计数值假定为供给到比较器61n的非反相输入端子的VSL电压的AD转换结果。
ADC 31n获得从像素部11m,n供给到比较器61n的非反相输入端子的VSL电压的复位电平和信号电平的AD转换结果。接着，ADC 31n进行用于求得信号电平的AD转换结果(信号电平AD值)和复位电平的AD转换结果(复位电平AD值)之间的差分的CDS，并输出由CDS获得的差分作为像素部11m,n的像素值。
此外，ADC 31n可以通过实际进行用于求得信号电平AD值和复位电平AD值之间的差分的计算并另外地控制计数器62n对时脉进行计数来进行CDS。
也就是说，例如，计数器62n通过针对复位电平例如在使计数值递减的同时对时脉进行计数以及针对信号电平以针对复位电平的时脉的计数值作为初始值在与复位电平相反使计数值递增的同时对时脉进行计数可以对复位电平和信号电平进行AD转换，并且可以进行用于求得信号电平(的AD转换结果)和复位电平(的AD转换结果)之间的差分的CDS。
此外，本实施方案采用具有以恒定速率下降的斜坡的斜坡信号作为参考信号，并且例如，还可以采用具有以恒定速率上升的斜坡的斜坡信号等作为参考信号。
<比较器61n的构成例>
图5是示出了图4的比较器61n的构成例的框图。
比较器61n具有第一放大器部71和第二放大器部72。
第一放大器部71供给有参考信号和VSL电压。
第一放大器部71将表示供给到其的两个信号或者参考信号和VSL电压的比较结果的比较结果信号作为差分输出输出到第二放大器部72。也就是说，第一放大器部71输出与参考信号和VSL电压之间的差相对应的信号作为差分输出。
第二放大器部72充当用于缓冲差分输出的缓冲器，以便第一放大器部71将差分输出(比较结果信号)以适宜的电平输出到后级电路。
也就是说，第二放大器部72将由第一放大器部71输出的差分输出(比较结果信号)放大预定的增益，并输出通过放大而获得的信号作为放大器输出。
第二放大器部72的放大器输出作为表示参考信号和VSL电压的比较结果的比较器61n的最终输出信号供给到计数器62n(图4)。
如上所述，计数器62n对来自时脉输出部34的时脉进行计数，并响应于比较器61n的输出而结束对时脉的计数。然后，计数器62n输出时脉的计数值作为供给到比较器61n(的第一放大器部71)的VSL电压的AD转换结果。
在图5中，第一放大器部71具有FET 81,82,83,84、开关85,86、电容器87,88、电流源89和电容器90。
FET 81和FET 82是N沟道MOS FET，并且其源极彼此连接。此外，FET 81的源极和FET 82的源极之间的连接点与一端接地的电流源89的另一端连接。FET 81和FET 82以及电流源89构成差分对。
FET 81的栅极经由电容器87与比较器61n(的第一放大器部71)的反相输入端子IN1连接，FET 82的栅极经由电容器88与比较器61n(的第一放大器部71)的非反相输入端子IN2连接。
如上所述，比较器61n在其输入级具有由FET 81和FET 82(以及电流源89)构成的差分对。
FET 83和FET 84是正沟道(P沟道)MOS FET，并且其栅极彼此连接。
此外，FET 83的源极和FET 84的源极都与电源VDD连接，并且FET 83的栅极和FET84的栅极之间的连接点与FET 83的漏极连接，从而FET 83和FET 84构成电流镜(currentmirror)。
在构成电流镜的FET 83和FET 84中，FET 83的漏极与FET 81的漏极连接，并且FET84的漏极与FET 82的漏极连接。
接着，FET 82的漏极和FET 84的漏极之间的连接点与一端连接到电源VDD的电容器90的另一端连接。
此外，从FET 82的漏极和FET 84的漏极之间的连接点输出作为表示供给到第一放大器部71的两个输入信号(参考信号和VSL电压)的比较结果的比较结果信号的差分输出。第一放大器部71的差分输出供给到在第二放大器部72中的后述FET 91的栅极。
例如，开关85和开关86都由FET等构成，并且响应于从自动归零控制部32供给的自动归零脉冲而接通或断开。
也就是说，开关85响应于自动归零脉冲而接通或断开，以使FET 81的栅极和漏极连接或断开。开关86响应于自动归零脉冲而接通或断开，以使FET 82的栅极和漏极连接或断开。
电容器87,88用于自动归零处理。
电容器87的一端与第一放大器部71中的FET 81的栅极连接，并且另一端与比较器61n的反相输入端子IN1(-)连接。
电容器88的一端与第一放大器部71中的FET 82的栅极连接，并且另一端与比较器61n的非反相输入端子IN2(+)连接。
电容器87,88在自动归零处理中注入电荷使得经由电容器87供给到FET 81的栅极的信号获得与经由电容器88供给到FET 82的栅极的信号相同的电压。
接着，电容器87使从反相输入端子IN1供给的信号(参考信号)偏移与自动归零处理时注入的电荷相对应的电压，并将偏移信号供给到FET 81的栅极。类似地，电容器88使从非反相输入端子IN2供给的信号(VSL电压)偏移与自动归零处理时注入的电荷相对应的电压，并将偏移信号供给到FET 82的栅极。
第二放大器部72具有FET 91,92以及电容器93。
FET 91是P沟道MOS FET，其栅极供给有第一放大器部71的差分输出。FET 91的源极与电源VDD连接，并且其漏极与FET 92的漏极连接。
FET 92是N沟道MOS FET，并且用作电流源。FET 92的栅极与一端接地的电容器93的另一端连接，并且其源极接地。
电容器93的一端与FET 92的栅极连接，并且另一端接地。
此外，FET 91的漏极和FET 92的漏极之间的连接点与第二放大器部72的输出端子OUT连接，并且FET 91的漏极和FET 92的漏极之间的连接点的电压从输出端子OUT输出为放大器输出。
在这样构成的比较器61n中，在第一放大器部71的FET 81中流动有(从漏极流到源极)与FET 81的栅极电压相对应的电流i1，并且在FET82中流动有(从漏极流到源极)与FET82的栅极电压相对应的电流i2。
此外，在构成电流镜的FET 83和FET 84中流动有(从源极流到漏极)与FET 81中流动的电流i1相同的电流。
在其中从反相输入端子IN1经由电容器87施加到FET 81的栅极的电压(FET 81的栅极电压)大于从非反相输入端子IN2经由电容器88施加到FET 82的栅极的电压(FET 82的栅极电压)的情况下，在FET 81中流动的电流i1大于在FET 82中流动的电流i2。
在这种情况下，在FET 84中流动有与在FET 81中流动的电流i1相同的电流，但是在与FET 84连接的FET 82中流动的电流i2小于电流i1，从而在FET 82中，漏极和源极之间的电压变大，以增大电流i2。
结果，FET 82,84之间的连接点的差分输出进入H电平。
另一方面，在其中FET 82的栅极电压大于FET 81的栅极电压的情况下，在FET 82中流动的电流i2大于在FET 81中流动的电流i1。
在这种情况下，在FET 84中流动有与在FET 81中流动的电流i1相同的电流，但是在与FET 84连接的FET 82中流动的电流i2大于电流i1，从而在FET 82中，漏极和源极之间的电压变小，以减小电流i2。
结果，FET 82,84之间的连接点的差分输出进入L电平。
在第一放大器部71中获得的FET 82,84之间的连接点的差分输出被供给到第二放大器部72中的FET 91的栅极。
在第二放大器部72中，FET 92用作电流源，并且在其中供给到FET91的栅极的差分输出处于H电平的情况下，FET 91断开。
在FET 91断开的情况下，FET 91的漏极进入L电平，从而使得与FET 91的漏极连接的输出端子OUT的放大器输出进入L电平。
另一方面，在其中供给到FET 91的栅极的差分输出处于L电平的情况下，FET 91接通。
在FET 91接通的情况下，FET 91的漏极进入H电平，从而使得与FET 91的漏极连接的输出端子OUT的放大器输出进入H电平。
从上述可知，在其中供给到反相输入端子IN1的参考信号的电压高于供给到非反相输入端子IN2的VSL电压的情况下，差分输出进入H电平，并且输出端子OUT的放大器输出或比较器61n的输出进入L电平。
另一方面，在其中供给到非反相输入端子IN2的VSL电压高于供给到反相输入端子IN1的参考信号的电压的情况下，差分输出进入L电平，并且输出端子OUT的放大器输出(比较器61n的输出)进入H电平。
这里，开关85,86响应于自动归零脉冲而接通或断开。
例如，自动归零脉冲从L电平临时变为H电平，当自动归零脉冲处于L电平时，开关85,86进入断开状态，并且当自动归零脉冲处于H电平时，开关85,86进入接通状态。
当开关85,86进入接通状态时，使FET 81的栅极和漏极连接，并且使FET 82的栅极和漏极连接，使得FET 81,82的栅极电压是相等的。
因此，当自动归零脉冲进入H电平时，电荷被注入到电容器87,88中，使得从反相输入端子IN1经由电容器87施加到FET 81的栅极的电压(FET 81的栅极电压)与从非反相输入端子IN2经由电容器88施加到FET 82的栅极的电压(FET 82的栅极电压)相匹配。
接着，当自动归零脉冲进入L电平时，FET 81的栅极和漏极的连接被断开，并且FET82的栅极和漏极的连接被断开。于是，当自动归零脉冲处于H电平时注入的电荷保持在电容器87,88中。
结果，比较器61n(的第一放大器部71)被设定为获得当自动归零脉冲处于H电平时(当自动归零脉冲下降时)给到比较器61n的两个输入信号或者供给到比较器61n的反相输入端子IN1的参考信号和供给到非反相输入端子IN2的VSL电压彼此匹配的比较结果。
自动归零处理是指如上所述设定比较器61n。
在自动归零处理中，假设在自动归零处理期间给到比较器61n的反相输入端子IN1的电压与给到非反相输入端子IN2的电压相匹配，那么第一放大器部71或比较器61n可以测定给到反相输入端子IN1的电压与给到非反相输入端子IN2的电压之间的大小关系。
<图像传感器2的操作概要>
图6是用于说明图像传感器2(图2)的操作概要的图。
此外，在图6中，横轴表示时间，纵轴表示电压。
图6是示出了在图像传感器2中从像素部11m,n经由VSL 42n供给到ADC 31n中的比较器61n的非反相输入端子IN2(+)的作为电信号的VSL电压和从参考信号输出部33经由参考信号线33A供给到ADC 31n中的比较器61n的反相输入端子IN1(-)的参考信号(的电压)的例子的波形图。
此外，除了VSL电压和参考信号之外，图6还示出了给到传输Tr 52(图3)(的栅极)的传输脉冲TRG、给到复位Tr 54的复位脉冲RST、从自动归零控制部32给到比较器61n(图5)的开关85,86的自动归零脉冲(AZ脉冲)以及比较器61n的差分输出(第一放大器部72的差分输出)。
此外，在图6中，VSL电压(不是VSL 42n上的电压)表示施加到比较器61n(图5)的FET81的栅极的电压，参考信号(不是参考信号线34A上的电压)表示施加到比较器61n的FET 82的栅极的电压。
在图像传感器2中，复位脉冲RST被临时设定为H电平，从而使像素部11m,n复位。
如图3所示，使像素部11m,n复位，使得FD 53经由复位Tr 54与电源VDD连接，并且使FD 53中的电荷复位，从而使得由像素部11m,n输出的VSL电压或像素部11m,n中的从FD 53经由放大Tr 55和选择Tr 56输出的VSL 42n上的VSL电压上升并且在时刻t1变为与电源VDD相对应的电压。
当FD 53连接到电源VDD时，VSL电压保持在与电源VDD相对应的电压，然后，当在时刻t2处复位脉冲RST进入L电平时，电荷在像素部11m,n内稍微移动并且少量电荷被注入到FD53中，结果使得VSL电压稍微下降。
在图6中，当复位脉冲RST进入L电平时的时刻t2与时刻t3之间由于像素部11m,n所引起的电荷移动，所以VSL电压稍微下降。
如上所述，在像素部11m,n被复位之后引起的VSL电压的下降被称为复位馈通。
在使像素部11m,n复位之后，自动归零控制部32中的自动归零脉冲从L电平设定为H电平，由此开始比较器61n(图4)的自动归零处理。
在图6中，在引起复位馈通之后的时刻t4将自动归零脉冲从L电平设定为H电平，并且开始比较器61n的自动归零处理。此后，接着，在时刻t5处，将自动归零脉冲从H电平设定为L电平，并且结束(完成)比较器61n的自动归零处理。
在自动归零处理中，假设在时刻t5或自动归零脉冲的下降边缘给到比较器61n的VSL电压和参考信号彼此匹配，那么比较器61n(的第一放大器部71)被设定为使得可以确定(比较)VSL电压和参考信号之间的大小关系。
在图6中，在复位馈通之后完成自动归零处理。
在这种情况下，假设在使像素部11m,n复位时VSL电压的因复位馈通而下降的电压与参考信号相匹配，那么比较器61n被设定为使得可以确定VSL电压和参考信号之间的大小关系。
结果，参考信号(的波形)配置在与在使像素部11m,n复位时VSL电压的由复位馈通而下降的电压相对应的位置。
参考信号输出部33(图4)在完成(结束)自动归零处理之后的时刻t6处使参考信号上升预定电压。
这里，在结束自动归零处理之后的时刻t6处使参考信号上升预定电压在下文中也被称为开始偏移。
进一步地，参考信号输出部33以恒定速率减小参考信号的电压，以对VSL电压进行AD转换，并且其中参考信号的电压以恒定速率减小的参考信号的部分也称为斜坡。
参考信号输出部33在时刻t6处进行使参考信号沿与斜坡方向(参考信号的电压沿其变化的方向)相反的方向偏移预定电压的开始偏移。
此后，参考信号输出部33在时刻t7到时刻t9的一定时间段内使参考信号的电压以恒定速率下降(降低)。
因此，在时刻t7到时刻t9之间的时间段内的参考信号形成斜坡。
在时刻t7到时刻t9之间的时间段内的参考信号的斜坡用于对VSL电压的复位电平(紧接在使像素部11m,n复位之后的VSL电压(在使像素部11m,n复位并且由于复位馈通而引起电压下降之后的VSL电压))进行AD转换，并且斜坡的时间段(时刻t7到时刻t9之间的时间段)在下文中也被称为p复位(P)相。此外，P相的斜坡也被称为P相斜坡。
这里，比较器61n被设定为使得在使像素部11m,n复位之后的自动归零处理中，在自动归零处理过程中的VSL电压和参考信号(的电压)彼此匹配，从而由于在自动归零处理结束之后的时刻t6处参考信号因其而增大预定电压的开始偏移，而使参考信号的电压大于VSL电压(复位电平)。因此，在当P相开始时的时刻t7处，比较器61n输出参考信号大于VSL电压的比较结果。
也就是说，比较器61n的差分输出(第一放大器部71的差分输出)进入H电平。
例如，在P相斜坡的开始时刻t7处，ADC 31n(图4)中的计数器62n开始对时脉进行计数。
在P相参考信号(的电压)以恒定速率下降，并且在图6中，在P相的时刻t8处参考信号与作为复位电平的VSL电压相匹配，并且参考信号和VSL电压之间的大小关系与P相开始时变得相反。
结果，由比较器61n输出的比较结果与在P相开始时输出的结果相反(逆转)，并且比较器61n开始输出作为复位电平的VSL电压大于参考信号的比较结果。
也就是说，比较器61n的差分输出进入L电平。
当比较器61n的差分输出进入L电平时，ADC 31n(图4)中的计数器62n完成对时脉的计数，此时计数器62n的计数值为复位电平的AD转换结果(复位电平AD值)。
在P相结束之后，在图像传感器2中，在时刻t10到t11之间将传输脉冲TRG从L电平设定为H电平，结果，在像素部11m,n(图3)中，通过光电转换由PD 51注入的电荷经由传输Tr 52被传输并注入到FD 53中。
将电荷从PD 51注入到FD 53中，使得与注入到FD 53中的电荷相对应的VSL电压下降，并且VSL电压达到与注入到FD 53中的电荷相对应的信号电平(电压)。
此外，在P相结束之后，例如，参考信号输出部33(图4)将参考信号增大到与P相开始时相同的电压。
如上所述，VSL电压达到与注入到FD 53中的电荷相对应的电压，或者参考信号上升到与P相开始时相同的电压，从而使得参考信号和VSL电压之间的大小关系再次逆转。
结果，比较器61n的差分输出进入H电平。
参考信号输出部33(图4)将参考信号增大到与P相开始时相同的电压，然后，例如，在时刻t12到时刻t14之间的一定时间段(不需要与时刻t7到时刻t9之间的一定时间段相匹配)内，使参考信号的电压以与P相相同的变化率下降(减小)。
因此，在时刻t12到时刻t14之间的时间段内的参考信号形成与在时刻t7到时刻t9之间的时间段内的参考信号相似的斜坡。
在时刻t12到时刻t14之间的期间内的参考信号的斜坡用于对VSL电压的信号电平(在像素部11m,n(图3)中紧接在将电荷从PD 51传输到FD 53之后的VSL电压)进行AD转换，并且斜坡的时间段(时刻t12到时刻t14之间的时间段)在下文中也被称为数据(D)相。此外，D相处的斜坡也被称为D相斜坡。
这里，在D相开始时的时刻t12处与在P相开始时的时刻t7处相似，参考信号大于VSL电压。因此，在D相开始时的时刻t12处，比较器61n输出参考信号大于VSL电压的比较结果。
也就是说，比较器61n的差分输出进入H电平。
例如，在当D相斜坡开始时的时刻t12处，ADC 31n(图4)中的计数器62n开始对时脉进行计数。
在D相处，参考信号(的电压)以恒定速率下降，并且在图6中，在D相的时刻t13处，参考信号与作为信号电平的VSL电压相匹配，并且参考信号和VSL电压之间的大小关系与在D相开始时变得相反。
结果，由比较器61n输出的比较结果也与D相开始时的结果相反，并且比较器61n开始输出作为信号电平的VSL电压大于参考信号的比较结果。
也就是说，比较器61n的差分输出进入L电平。
当比较器61n的差分输出反转为L电平时，ADC 31n(图4)中的计数器62n结束对时脉的计数。那么，此时计数器62n的计数值为信号电平的AD转换结果(信号电平AD值)。
如上所述，当在P相处求得复位电平AD值并且在D相处求得信号电平AD值时，图像传感器2进行用于求得复位电平AD值和信号电平AD值之间的差分的CDS，并输出通过CDS获得的差分作为像素值。
<由于栅极和源极之间的阈值电压Vth的变化导致的图像质量的劣化>
图7是用于说明由于构成比较器61n的差分对的FET 81,82的栅极和源极之间的阈值电压Vth的变化导致的图像质量的劣化的图。
例如，比较器611～61N(或ADC 311～31N)形成在其上形成有像素阵列10的基板(管芯(die))上。
这里，例如，在其中图像传感器2是层叠有其上形成有像素阵列10的基板和其上形成有外围电路的基板的层叠型图像传感器的情况下，比较器611～61N形成在其上形成有外围电路的基板上。
在其上形成有比较器611～61N的基板上构成各比较器61n的差分对的FET 81,82的栅极和源极之间的阈值电压Vth发生变化。由于阈值电压Vth的变化而对从图像传感器2获得的图像产生诸如固定模式噪声(FPN)(垂直条纹(vertical streak))或随机电报信号(RTS)噪声等图像质量的劣化。
图7示出了从图像传感器2获得的示例性图像。在图7中，黑/白对比度表示从像素部11m,n获得的像素值的电平，并且更浅(更白)的颜色表示更高的电平。
图7的图像通过拍摄无图案和单色的被摄体而获得，并且从图7中可以看出，由于阈值电压Vth的变化而在图像上生成垂直条纹。
图8是示出了阈值电压Vth的变化SIGMAVth的特性的图。
在图8中，横轴表示与构成比较器61n的差分对的FET 81,82的尺寸相对应的参数(1/WL)1/2，纵轴表示阈值电压Vth的变化SIGMAVth。
这里，W和L分别表示FET 81,82(构成差分对的成对的第一晶体管和第二晶体管)的沟道宽度和沟道长度。
图8所示的阈值电压Vth的变化SIGMAVth的特性被称为Pelgrom图。
阈值电压Vth的变化SIGMAVth可以用式(1)表示。
SIGMAVth＝Avt×(1/WL)1/2
Avt＝Tox/Eox(NsubWdep/3)1/2
······(1)
在式(1)中，Tox表示构成比较器61n的差分对的FET 81,82的栅极氧化膜的膜厚度(栅极氧化膜厚度)，Eox表示栅极氧化膜的介电常数。Nsub表示FET 81,82的杂质浓度，并且Wdep表示FET 81,82的耗尽层的宽度。
参照图8和式(1)，用于抑制阈值电压Vth的变化SIGMAVth的方法可以是增大FET81,82的尺寸或者沟道宽度W或沟道长度L的方法。
图9是示出了FET 81,82的尺寸与RTS噪声之间的关系的图。
也就是说，图9的A示出了FET 81,82的面积WL与RTS噪声之间的关系，图9的B示出了FET 81,82的指(Finger)的数量与RTS噪声之间的关系。
从图9可以确认，随着作为FET 81,82的尺寸的面积WL或指的数量增大，RTS噪声降低。
图10是示出了列噪声和累积频数之间的关系的图。
在图10中，横轴的列噪声(column noise)表示与比较器61n连接的VSL 42n上的噪声电平，纵轴的累积频数(cumulative frequency)表示在各噪声电平出现噪声的VSL 42n的累积频数。
现在，表示列噪声和累积频数之间的关系的曲线被称为噪声曲线。
在图10中，噪声曲线C1是在FET 81,82的栅极氧化膜厚度被设定为预定基准膜厚度的情况下的噪声曲线。此外，噪声曲线C2是在FET 81,82的栅极氧化膜厚度被设定为小于基准膜厚度的第一膜厚度的情况下的噪声曲线，并且噪声曲线C3是在FET 81,82的栅极氧化膜厚度被设定为小于第一膜厚度的第二膜厚度的情况下的噪声曲线。
当噪声曲线开始下降时的列噪声对应于FET 81,82的栅极氧化膜的随机噪声(RN)(Random Noise)，并且噪声曲线的平缓下降与RTS噪声相对应。
从噪声曲线的左侧看，表明：随着噪声曲线越早地下降，RN越小。此外，表明：随着噪声曲线越急剧地下降，RTS噪声越小。
从图10可以确认，RN和RTS噪声对栅极氧化膜厚度和由于栅极氧化膜而引起的栅极氧化膜电容Cox敏感。
也就是说，从图10可以确认，随着栅极氧化膜厚度越小且因此栅极氧化膜电容Cox越大，RN和RTS噪声越小。
从上述可知，通过增大FET 81,82的尺寸(沟道宽度W或沟道长度L)或减小栅极氧化膜厚度来增大栅极氧化膜电容Cox以抑制噪声是有效的。
也就是说，可以通过增大FET 81,82的尺寸或减小栅极氧化膜厚度来抑制噪声并实现较高的信噪比(S/N)。
图11是示出了MOS FET的构成例的立体图。
诸如构成比较器61n的差分对的FET 81,82等MOS FET构造成使得在基板(P阱或N阱)上形成有栅极氧化膜和作为栅极的多晶硅并且在基板上形成有作为漏极和源极的扩散层。
这里，在图11中，W和L分别表示FET的沟道宽度和沟道长度，并且Ids表示从源极流到漏极的电流。Cox表示利用栅极氧化膜作为电介质体的栅极氧化膜电容，Cpara表示相对于FET的栅极的栅极氧化膜电容Cox以外的寄生电容。Tox表示栅极氧化膜厚度。
根据FET的栅极氧化膜电容Cox和寄生电容Cpara，FET具有在式(2)中示出的时间常数TAU。
TAU＝(Cox+Cpara)×Vdd/Ids
Cox＝Eox×(WL/Tox)
······(2)
式(2)中的Vdd表示FET的电源电压。
构成比较器61n的差分对的FET 81,82具有在式(2)中定义的时间常数TAU，并且比较器61n具有由FET 81,82的时间常数TAU确定的延迟时间。
如图10所示，可以通过增大FET 81,82的尺寸(沟道宽度W或沟道长度L)或者减小栅极氧化膜厚度Tox以增大栅极氧化膜电容Cox来实现较高的S/N。
然而，当栅极氧化膜电容Cox变得较大时，式(2)中的时间常数TAU变得较大且比较器61n的延迟时间变得较长。当比较器61n的延迟时间变得较长时，在ADC 31n中对VSL电压进行AD转换所需的时间变得较长，从而难以实现较高的帧速率。
此外，当时间常数TAU变得较大时，在用于对VSL电压进行AD转换的ADC 31n中可能发生误差。
图12是用于说明可能由时间常数TAU引起的VSL电压的AD转换的误差的图。
待由比较器61n比较的参考信号和VSL电压的理想参考信号和VSL电压分别被假定为理想参考信号和理想VSL电压。
此外，供给到比较器61n的实际参考信号和VSL电压分别被假定为实际参考信号和实际VSL电压。
图12示出了理想参考信号和理想VSL电压、实际参考信号和实际VSL电压、比较器61n的差分输出以及计数器62n的计数值的例子。
理想参考信号(的电压)以恒定斜率下降，并且理想VSL电压急剧下降到与从PD 51(图3)传输到FD 53的电荷相对应的电压。
在ADC 31n中，在理想参考信号开始下降直到理想参考信号和理想VSL电压之间的大小关系反转之后的时间由计数器62n进行计数，并且计数值作为理想VSL电压的AD转换结果输出。
另一方面，由于构成比较器61n的差分对的FET 81,82的栅极氧化膜电容Cox和由寄生电容Cpara引起的时间常数TAU的影响，实际参考信号和实际VSL电压分别具有比理想参考信号和理想VSL电压更缓和的波形。
也就是说，如图12中虚线所示，实际参考信号和实际VSL电压在开始下降时由于时间常数TAU而更平缓地下降。
因此，当实际参考信号和实际VSL电压之间的大小关系反转时的时刻偏移到比当理想参考信号和理想VSL电压之间的大小关系反转时的时刻更迟。
现在，由计数器62n计数的时脉周期被假定为计数单位时间。
当实际参考信号和实际VSL电压之间的大小关系反转时的时刻偏移到当理想参考信号和理想VSL电压之间的大小关系反转时的时刻的计数值(图12中的5)的计数单位时间的范围之外时，在当实际参考信号和实际VSL电压之间的大小关系反转时的时刻的计数值与在当理想参考信号和理想VSL电压之间的大小关系反转时的时刻的计数值不同。
结果，实际VSL电压的AD转换结果表示与理想VSL电压的AD转换结果不同的包含误差的值。
因此，如图10所示，在栅极氧化膜电容Cox增大的情况下，可以实现较高的S/N，然而，如图11所示，难以实现较高的帧速率，并且如图12所示，还可能在VSL电压的AD转换结果中产生误差。
图13是用于说明FET的热噪声的图。
玻尔兹曼(Boltzman)常数(1.380×10-23[JK-1])、温度[K]、FET互导和由FET的寄生电容Cpara等确定的FET频率特性的带宽[Hz]分别表示为k、T、gm和Δf。
在这种情况下，FET的热噪声的电压Vn[Vrms]和电流In[Arms](均为有效值)分别示出在式(3)和式(4)中。
Vn＝√(4kT(2/3)1/gmΔf)
······(3)
In＝√(4kT(2/3)gmΔf)
······(4)
从式(3)可知，有必要增大互导gm或增大在FET中流动的电流，并缩窄带宽Δf或降低FET频率特性的截止频率，以降低FET的热噪声的电压Vn。
例如，用于增大互导gm并增大FET中流过的电流的方法或者用于降低截止频率的方法需要增大FET的尺寸。
然而，在式(2)等中，随着FET的尺寸越大，栅极氧化膜电容Cox等越大，时间常数TAU越大，并且对VSL电压进行AD转换所需的时间越长，从而难以实现较高的帧速率。
也就是说，当FET的尺寸较大时，可以降低热噪声，但是难以实现较高的帧速率。
图14是示出了作为FET的尺寸(Tr尺寸)的面积WL与阈值电压Vth的变化SIGMAVth以及时间常数TAU之间的关系的图。
在其中FET的尺寸(面积)WL较大的情况下，阈值电压Vth的变化SIGMAVth较小，但时间常数TAU较大。结果，可以实现较高的S/N，但是对VSL电压进行AD转换所需的时间较长，并且难以实现较高的帧速率。
另一方面，在其中FET的尺寸WL较小的情况下，时间常数TAU较小，但阈值电压Vth的变化SIGMAVth较大。结果，可以实现较高的帧速率，但是难以实现较高的S/N。
如上所述，用于改善噪声特性的较高S/N和用于快速进行AD转换并以高的帧速率输出图像的较高的帧速率之间处于折衷关系。于是，具有图5的比较器61n的图像传感器2或专利文献1中记载的图像传感器难以消除较高的S/N和较高的帧速率之间的折衷并且难以同时实现较高的S/N和较高的帧速率。
因此，根据本技术，消除了较高的S/N和较高的帧速率之间的折衷，并且同时实现了较高的S/N和较高的帧速率。
<本技术适用的图像传感器2中的比较器61n的第一构成例>
图15是示出了本技术适用的图像传感器2中的比较器61n的第一构成例的图。
此外，比较器61n由第一放大器部71和第二放大器部72构成，但是在图15中仅示出了构成比较器61n的第一放大器部71，原因在于第二放大器部72与图5中的第二放大器部具有相似地构成。这同样适用于以下附图。
此外，在图15中，与图5中的那些部分相对应的部分由相同的附图标记表示，并且以下根据需要省略对其的说明。
此外，在图15中未示出电容器90(图5)。这同样适用于以下附图。
图15的第一放大器部71具有FET 83,84、开关85,86、电容器87,88以及电流源89。
此外，图15的第一放大器部71包括分别构成差分对并且分别具有多个FET 1111,1112,1113,1121,1122,1123,1131,1132,1133和多个FET 2111,2112,2113,2121,2122,2123,2131,2132,2133的成对的第一晶体管和第二晶体管，并且第一放大器部具有多个开关1211,1212,1213,1221,1222,1223,1231,1232,1233、多个开关2211,2212,2213,2221,2222,2223,2231,2232,2233以及控制部310。
因此，图15的第一放大器部71与图5的第一放大器部的共同之处在于，设有FET83,84、开关85,86、电容器87,88以及电流源89(和电容器90，尽管未在图15中示出)。
然而，图15的第一放大器部71与图5的第一放大器部的不同之处在于，代替FET81,82，将FET 1111,1112,1113,1121,1122,1123,1131,1132,1133以及FET 2111,2112,2113,2121,2122,2123,2131,2132,2133分别设置为构成差分对的成对的第一晶体管和第二晶体管。
此外，图15的第一放大器部71与图5的第一放大器部的不同之处在于，新设有开关1211,1212,1213,1221,1222,1223,1231,1232,1233、开关2211,2212,2213,2221,2222,2223,2231,2232,2233以及控制部310。
此外，在此为了简单说明，假设控制部310设置在第一放大器部71中，但是可以针对N个ADC 311～31N的比较器611～61N仅设置一个控制部310，而不是针对每个第一放大器部71。
这里，例如，在比较器61n的第一放大器部71中，假设将参考信号供给到分别构成差分对的成对的第一晶体管和第二晶体管中的第一晶体管，并且将VSL电压供给到第二晶体管中。
也就是说，将构成差分对的成对的晶体管中的参考信号供给到其中的晶体管假定为第一晶体管，并且将VSL电压供给到其中的晶体管假定为第二晶体管。
FET 1111～1113,1121～1123,1131～1133是第一晶体管，其漏极与FET 83的漏极连接，其源极与电流源89连接。
FET 111i的栅极经由开关121i和电容器87与反相输入端子IN1连接(在图15中，i＝1,2,3)。类似地，FET 112i的栅极经由开关122i和电容器87与反相输入端子IN1连接，并且FET 113i的栅极经由开关123i和电容器87与反相输入端子IN1连接。
FET 1111～1113具有类似的构成。FET 1121～1123具有类似的构成，并且FET 1131～1133具有类似的构成。
然而，FET 111i、FET 112i和FET 113i的栅极氧化膜厚度Tox不同，从而使得栅极氧化膜电容Cox不同。
也就是说，FET 1111～1113的栅极氧化膜厚度Tox为第一膜厚度Tox1，FET 1121～1123的栅极氧化膜厚度Tox为比第一膜厚度Tox1厚的第二膜厚度Tox2。FET 1131～1133的栅极氧化膜厚度Tox为比第二膜厚度Tox2厚的第三膜厚度Tox3。
在控制部310的控制下，接通或断开开关121i,122i,123i。
在开关121i接通的情况下，从反相输入端子IN1经由电容器87和开关121i向FET111i的栅极供给参考信号。
类似地，在开关122i接通的情况下，从反相输入端子IN1经由电容器87和开关122i向FET 112i的栅极供给参考信号。此外，在开关123i接通的情况下，从反相输入端子IN1经由电容器87和开关123i向FET 113i的栅极供给参考信号。
FET 2111～2113,2121～2123,2131～2133是第二晶体管，其漏极与FET 84的漏极连接，其源极与电流源89连接。
FET 211i的栅极经由开关221i和电容器88与非反相输入端子IN2连接。类似地，FET212i的栅极经由开关222i和电容器88与非反相输入端子IN2连接，并且FET 213i的栅极经由开关223i和电容器88与非反相输入端子IN2连接。
FET 2111～2113与FET 111i具有类似的构成。FET 2121～2123与FET 112i具有类似的构成，并且FET 2131～2133与FET 113i具有类似的构成。
因此，FET 211i、FET 212i和FET 213i的栅极氧化膜厚度Tox不同。
也就是说，FET 2111～2113的栅极氧化膜厚度Tox为与FET 111i类似的第一膜厚度Tox1，FET 2121～2123的栅极氧化膜厚度Tox为与FET 112i类似的第二膜厚度Tox2。FET2131～2133的栅极氧化膜厚度Tox为与FET 113i类似的第三膜厚度Tox3。
在控制部310的控制下，接通或断开开关221i,222i,223i。
在开关221i接通的情况下，从非反相输入端子IN2经由电容器88和开关221i向FET211i的栅极供给VSL电压。
类似地，在开关222i接通的情况下，从非反相输入端子IN2经由电容器88和开关222i向FET 212i的栅极供给VSL电压。此外，在开关223i接通的情况下，从非反相输入端子IN2经由电容器88和开关223i向FET213i的栅极供给VSL电压。
此外，开关121i,221i联合地(in tandem)接通/断开。类似地，开关122i,222i联合地接通/断开，并且开关123i,223i联合地接通/断开。
控制部310充当控制装置，该控制装置用于进行控制使得根据入射到像素阵列10中的光量从作为第一晶体管的FET 1111～1113,1121～1123,1131～1133、作为第二晶体管的FET 2111～2113,2121～2123,2131～2133中选择待操作的FET作为有源晶体管，并且使有源晶体管操作。
也就是说，控制部310根据入射到像素阵列10中的光量从FET 1111～1113,1121～1123,1131～1133中选择有源晶体管，并使与有源晶体管的栅极连接的开关接通，从而使有源晶体管操作。
例如，在其中控制部310选择FET 1111～1113作为有源晶体管的情况下，控制部310使与作为有源晶体管的FET 1111～1113的栅极连接的开关1211～1213接通，并将参考信号供给到FET 1111～1113的栅极，从而控制FET 1111～1113操作。
此外，例如，在控制部310选择FET 1121,1122作为有源晶体管的情况下，控制部310使与作为有源晶体管的FET 1121,1122的栅极连接的开关1221,1222接通，并将参考信号供给到FET 1121,1122的栅极，从而控制FET 1121,1122操作。
此外，例如，在控制部310选择FET 1131作为有源晶体管的情况下，控制部310使与作为有源晶体管的FET 1131的栅极连接的开关1231接通，并将参考信号供给到FET 1131的栅极，从而控制FET 1131操作。
此外，在选择FET 111i作为有源晶体管的情况下，FET 211i也被选为有源晶体管。类似地，在选择FET 112i作为有源晶体管的情况下，FET212i也被选为有源晶体管，并且在选择FET 113i作为有源晶体管的情况下，FET 213i也被选为有源晶体管。
作为第二晶体管的FET 211i,212i,213i以及与这些FET的栅极连接的开关221i,222i,223i的操作同作为第一晶体管的FET 111i,112i,113i以及与这些FET的栅极连接的开关121i,122i,123i的操作类似，从而以下根据需要省略对诸如FET 211i,212i,213i等第二晶体管以及开关221i,222i,223i的说明。
控制部310具有光量获取部311、查找表(LUT)存储部312和选择控制部313。
例如，光量获取部311获取像素阵列10所接收的光量(例如，从像素部11m,n的像素值获取的亮度等)作为入射到像素阵列10中的光量，并将其供给到选择控制部313。
LUT存储部312存储选择LUT，其登记了与入射到像素阵列10中的光量相关联的选为有源晶体管的FET的信息。
选择控制部313参照存储在LUT存储部312中的选择LUT根据来自光量获取部311的光量从FET 1111～1113,1121～1123,1131～1133(以及FET 2111～2113,2121～2123,2131～2133)中选择有源晶体管，并输出用于控制开关1211～1213,1221～1223,1231～1233(以及开关2211～2213,2221～2223,2231～2233)的开关控制信号，以使有源晶体管操作。
由选择控制部313输出的开关控制信号被供给到开关1211～1213,1221～1223,1231～1233。然后，开关1211～1213,1221～1223,1231～1233响应于开关控制信号而被接通或断开。
此外，在图15中，具有总共三个种类的栅极氧化膜厚度的FET(包括具有第一膜厚度Tox1的FET 111i(和FET 211i)、具有第二膜厚度Tox2的FET 112i和具有第三膜厚度Tox3的FET 113i)被设置为构成比较器61n的差分对的FET，并且具有一种、两种或四种以上栅极氧化膜厚度的FET可以被设置为构成差分对的FET。
也就是说，例如，具有第一膜厚度Tox1的多个FET或者具有第一膜厚度Tox1的一个FET、具有第二膜厚度Tox2的一个FET、具有第三膜厚度Tox3的一个FET以及具有其他栅极氧化膜厚度的一个FET可以被设置为构成差分对的FET。
此外，在图15中，三(六)个FET 1111～1113(和FET 2111～2113)被设置为具有第一膜厚度Tox1的FET，三个FET 1121～1123被设置为具有第二膜厚度Tox2的FET，并且三个FET1131～1133被设置为具有第三膜厚度Tox3的FET，但是具有第一膜厚度Tox1的FET、具有第二膜厚度Tox2的FET以及具有第三膜厚度Tox3的FET可以分别设置成一个、两个或四个以上FET。
此外，具有第一膜厚度Tox1的FET的数量、具有第二膜厚度Tox2的FET的数量以及具有第三膜厚度Tox3的FET的数量可以相同或不同。
也就是说，作为构成差分对的FET，可以仅设置一个具有第一膜厚度Tox1的FET、仅设置两个具有第二膜厚度Tox2的FET以及仅设置三个具有第三膜厚度Tox3的FET。
<具有不同栅极氧化膜厚度Tox的FET的断面的构成例>
图16是示出了具有不同栅极氧化膜厚度Tox的FET的构成例的断面图。
如图15所示，FET 111i的栅极氧化膜厚度Tox是第一膜厚度Tox1，FET 112i的栅极氧化膜厚度Tox是比第一膜厚度Tox1厚的第二膜厚度Tox2。此外，FET 113i的栅极氧化膜厚度Tox是比第二膜厚度Tox2厚的第三膜厚度Tox3。
图16示出了诸如FET 111i,112i,113i等具有不同栅极氧化膜厚度Tox的FET的断面的构成例。
图16示出了具有不同栅极氧化膜厚度Tox的FET，其包括栅极氧化膜厚度Tox为第一膜厚度Tox1的FET 411、栅极氧化膜厚度Tox为第二膜厚度Tox2的FET 412和栅极氧化膜厚度Tox为第三膜厚度Tox3的FET 413。
FET 411～413通过浅沟槽隔离(STI)彼此电隔离。
FET 411～413中的每一个都被构造成使得在P阱上形成栅极氧化膜，在栅极氧化膜上形成作为栅极的多晶硅并且在P阱上隔着栅极形成作为漏极和源极的(n型)扩散层。
然而，FET 411(的栅极氧化膜)的栅极氧化膜厚度Tox是最小的第一膜厚度Tox1，FET 412的栅极氧化膜厚度Tox是第二小的第二膜厚度Tox2，FET 413的栅极氧化膜厚度Tox是最大的第三膜厚度Tox3。
此外，图16是用于说明具有不同栅极氧化膜厚度Tox的FET的构成例的断面图，并且未限制FET 111i,112i,113i的配置。也就是说，FET 111i,112i,113i的配置可以采用与图16的断面图不同的配置。
<具有不同栅极氧化膜厚度Tox的FET的示例性布局>
图17是示出了具有不同栅极氧化膜厚度Tox的FET的示例性布局的平面图。
图17的布局是共享源极的共中心布局(source-sharing common centroidlayout)，其中P阱被分为三个区域431,432,433。
在区域431中形成有多个栅极氧化膜厚度Tox为第一膜厚度Tox1的FET，在区域432中形成有多个栅极氧化膜厚度Tox为第二膜厚度Tox2的FET，并且在区域433中形成有多个栅极氧化膜厚度Tox为第三膜厚度Tox3的FET。
在区域431中沿水平方向配置有与栅极氧化膜厚度Tox为第一膜厚度Tox1的FET一样多的作为栅极(G)的纵长(vertically-long)的多晶硅。此外，在作为栅极(G)的多晶硅和P阱之间形成有栅极氧化膜。栅极氧化膜隐藏在作为栅极(G)的多晶硅的后面，并且在图17中不可见。
在区域431中，在P阱上隔着栅极(G)形成有作为漏极(D)和源极(S)的扩散层。此外，在作为漏极(D)和源极(S)的扩散层中形成有触点。
在图17中，作为漏极(D)和源极(S)的扩散层由具有栅极(G)的FET和具有与栅极(G)相邻的栅极(G))的FET共享。
区域432,433与区域431具有类似的构成。
然而，区域431中的FET的栅极氧化膜厚度Tox是第一膜厚度Tox1，区域432中的FET的栅极氧化膜厚度Tox是第二膜厚度Tox2，并且区域433中的栅极氧化膜厚度Tox是第三膜厚度Tox3。
如图17所示，可以在其上形成有P阱的一个半导体基板上形成具有不同栅极氧化膜厚度Tox的FET。
此外，图17是用于说明具有不同栅极氧化膜厚度Tox的FET的示例性布局的平面图，并且未限制FET 111i,112i,113i的配置。也就是说，FET 111i,112i,113i的布局可以采用与图17的布局不同的布局。
<栅极氧化膜厚度Tox的精度>
图18是用于说明栅极氧化膜厚度Tox的精度的图。
也就是说，图18示出了从国际半导体技术路线图引用的各工艺代的栅极氧化膜厚度以及栅极氧化膜厚度的精度。
栅极氧化膜厚度以及栅极氧化膜的材料和介电常数根据工艺代而不同，但是栅极氧化膜厚度以约4％的精度(误差)控制为约几纳米的厚度。
对于不同的栅极氧化膜厚度，假设可以在第一膜厚度Tox1和第二膜厚度Tox2之间或在第二膜厚度Tox2和第三膜厚度Tox3之间设定超出栅极氧化膜厚度的约4％的精度的膜厚度差。
也就是说，不同的栅极氧化膜厚度表示不同栅极氧化膜厚度之间的膜厚度差的值超出了栅极氧化膜厚度的精度。
<示例性选择LUT>
图19是示出了存储在图15的LUT存储部312中的示例性选择LUT的图。
这里，具有第一膜厚度Tox1的FET 111i(和FET 211i)、具有第二膜厚度Tox2的FET112i以及具有第三膜厚度Tox3的FET 113i分别被称为小膜厚度Tr、中膜厚度Tr以及大膜厚度Tr。
此外，作为小膜厚度Tr的具有第一膜厚度Tox1的FET 1111,1112,1113(2111,2112,2113)分别表示为Tox1Tr1、Tox1Tr2和Tox1Tr3，作为中膜厚度Tr的具有第二膜厚度Tox2的FET 1121,1122,1123分别表示为Tox2 Tr1、Tox2 Tr2和Tox2 Tr3，以及作为大膜厚度Tr的具有第三膜厚度Tox3的FET 1131,1132,1133分别表示为Tox3 Tr1、Tox3 Tr2和Tox3 Tr3。
在图19的选择LUT中登记有与以0和100之间的整数指示的各光量相关联的选为有源晶体管的FET的信息。
在图19中，ON表示选择有源晶体管，OFF表示不选择有源晶体管。
根据图19的选择LUT，随着光量越小，选择栅极氧化膜厚度Tox越小的FET作为有源晶体管，并且选择越多数量的FET作为有源晶体管。
此外，根据图19的选择LUT，随着光量越大，选择栅极氧化膜厚度Tox越大的FET作为有源晶体管，并且选择越少数量的FET作为有源晶体管。
具体地，根据图19的选择LUT，在光量小至0或1的情况下，选择包括小膜厚度Tox1Tr1、Tox1 Tr2和Tox1 Tr3的三个FET作为有源晶体管。
当光量为2时，选择包括小膜厚度Tox1 Tr1和Tox1 Tr2的两个FET作为有源晶体管，并且随着光量越大，选择越少数量的小膜厚度Tr作为有源晶体管。
接着，当光量为50时，选为有源晶体管的小膜厚度Tr的数量为0，并且选择包括中膜厚度Tox2 Tr1、Tox2 Tr2和Tox2 Tr3的三个FET作为有源晶体管。
当光量为52时，选择包括中膜厚度Tox2 Tr1和Tox2 Tr2的两个FET作为有源晶体管，并且随着光量越大，选择越少数量的中膜厚度Tr作为有源晶体管。
在下文中，类似地，随着光量越大，选为有源晶体管的中膜厚度Tr的数量为0，并且选择包括大膜厚度Tox3 Tr1、Tox3 Tr2和Tox3 Tr3的三个FET作为有源晶体管(未示出)。
随着光量越大，选择包括大膜厚度Tox3 Tr1和Tox3 Tr2的两个FET作为有源晶体管(未示出)，并且当光量几乎是作为最大值(图19中为99)的100时，在该值以上的光量的情况下，只有大膜厚度Tox3 Tr1被选为有源晶体管。
<光量与阈值电压Vth的变化SIGMAVth以及时间常数TAU之间的关系>
图20示出了在根据图19的选择LUT选择的有源晶体管操作的情况下光量与构成比较器61n的差分对的第一晶体管(第二晶体管)的阈值电压Vth的变化SIGMAVth之间的关系以及光量与时间常数TAU之间的关系。
在图5的比较器61n中，作为构成差分对的第一晶体管(和第二晶体管)的FET 81(和FET 82)始终操作。因此，在图5的比较器61n中，如图20中的旧电路特性所示，阈值电压Vth的变化SIGMAVth和时间常数TAU均分别取恒定值(固定值)。
如上所述，在图5的比较器61n中，阈值电压Vth的变化SIGMAVth无论光量如何都取为恒定值。于是，在光量较小的情况下，VSL电压的信号分量(信号)较小且S/N较低，并且在光量较大的情况下，VSL电压的信号分量较大且S/N较高。
另一方面，在图15的比较器61n中，根据光量选择有源晶体管，并且只有该有源晶体管作为构成差分对的第一晶体管(和第二晶体管)操作。
也就是说，如图19所示，当光量较小时，选择具有较小栅极氧化膜厚度Tox的FET作为有源晶体管，并且选择较多数量的FET作为有源晶体管。然后，当光量较大时，选择具有较大栅极氧化膜厚度Tox的FET作为有源晶体管，并且选择较少数量的FET作为有源晶体管。
这里，在图20中，在光量为0和q1之间的范围内选择三个小膜厚度Tr(Tox1 Tr)(Tr×3)作为有源晶体管并使其操作。此外，在光量为q1和q2(>q1)之间的范围内选择两个小膜厚度Tr(Tr×2)作为有源晶体管并使其操作，并且在光量为q2和q3(>q2)之间的范围内选择一个小膜厚度Tr(Tr×1)作为有源晶体管并使其操作。
此外，在光量为q3和q4(>q3)之间的范围内选择三个中膜厚度Tr(Tox2 Tr)(Tr×3)作为有源晶体管并使其操作，在光量为q4和q5(>q4)之间的范围内选择两个中膜厚度Tr(Tr×2)作为有源晶体管并使其操作，并且在光量为q5和q6(>q5)之间的范围内选择一个中膜厚度Tr(Tr×1)作为有源晶体管并使其操作。
然后，在光量为q6和q7(>q6)之间的范围内选择三个大膜厚度Tr(Tox3 Tr)(Tr×3)作为有源晶体管并使其操作，在光量为q7和q8(>q7)之间的范围内选择两个大膜厚度Tr(Tr×2)作为有源晶体管并使其操作，并且在光量为q8以上的范围内选择一个大膜厚度Tr(Tr×1)作为有源晶体管并使其操作。
在具有较小栅极氧化膜厚度的FET作为构成比较器61n的差分对的第一晶体管操作的情况下，第一晶体管的栅极氧化膜电容Cox较大。
此外，在大量的FET作为第一晶体管操作的情况下，第一晶体管的面积WL基本上较大，并且第一晶体管的栅极氧化膜电容Cox较大。
在栅极氧化膜厚度Tox较小(薄)的情况下，或者在晶体管的面积WL较大的情况下，式(1)的阈值电压Vth的变化SIGMAVth较小，从而抑制了噪声。
此外，在第一晶体管的栅极氧化膜电容Cox较大的情况下，第一晶体管的频率特性的截止频率降低，并且式(3)和式(4)中的带宽Δf较小。结果，式(3)和式(4)中的热噪声的电压Vn和电流In较低，从而抑制了噪声。
此外，在第一晶体管的栅极氧化膜电容Cox较大的情况下，式(2)中的时间常数TAU较大。
另一方面，在具有较大栅极氧化膜厚度Tox的FET作为构成比较器61n的差分对的第一晶体管操作的情况下，第一晶体管的栅极氧化膜电容Cox较小。
此外，在少量的FET作为第一晶体管操作的情况下，第一晶体管的面积WL较小，并且第一晶体管的栅极氧化膜电容Cox较小。
在第一晶体管的栅极氧化膜电容Cox较小的情况下，式(2)中的时间常数TAU较小，并且由时间常数TAU确定的第一晶体管的延迟时间较短。
此外，在第一晶体管的栅极氧化膜厚度Tox较大(厚)的情况下，或者在第一晶体管的面积WL较小的情况下，式(1)中的阈值电压Vth的变化SIGMAVth较大。
因此，在根据光量选择有源晶体管并使其操作的情况下，阈值电压Vth的变化SIGMAVth和时间常数TAU示出为图20中的新电路特性。
也就是说，在其中当光量较小时具有较小栅极氧化膜厚度Tox的FET作为第一晶体管操作的情况下或大量的FET操作的情况下，阈值电压Vth的变化SIGMAVth较小，并且时间常数TAU较大。
然后，在其中当光量较大时具有较大栅极氧化膜厚度Tox的FET作为第一晶体管操作的情况下或较少量的FET操作的情况下，阈值电压Vth的变化SIGMAVth较大，并且时间常数TAU较小。
因此，在光量较小的情况下，可以通过降低式(1)中的阈值电压Vth的变化SIGMAVth以及式(3)和式(4)中的热噪声的电压Vn和电流In来抑制噪声，从而实现较高的S/N。
此外，在光量较小的情况下，时间常数TAU较大，但是当光量较小时，由在图6所示的D相中进行AD转换的从PD 51传输到FD 53的电荷引起的VSL电压的下降较小，并且不管时间常数如何，都不需要很多的时间来使VSL电压稳定。
因此，在光量较小的情况下，即使时间常数TAU较大，也能提早使VSL电压稳定，从而防止发生图12所示的VSL电压的AD转换的误差，从而实现较高的帧速率。
另一方面，在光量较大的情况下，由在D相中进行AD转换的从PD 51传输到FD 53的电荷引起的VSL电压的下降较大，从而当时间常数较大时，需要时间来使VSL电压稳定。
然而，在光量较大的情况下，时间常数TAU较小，从而提早使VSL电压稳定，由此可以防止发生图12所示的VSL电压的AD转换的误差，并且能够进行VSL电压的快速AD转换，从而实现较高的帧速率。
此外，在光量较大的情况下，阈值电压Vth的变化SIGMAVth较大，但是VSL电压的信号分量较大，从而防止S/N的劣化。
如上所述，具有多种栅极氧化膜厚度的多个FET被设置为构成比较器61n的差分对的第一晶体管(和第二晶体管)，并且根据光量从具有多种栅极氧化膜厚度的FET中选择有源晶体管，并且控制该有源晶体管操作，从而自适应地控制式(1)中的阈值电压Vth的变化SIGMAVth、式(2)中的时间常数TAU等，从而可以消除较高的S/N和较高的帧速率之间的折衷，并且可以同时实现较高的S/N和较高的帧速率。
也就是说，由于在具有较小的光量的低照明度下具有较小栅极氧化膜厚度Tox的FET或大量的FET操作，从而第一晶体管的栅极氧化膜电容Cox增大，并且第一晶体管的面积WL增大。结果，可以降低式(1)中的阈值电压Vth的变化SIGMAVth，可以降低由变化SIGMAVth引起的FPN，并且可以实现较高的S/N。
此外，在第一晶体管的面积WL较大的情况下，与图4相比，RTS噪声进一步降低，并且可以实现较高的S/N。
此外，在第一晶体管的栅极氧化膜电容Cox较大的情况下，式(3)和式(4)中的带宽Δf较小，从而使得式(3)和式(4)中的热噪声的电压Vn和电流In都较小，从而实现较高的S/N。
另一方面，在具有较大的光量的高照明度下具有较大栅极氧化膜厚度Tox的FET或少量的FET操作，从而第一晶体管的栅极氧化膜电容Cox较小。结果，式(2)中的时间常数TAU较小，并且提早使大大降低的VSL电压稳定，从而实现较高的帧速率。
如上所述，可以改善在低照明度下成问题的噪声特性，由此实现较高的S/N，并且可以改善在高照明度下成问题的VSL电压的稳定时间，由此可以实现较高的帧速率。
此外，在图像传感器2是其中层叠有其上形成有像素阵列10的像素基板和其上形成有诸如列并列AD转换器22等外围电路的外围电路基板的层叠型图像传感器的情况下，与其中像素阵列10和外围电路形成在一个基板上的情况相比，外围电路基板具有更多的空间，从而具有多种栅极氧化膜厚度的多个FET可以设置为构成比较器61n的差分对的第一晶体管(和第二晶体管)，而无需特别地扩大外围电路基板的面积。
<选择控制部313的控制>
图21、图22和图23是示出了图15的选择控制部313如何控制开关1211～1213,1221～1223,1231～1233(以及开关2211～2213,2221～2223,2231～2233)的例子的图。
图21示出了在光量较小的情况下，选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子。
在光量较小的情况下，例如，选择控制部313参照存储在LUT存储部312中的选择LUT(图19)，选择栅极氧化膜厚度Tox为第一膜厚度Tox1的所有三个FET 1111～1113(和FET2111～2113)作为有源晶体管。
接着，选择控制部313输出用于接通开关1211～1213(和开关2211～2213)的开关控制信号(以及用于关闭其他开关的开关控制信号)作为用于使有源晶体管操作的开关控制信号，并接通开关1211～1213。
当开关1211～1213接通时，产生将参考信号供给到作为有源晶体管的FET 1111～1113的栅极的状态(将VSL电压供给到FET 2111～2113的栅极的状态)，并且作为有源晶体管的FET 1111～1113响应于供给到其栅极的参考信号而进行操作。
如上所述，具有作为最小栅极氧化膜厚度Tox的第一膜厚度Tox1的所有三个FET1111～1113进行操作，使得栅极氧化膜电容Cox和面积WL较大，并且式(1)中的阈值电压Vth的变化SIGMAVth较小，从而实现较高的S/N。
此外，在栅极氧化膜电容Cox较大的情况下，式(2)中的时间常数TAU较大，但是在光量较小的情况下，VSL电压的稳定时间较短，从而即使时间常数TAU较大，也能快速地对VSL电压进行AD转换并实现较高的帧速率。
图22示出了在光量中等的情况下，选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子。
在光量中等的情况下，例如，选择控制部313参照存储在LUT存储部312中的选择LUT(图19)，从栅极氧化膜厚度Tox为第二膜厚度Tox2的三个FET 1121～1123中选择两个FET1121,1122作为有源晶体管。
然后，选择控制部313输出用于接通开关1221,1222的开关控制信号作为用于使有源晶体管操作的开关控制信号，并接通开关1221,1222。
当开关1221,1222接通时，产生将参考信号供给到作为有源晶体管的FET 1121,1122的栅极的状态，并且作为有源晶体管的FET 1121,1122响应于供给到其栅极的参考信号而进行操作。
如上所述，具有作为第二大的栅极氧化膜厚度Tox的第二膜厚度Tox2的两个FET1121,1122进行操作，使得栅极氧化膜电容Cox和面积WL为中等大小，并且式(1)中的阈值电压Vth的变化SIGMAVth以及式(2)中的时间常数TAU可以在一定程度上受到限制。
结果，可以实现与上述图21和下述图23类似的较高的S/N和较高的帧速率。
图23示出了在光量较大的情况下，选择控制部313如何控制开关1211～1213,1221～1223,1231～1233的例子。
在光量较大的情况下，例如，选择控制部313参照存储在LUT存储部312中的选择LUT(图19)，从栅极氧化膜厚度Tox为第三膜厚度Tox3的三个FET 1131～1133中选择一个FET1131作为有源晶体管。
然后，选择控制部313输出用于接通开关1231的开关控制信号作为用于使有源晶体管操作的开关控制信号，并接通开关1231。
当开关1231接通时，产生将参考信号供给到作为有源晶体管的FET 1131的栅极的状态，并且作为有源晶体管的FET 1131响应于供给到其栅极的参考信号而进行操作。
如上所述，具有作为最大栅极氧化膜厚度Tox的第三膜厚度Tox3的FET 1131进行操作，使得栅极氧化膜电容Cox(和面积WL)较小，并且式(2)中的时间常数TAU较小，从而快速地对VSL电压进行AD转换并实现较高的帧速率。
此外，在栅极氧化膜电容Cox较小的情况下，式(1)中的阈值电压Vth的变化SIGMAVth较大，但是当光量较大时，VSL电压的信号分量较大，从而实现相对较高的S/N。
这里，图19的选择LUT构造成使得在光量大致分为大、中、小三个范围的情况下，在光量较小的情况下选择具有第一膜厚度Tox1的FET 111i(小膜厚度Tr)作为有源晶体管，在光量中等的情况下选择具有第二膜厚度Tox2的FET 112i(中膜厚度Tr)作为有源晶体管，在光量较大的情况下选择具有第三膜厚度Tox3的FET 113i(大膜厚度Tr)作为有源晶体管，并且对于大、中、小的各光量范围，选为有源晶体管的FET的数量随着光量的增大而减小，但是选择LUT不限于此。
也就是说，在图19的选择LUT中，例如，在其中光量从小变到中等的情况下，选为有源晶体管的FET从具有第一膜厚度Tox1的一个FET 1111切换到具有第二膜厚度Tox2的三个FET 1121～1123。当有源晶体管以这种方式切换到具有不同栅极氧化膜厚度Tox的不同数量的FET时，阈值电压Vth的变化SIGMAVth和时间常数TAU在切换时大大改变，并且由图像传感器2获得的图像的图像质量可能发生带有不协调感(feeling of strangeness)的变化。
因此，选择LUT可以构造成使得有源晶体管不会突然切换到具有不同栅极氧化膜厚度Tox的不同数量的FET。
也就是说，选择LUT可以构造成使得具有数种栅极氧化膜厚度Tox的FET包含在选为有源晶体管的FET中，从而当选为有源晶体管的FET切换(改变)时，阈值电压Vth的变化SIGMAVth和时间常数TAU平缓地发生改变。
在下文中，为了简单说明，忽略选为有源晶体管的FET的总面积WL的变化(假设由于面积WL的变化而引起的阈值电压Vth的变化SIGMAVth的改变或时间常数TAU的改变远小于由于栅极氧化膜厚度Tox的变化而引起的阈值电压Vth的变化SIGMAVth的改变或时间常数TAU的改变)。在这种情况下，例如，选择LUT可以构造成使得当光量最小时，
选择三个小膜厚度Tr、三个中膜厚度Tr和三个大膜厚度Tr作为有源晶体管，并且在下文中，随着光量的增大，
选择三个小膜厚度Tr、三个中膜厚度Tr和两个大膜厚度Tr作为有源晶体管，
选择三个小膜厚度Tr、三个中膜厚度Tr和一个大膜厚度Tr作为有源晶体管，
选择三个小膜厚度Tr、三个中膜厚度Tr和零个大膜厚度Tr作为有源晶体管，
选择三个小膜厚度Tr、两个中膜厚度Tr和三个大膜厚度Tr作为有源晶体管，
······
选择三个小膜厚度Tr、零个中膜厚度Tr和零个大膜厚度Tr作为有源晶体管，
选择两个小膜厚度Tr、三个中膜厚度Tr和三个大膜厚度Tr作为有源晶体管，
······
选择零个小膜厚度Tr、一个中膜厚度Tr和零个大膜厚度Tr作为有源晶体管，
选择零个小膜厚度Tr、零个中膜厚度Tr和三大膜厚度Tr作为有源晶体管，
选择零个小膜厚度Tr、零个中膜厚度Tr和两个大膜厚度Tr作为有源晶体管，和
最后，选择零个小膜厚度Tr、零个中膜厚度Tr和一个大膜厚度Tr作为有源晶体管。
<控制处理>
图24是用于说明由图15的控制部310进行的示例性处理(控制处理)的流程图。
在步骤S11中，控制部310中的光量获取部311获取由像素阵列10接收的光量作为入射到像素阵列10中的光量，并将其供给到选择控制部313，并且处理进行到步骤S12。
在步骤S12中，选择控制部313参照存储在LUT存储部312中的选择LUT，根据来自光量获取部311的光量，从FET 1111～1113,1121～1123,1131～1133中选择有源晶体管，并且处理进行到步骤S13。
在步骤S13中，选择控制部313控制开关1211～1213,1221～1223,1231～1233以使有源晶体管操作。
接着，处理从步骤S13返回到步骤S11，并且随后重复进行类似的处理。
<由图像传感器2拍摄的图像的例子>
图25是用于说明由具有图15的比较器61n的图像传感器2拍摄图像的第一例的图。
也就是说，图25示出了在白天和夜间由图像传感器2拍摄的示例性图像。
在白天的图像拍摄中，像素阵列10接收到较大量的光，并且在夜间的图像拍摄中，像素阵列10接收到较小量的光。
在这种情况下，例如，在白天的拍摄中，根据较大量的光，选择具有较大栅极氧化膜厚度Tox的少量的FET作为有源晶体管。
另一方面，例如，在夜间的拍摄中，根据较小量的光，选择具有较小栅极氧化膜厚度Tox的大量的FET作为有源晶体管。
如上所述，选择有源晶体管并使其操作，从而在白天和夜间的拍摄中都能实现较高的S/N和较高的帧速率。
图26是用于说明由具有图15的比较器61n的图像传感器2拍摄图像的第二例的图。
也就是说，图26示出了其中通过长时间曝光和短时间曝光来拍摄两种曝光时间的图像以从两种曝光时间的图像生成高动态范围(HDR)图像的例子。
在图26中，交替进行长时间曝光的拍摄和短时间曝光的拍摄，并且对通过长时间曝光拍摄的长累积图像(long-cumulative image)和通过短时间曝光拍摄的短累积图像(short-cumulative image)进行组合，从而生成HDR图像。
通过将短累积图像的像素值设定为长累积图像的曝光时间与短累积图像的曝光时间之间的比值的两倍大而将长累积图像与短累积图像组合在一起。
当生成如上所述的HDR图像时，在拍摄长累积图像的同时像素阵列10接收到较大量的光，并且在拍摄短累积图像的同时像素阵列10接收到较小量的光。
在这种情况下，例如，当拍摄长累积图像时，根据较大量的光，选择具有较大的栅极氧化膜厚度Tox的少量FET作为有源晶体管。
另一方面，例如，当拍摄短累积图像时，根据较小量的光，选择具有较小的栅极氧化膜厚度Tox的大量的FET作为有源晶体管。
如上所述，通过选择有源晶体管并使其操作来拍摄长累积图像和短累积图像，从而同时实现HDR图像的较高的S/N和较高的帧速率。
图27是用于说明由具有图15的比较器61n的图像传感器2拍摄图像的第三例的图。
作为除了图26所示的方法之外的HDR图像拍摄(生成)方法，将图像传感器2中的像素部11m,n分成用于进行长时间曝光的像素部11m,n(在下文中也被称为长累积像素部11m,n)和用于进行短时间曝光的像素部11m,n(在下文中也被称为短累积像素部11m,n)，并且拍摄一帧图像，由此从一帧图像生成一帧HDR图像。
在这种情况下，例如，通过使用长累积像素部11m,n的一帧像素值来生成长累积图像，通过使用短累积像素部11m,n的一帧像素值来生成短累积图像，并且对长累积图像和短累积图像进行组合，由此生成HDR图像。
在其中通过长累积像素部11m,n和短累积像素部11m,n拍摄一帧图像的情况下，当拍摄一帧图像时，图像传感器2的模拟增益被动态地改变。
也就是说，例如，在其中第m行上的像素部11m,n是长累积像素部11m,n并且第m+1行上的像素部11m+1,n是短累积像素部11m+1,n的情况下，图像传感器2的模拟增益在第m行上的长累积像素部11m,n(输出的作为电信号的VSL电压)的AD转换和第m+1行上的短累积像素部11m+1,n的AD转换之间变化。
图27示出了第m行上的长累积像素部11m,n的AD转换(mthAD)和第m+1行上的短累积像素部11m+1,n的AD转换((m+1)thAD)中的模拟增益(Analog-Gain)与参考信号(Ramp)之间的示例性关系。
此外，除了模拟增益(Analog-Gain)和参考信号(Ramp)之外，图27还示出了水平同步信号(XHS)。
在图27中，在长累积像素部11m,n的AD转换(mthAD)期间的模拟增益(Analog-Gain)为0dB。此外，在短累积像素部11m+1,n的AD转换((m+1)thAD)期间的模拟增益(Analog-Gain)为18dB。
因此，在长累积像素部11m,n的AD转换(mthAD)期间的模拟增益(Analog-Gain)低于在短累积像素部11m+1,n的AD转换((m+1)thAD)期间的模拟增益(Analog-Gain)。此外，在短累积像素部11m+1,n的AD转换((m+1)thAD)期间的模拟增益(Analog-Gain)高于在长累积像素部11m,n的AD转换(mthAD)期间的模拟增益(Analog-Gain)。
在具有低模拟增益的长累积像素部11m,n的AD转换(mthAD)期间，随着模拟增益较低，参考信号(Ramp)的斜坡的斜率变陡。另一方面，在具有高模拟增益的短累积像素部11m+1,n的AD转换((m+1)thAD)期间，随着模拟增益变得较高，参考信号(Ramp)的斜坡的斜率变得平缓。
也就是说，在长累积像素部11m,n的AD转换(mth AD)期间，参考信号(Ramp)的变化较大，而在短累积像素部11m+1,n的AD转换((m+1)thAD)期间，参考信号(Ramp)的变化较小。
因此，在长累积像素部11m,n的AD转换(mthAD)期间，需要一些时间来使参考信号(Ramp)稳定，但是在短累积像素部11m+1,n的AD转换((m+1)thAD)期间，只需要很少的时间来使参考信号(Ramp)稳定。
另一方面，长累积像素部11m,n具有较大的信号分量(Signal)且对噪声不敏感，而短累积像素部11m+1,n具有较小的信号分量且对噪声敏感(S/N容易劣化)。
对于上述长累积像素部11m,n和短累积像素部11m+1,n，长累积像素部11m,n的曝光时间较长，而短累积像素部11m+1,n的曝光时间较短，从而长累积像素部11m,n接收到较大量的光，而短累积像素部11m+1,n接收到较小量的光。
结果，对于长累积像素部11m,n，例如，根据较大量的光，选择具有较大栅极氧化膜厚度Tox的少量FET作为有源晶体管。
另一方面，对于短累积像素部11m+1,n，例如，根据较小量的光，选择具有较小栅极氧化膜厚度Tox的大量的FET作为有源晶体管。
如上所述选择有源晶体管并使其操作，在长累积像素部11m,n和短累积像素部11m+1,n上进行AD转换，从而同时实现HDR图像的较高的S/N和较高的帧速率。
也就是说，可以通过降低从对噪声敏感的短累积像素部11m+1,n获得的像素值的噪声来实现较高的S/N，并且可以通过使在长累积像素部11m,n的AD转换(mthAD)期间需要一些时间来稳定的参考信号(Ramp)提早稳定来实现较高的帧速率。
<本技术适用的图像传感器2中的比较器61n的第二构成例>
图28是示出了本技术适用的图像传感器2中的比较器61n的第二构成例的图。
此外，在图28中，与图15的部分相对应的那部分用相同的附图标记表示，并且以下根据需要省略对其的说明。
图28的第一放大器部71具有FET 83,84、开关85,86、电容器87,88以及电流源89。
此外，图28的第一放大器部71具有分别作为构成差分对的成对的第一晶体管和第二晶体管的FET 1111,1112,1121,1122和FET 2111,2112,2121,2122，并且具有开关1211,1212,1221,1222、开关2211,2212,2221,2222以及控制部310。
因此，图28的第一放大器部71与图15的第一放大器部的共同之处在于，设有FET83至电流源89。
此外，图28的第一放大器部71与图15的第一放大器部的共同之处在于，FET 1111,1112,1121,1122和FET 2111,2112,2121,2122分别被设置为构成差分对的成对的第一晶体管和第二晶体管，并且设有开关1211,1212,1221,1222、开关2211,2212,2221,2222以及控制部310。
然而，图28的第一放大器部71与图15的第一放大器部的不同之处在于，FET 1113,1123,1131,1132,1133和FET 2113,2123,2131,2132,2133没有分别被设置为构成差分对的成对的第一晶体管和第二晶体管，并且没有设置开关1213,1223,1231,1232,1233、开关2213,2223,2231,2232,2233。
也就是说，图28的第一放大器部71与图15的第一放大器部的不同之处在于，在图15中设有包括第一膜厚度Tox1、第二膜厚度Tox2和第三膜厚度Tox3的三种栅极氧化膜厚度Tox的FET 111i,112i,113i(以及FET 211i,212i,213i)，而在图28中设有包括第一膜厚度Tox1和第二膜厚度Tox2的两种栅极氧化膜厚度Tox的FET 111i,112i。
此外，图28的第一放大器部71与图15的第一放大器部的不同之处在于，在图15中，设置三个FET 1111～1113(FET 2111～2113)作为栅极氧化膜厚度Tox为第一膜厚度Tox1的第一晶体管(第二晶体管)，并且设置三个FET 1121～1123作为栅极氧化膜厚度Tox为第二膜厚度Tox2的第一晶体管，而在图28中，仅设置两个FET 1111,1112(FET 2111,2112)作为栅极氧化膜厚度Tox为第一膜厚度Tox1的第一晶体管(第二晶体管)，并且仅设置两个FET 1121,1122作为栅极氧化膜厚度Tox为第二膜厚度Tox2的第一晶体管。
如上所述，图28的第一放大器部71与图15的第一放大器部的不同之处在于，作为第一晶体管的FET的栅极氧化膜厚度Tox的种类数和具有各栅极氧化膜厚度Tox的FET的数量不同。
在图28中，与图15类似，控制部310根据入射到像素阵列10中的光量从作为第一晶体管(第二晶体管)的FET 1111,1112,1121,1122(FET 2111,2112,2121,2122)中选择有源晶体管，并且控制有源晶体管操作(使开关121i,122i(开关221i,222i)接通/断开)。
图28中的作为第一晶体管的FET的栅极氧化膜厚度Tox的种类数或具有各栅极氧化膜厚度Tox的FET的数量比图15中的少，从而通过选择和操作有源晶体管进行的式(1)中的阈值电压Vth的变化SIGMAVth、式(2)中的时间常数TAU等的控制比图15中的控制稍微粗糙一些，但是可以实现与图15中的类似的较高的S/N和较高的帧速率。
<本技术适用的图像传感器2中的比较器61n的第三构成例>
图29是示出了本技术适用的图像传感器2中的比较器61n的第三构成例的图。
此外，在图29中，与图15的部分相对应的那部分用相同的附图标记表示，并且以下根据需要省略对其的说明。
图29的第一放大器部71具有FET 83,84、开关85,86、电容器87,88以及电流源89。
此外，图29的第一放大器部71具有分别作为构成差分对的成对的第一晶体管和第二晶体管的FET 1111,1112,1113,1114,1115和FET 2111,2112,2113,2114,2115，并且具有开关1211,1212,1213,1214,1215、开关2211,2212,2213,2214,2215以及控制部310。
因此，图29的第一放大器部71与图15的第一放大器部的共同之处在于，设有FET83至电流源89。
然而，图29的第一放大器部71与图15的第一放大器部的不同之处在于，代替FET1111～1113,1121～1123,1131～1133和FET 2111～2113,2121～2123,2131～2133，将FET 1111～1115和FET 2111～2115分别设置为构成差分对的成对的第一晶体管和第二晶体管。
此外，图29的第一放大器部71与图15的第一放大器部的不同之处在于，如上所述，代替开关1211～1213,1221～1223,1231～1233以及开关2211～2213,2221～2223,2231～2233，将开关1211～1215和开关2211～2215与FET 1111～1115和FET 2111～2115相关联地设置。
例如，FET 1111～1115(FET 2111～2115)的栅极氧化膜厚度Tox与第一膜厚度Tox1相同。
在图29中，与图15类似，控制部310根据入射到像素阵列10中的光量从作为第一晶体管(第二晶体管)的FET 1111～1115(FET 2111～2115)中选择有源晶体管，并控制有源晶体管操作(使开关121i(开关221i)接通/断开)。
在图29中，采用仅具有一种栅极氧化膜厚度Tox的FET作为第一晶体管，从而与图15不同的是，式(1)中的阈值电压Vth的变化SIGMAVth、式(2)中的时间常数TAU等不会由于具有不同栅极氧化膜厚度Tox的FET被选为有源晶体管而变化。
然而，在图29中，从栅极氧化膜厚度Tox为第一膜厚度Tox1的FET1111～1115中选择有源晶体管作为第一晶体管，从而使得第一晶体管的实质面积WL(和栅极氧化膜电容Cox)改变，由此自适应地控制式(1)中的阈值电压Vth的变化SIGMAVth、式(2)中的时间常数TAU等。
也就是说，随着光量越大，选择越少数量的FET作为有源晶体管，从而随着光量越小，式(1)中的阈值电压Vth的变化SIGMAVth可以控制为越小，并且随着光量越大，式(2)中的时间常数TAU可以控制为越小。因此，与图15类似，可以同时实现较高的S/N和较高的帧速率。
<本技术适用的图像传感器2中的比较器61n的第四构成例>
图30是示出了本技术适用的图像传感器2中的比较器61n的第四构成例的图。
此外，在图30中，与图15的部分相对应的那部分用相同的附图标记表示，并且以下根据需要省略对其的说明。
图30的第一放大器部71具有FET 83,84、开关85,86、电容器87,88以及电流源89。
此外，图30的第一放大器部71具有分别作为构成差分对的成对的第一晶体管和第二晶体管的多个FET 111,112,113,114,115和多个FET 211,212,213,214,215，并且具有多个开关121,122,123,124,125、多个开关221,222,223,224,225以及控制部310。
因此，图30的第一放大器部71与图15的第一放大器部的共同之处在于，设有FET83至电流源89。
然而，图30的第一放大器部71与图15的第一放大器部的不同之处在于，代替FET1111～1113,1121～1123,1131～1133以及FET 2111～2113,2121～2123,2131～2133，将FET111～115和FET 211～215分别设置为构成差分对的成对的第一晶体管和第二晶体管。
此外，图30的第一放大器部71与图15的第一放大器部的不同之处在于，如上所述，代替开关1211～1213,1221～1223,1231～1233以及开关2211～2213,2221～2223,2231～2233，将开关121～125和开关221～225与FET 111～115和FET 211～215相关联地设置。
FET 111～115(FET 211～215)的栅极氧化膜厚度Tox相互不同。
也就是说，FET 111的栅极氧化膜厚度Tox是第一膜厚度Tox1，FET 112的栅极氧化膜厚度Tox是第二膜厚度Tox2，FET 113的栅极氧化膜厚度Tox是第三膜厚度Tox3，FET 114的栅极氧化膜厚度Tox是第四膜厚度Tox4(>Tox3)，以及FET 115的栅极氧化膜厚度Tox是第五膜厚度Tox5(>Tox4)。
在图30中，与图15类似，控制部310根据入射到像素阵列10中的光量从作为第一晶体管(第二晶体管)的FET 111～115(FET 211～215)中选择有源晶体管，并控制有源晶体管操作(使开关121～125(开关221～225)接通/断开)。
在图30中，栅极氧化膜厚度Tox分别为第一膜厚度Tox1～第五膜厚度Tox5的FET111～115被设置为第一晶体管，并且从FET 111～115中选择有源晶体管。因此，第一晶体管的栅极氧化膜电容Cox改变，并且实质面积WL根据需要而改变，由此自适应地控制式(1)中的阈值电压Vth的变化SIGMAVth、式(2)中的时间常数TAU等。
也就是说，在图30中，从栅极氧化膜厚度Tox分别为第一膜厚度Tox1～第五膜厚度Tox5的FET 111～115中选择有源晶体管，使得随着光量越小，面积WL越大(以及栅极氧化膜厚度Tox越小)且阈值电压Vth的变化SIGMAVth越小，并且随着光量越大，栅极氧化膜电容Cox越小且时间常数TAU越小。因此，与图15类似，可以同时实现较高的S/N和较高的帧速率。
此外，作为构成差分对的成对的第一晶体管和第二晶体管的晶体管可以由于不同的栅极氧化膜厚度Tox而包括具有不同栅极氧化膜电容Cox的FET，并且可以由于不同的面积WL(沟道宽度W和沟道长度L中的至少一个)而包括具有不同栅极氧化膜电容Cox的FET。此外，作为第一晶体管和第二晶体管的晶体管可以采用具有相同栅极氧化膜厚度Tox和相同面积WL的多个FET。
此外，根据本实施方案，进行用于对一行中的像素部11m,n并列(同时)进行AD转换的列并列AD，但是例如，除了列并列AD之外，进行区域AD时也可以应用本技术。
也就是说，例如，本技术可以适用于其中像素阵列10被分为矩形区域、向各区域设置ADC并且ADC负责其区域内的像素部11m,n的AD转换的图像传感器等。
<图像传感器的使用例>
图31是示出了图像传感器2的使用例的图。
图像传感器2(以及具有图像传感器2的图1的相机单元)可以用于以下感测可见光、红外光、紫外光、X射线等光的各种情况：
-用于拍摄鉴赏用的图像的装置，诸如数码相机和具有相机功能的便携设备等，
-用于交通用途的装置，用于诸如自动停车等安全驾驶以及识别驾驶员的状态等的拍摄汽车的前方、后方、周围和内部的车载传感器、监视行驶车辆或道路的监视相机和测量车辆之间的距离的距离测量传感器等，
-用于诸如电视机、冰箱、空调等家用电器的装置，用以拍摄使用者的手势并根据手势进行设备操作，
-用于医疗或保健用途的装置，诸如内窥镜、电子显微镜和通过接收红外光进行血管造影的装置等，
-用于安保用途的装置，诸如用于预防犯罪用途的监视相机和用于个人认证用途的相机等，
-用于美容用途的装置，诸如用于拍摄皮肤图像的皮肤测量仪器和拍摄头皮图像的显微镜等，
-用于运动用途的装置，诸如用于运动用途的动作相机和可穿戴相机等，
-用于农业用途的装置，诸如用于监测田地和农作物状态的相机等。
<本技术适用的计算机的说明>
接着，控制部310的一系列处理可以通过硬件或软件来执行。在通过软件执行处理的情况下，将构成软件的程序安装在微型计算机等中。
图32是示出了其中安装有用于执行处理的程序的计算机的一个实施方案的构成例的框图。
该程序可以预先记录在作为内置在计算机中的记录介质的硬盘605或ROM 603中。
可选择地，程序可以存储(记录)在可移除的记录介质611中。可移除的记录介质611可以设置为软件包。这里，例如，可移除的记录介质611可以是软碟、只读光盘存储器(CD-ROM)、磁光(MO)盘、数字通用盘(DVD)、磁盘、半导体存储器等。
此外，可以将程序从上述可移除的记录介质611安装到计算机中，并且可以经由通信网络或广播网络下载到计算机中并安装在内置的硬盘605中。也就是说，程序可以经由用于数字卫星广播的卫星从下载站点无线地传输到计算机，或者可以经由诸如局域网(LAN)或或因特网等网络有线地传输到计算机。
计算机内置有中央处理单元(CPU)602，并且CPU 602经由总线601与输入/输出接口610连接。
当使用者操作输入部607以经由输入/输出接口610输入指令时，CPU 602响应于该指令执行存储在只读存储器(ROM)603中的程序。可选择地，CPU 602将存储在硬盘605中的程序加载到随机存取存储器(RAM)604并执行该程序。
由此，CPU 602执行流程图中的处理或框图的构成中的处理。然后，例如，CPU 602根据需要经由输入/输出接口610从输出部606输出处理结果，或者将其从通信部608发送出去以记录在硬盘605中。
此外，输入部607由键盘、鼠标、麦克风等构成。此外，输出部606由液晶显示器(LCD)、扬声器等构成。
这里，在本说明书中，由计算机根据程序执行的处理不一定需要按照流程图中说明的顺序按时间序列执行。也就是说，由计算机根据程序执行的处理包括并列或独立地执行的处理(诸如并列处理和基于对象的处理)。
此外，程序可以由一台计算机(处理器)进行处理，或者可以在多台计算机中进行分布式处理。此外，程序可以传输到远程计算机中并在远程计算机中执行。
此外，本技术的实施方案不限于上述实施方案，并且可以在不脱离本技术的范围的情况下进行各种改变。
此外，本说明书中说明的效果仅是示例性的而不是限制性的，并且可以获得其他效果。
此外，本技术可以采用以下构成。
(1)一种图像传感器，包括：
AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换；和
控制部，所述控制部用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
(2)根据(1)所述的图像传感器，
其中所述控制部选择所述有源晶体管，使得随着所述光量越小，所述第一晶体管和第二晶体管的阈值电压的变化越小，并且随着所述光量越大，所述第一晶体管和第二晶体管的时间常数越小。
(3)根据(1)或(2)所述的图像传感器，
其中所述控制部随着所述光量越大选择越少数量的晶体管作为所述有源晶体管。
(4)根据(1)～(3)中任一项所述的图像传感器，
其中所述多个晶体管包括具有不同栅极氧化膜厚度的晶体管。
(5)根据(4)所述的图像传感器，
其中所述控制部随着光量越大选择所述氧化膜厚度越大的晶体管作为所述有源晶体管。
(6)根据(4)或(5)所述的图像传感器，
其中所述多个晶体管包括所述氧化膜厚度为预定厚度的两个以上的晶体管。
(7)一种电子设备，包括：
用于使光聚焦的光学系统；和
用于接收光并拍摄图像的图像传感器，
其中所述图像传感器包括：
AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换；和
控制部，所述控制部用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
(8)一种用于图像传感器的控制装置，所述图像传感器包括AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换，
所述控制装置用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
(9)一种图像传感器的控制方法，所述图像传感器包括AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换，
所述控制方法包括进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
(10)一种用于使计算机充当用于图像传感器的控制装置的程序，所述图像传感器包括AD转换器，所述AD转换器具有比较器，所述比较器在输入级处设有差分对，所述差分对具有作为构成所述差分对的成对的第一晶体管和第二晶体管的多个晶体管，所述AD转换器通过对电平变化参考信号与由用于进行光电转换并输出电信号的拍摄部输出的所述电信号进行比较来对所述电信号进行模数(AD)转换，
所述控制装置用于进行控制，使得根据入射到所述拍摄部中的光量从所述多个晶体管中选择待操作的晶体管作为有源晶体管，并且使所述有源晶体管操作。
附图标记列表
1：光学系统
2：图像传感器
3：存储器
4：信号处理部
5：输出部
6：控制部
10：像素阵列
111，1～11M，N：像素部
20：控制部
21：像素驱动部
22：列并列AD转换器
311～31N：ADC
32：自动归零控制部
32A：自动归零信号线
33：参考信号输出部
33A：参考信号线
34：时脉输出部
34A：时脉信号线
411～41M：像素控制线
421～42N：VSL
431～43N：电流源
51：PD
52：传输Tr
53：FD
54：复位Tr
55：放大Tr
56：选择Tr
611～61N：比较器
621～62N：计数器
71：第一放大器部
72：第二放大器部
81～84：FET
85,86：开关
87,88：电容器
89：电流源
91,92：FET
93：电容器
111,1111～1115,112,1121～1123,113,1131～1133,114,115：FET
221,2211～2215,222,2221～2223,223,2231～2233,224,225：开关
310：控制部
311：光量获取部
312：LUT存储部
313：选择控制部
411～413：FET
431～433：区域
601：总线
602：CPU
603：ROM
604：RAM
605：硬盘
606：输出部
607：输入部
608：通信部
609：驱动器
610：输入/输出接口
611：可移除的记录介质

Claims (50)

1.一种成像器件，包括：
第一像素，所述第一像素配置成接收入射光并输出第一像素信号；
信号线，所述信号线连接到所述第一像素；
参考信号发生器，所述参考信号发生器配置成生成参考信号；和
比较器，所述比较器连接到所述信号线和所述参考信号发生器，其中所述比较器包括第一电路，所述第一电路包括：
第一晶体管，所述第一晶体管的栅极经由第一开关电路系统连接到所述信号线；
第二晶体管，所述第二晶体管的栅极经由所述第一开关电路系统连接到所述信号线；
第三晶体管，所述第三晶体管的栅极经由第二开关电路系统连接到所述参考信号发生器；和
第四晶体管，所述第四晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器并且其中所述第一晶体管的栅极氧化膜的第一厚度不同于所述第二晶体管的栅极氧化膜的第二厚度。
2.根据权利要求1所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第一晶体管的第一开关电路。
3.根据权利要求2所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第二晶体管的第二开关电路。
4.根据权利要求1所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第三晶体管的第一开关电路。
5.根据权利要求4所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第四晶体管的第二开关电路。
6.根据权利要求1所述的成像器件，其中所述第一开关电路系统配置成基于入射光的量进行切换。
7.根据权利要求1所述的成像器件，其中所述第二开关电路系统配置成基于入射光的量进行切换。
8.根据权利要求1所述的成像器件，其中所述第三晶体管的栅极氧化膜的第三厚度不同于所述第四晶体管的栅极氧化膜的第四厚度。
9.根据权利要求8所述的成像器件，其中所述第一电路还包括第五晶体管，所述第五晶体管的栅极经由所述第一开关电路系统连接到所述信号线。
10.根据权利要求9所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第一晶体管的第一开关电路、配置成将所述信号线连接到所述第二晶体管的第二开关电路和配置成将所述信号线连接到所述第五晶体管的第三开关电路。
11.根据权利要求10所述的成像器件，其中所述第五晶体管的栅极氧化膜的第五厚度不同于所述第一晶体管的所述栅极氧化膜的所述第一厚度和所述第二晶体管的所述栅极氧化膜的所述第二厚度。
12.根据权利要求11所述的成像器件，其中所述第一电路还包括第六晶体管，所述第六晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器。
13.根据权利要求12所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第三晶体管的第四开关电路、配置成将所述参考信号发生器连接到所述第四晶体管的第五开关电路和配置成将所述参考信号发生器连接到所述第六晶体管的第六开关电路。
14.根据权利要求13所述的成像器件，其中所述第六晶体管的栅极氧化膜的第六厚度不同于所述第三晶体管的所述栅极氧化膜的所述第三厚度和所述第四晶体管的所述栅极氧化膜的所述第四厚度。
15.根据权利要求1所述的成像器件，其中所述第一电路还包括第七晶体管，其中所述第七晶体管的栅极经由所述第一开关电路系统连接到所述信号线，并且其中所述第七晶体管的栅极氧化膜的第七厚度与所述第一晶体管的所述栅极氧化膜的所述第一厚度或所述第二晶体管的所述栅极氧化膜的所述第二厚度相同。
16.根据权利要求8所述的成像器件，其中所述第一电路还包括第八晶体管，其中所述第八晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器，并且其中所述第八晶体管的栅极氧化膜的第八厚度与所述第三晶体管的所述栅极氧化膜的所述第三厚度或所述第四晶体管的所述栅极氧化膜的所述第四厚度相同。
17.根据权利要求1所述的成像器件，其中所述比较器还包括第二电路，所述第二电路配置成接收来自所述第一电路的比较结果信号并输出放大的比较结果信号。
18.根据权利要求17所述的成像器件，其中所述第二电路包括第一晶体管，所述第一晶体管的栅极连接到所述第一电路。
19.根据权利要求18所述的成像器件，其中所述第二电路还包括第二晶体管，其中所述第二晶体管的栅极连接到电容器，所述第二晶体管的源极接地，并且所述第二晶体管的漏极连接到所述第一晶体管。
20.根据权利要求1所述的成像器件，还包括控制部，所述控制部配置成基于由所述第一像素接收的入射光的量来选择连接到所述信号线的至少一个晶体管和连接到所述参考信号发生器的至少一个晶体管作为有源晶体管。
21.根据权利要求20所述的成像器件，其中被所述控制部选择作为有源晶体管的晶体管的数量随着由所述第一像素接收的入射光的量的增大而减少。
22.根据权利要求1所述的成像器件，还包括多个像素，所述多个像素包括所述第一像素，其中所述多个像素中的每个像素配置成接收入射光并输出像素信号。
23.根据权利要求22所述的成像器件，其中所述多个像素中的每个像素连接到所述信号线。
24.一种电子设备，包括根据权利要求1所述的成像器件。
25.根据权利要求24所述的电子设备，还包括光学系统，所述光学系统配置成将光聚焦在所述第一像素上。
26.一种成像器件，包括：
第一像素，所述第一像素配置成接收入射光并输出第一像素信号；
信号线，所述信号线连接到所述第一像素；
参考信号发生器，所述参考信号发生器配置成生成参考信号；和
比较器，所述比较器连接到所述信号线和所述参考信号发生器，其中所述比较器包括第一电路，所述第一电路包括：
第一晶体管，所述第一晶体管的栅极经由第一开关电路系统连接到所述信号线；
第二晶体管，所述第二晶体管的栅极经由所述第一开关电路系统连接到所述信号线；
第三晶体管，所述第三晶体管的栅极经由第二开关电路系统连接到所述参考信号发生器；
第四晶体管，所述第四晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器；和
第五晶体管，所述第五晶体管的栅极经由所述第一开关电路系统连接到所述信号线。
27.根据权利要求26所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第一晶体管的第一开关电路。
28.根据权利要求27所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第二晶体管的第二开关电路。
29.根据权利要求26所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第三晶体管的第一开关电路。
30.根据权利要求29所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第四晶体管的第二开关电路。
31.根据权利要求26所述的成像器件，其中所述第一开关电路系统配置成基于入射光的量进行切换。
32.根据权利要求26所述的成像器件，其中所述第二开关电路系统配置成基于入射光的量进行切换。
33.根据权利要求26所述的成像器件，其中所述第一晶体管的栅极氧化膜的第一厚度不同于所述第二晶体管的栅极氧化膜的第二厚度。
34.根据权利要求33所述的成像器件，其中所述第三晶体管的栅极氧化膜的第三厚度不同于所述第四晶体管的栅极氧化膜的第四厚度。
35.根据权利要求26所述的成像器件，其中所述第一开关电路系统包括配置成将所述信号线连接到所述第一晶体管的第一开关电路、配置成将所述信号线连接到所述第二晶体管的第二开关电路和配置成将所述信号线连接到所述第五晶体管的第三开关电路。
36.根据权利要求35所述的成像器件，其中所述第五晶体管的栅极氧化膜的第五厚度不同于所述第一晶体管的所述栅极氧化膜的所述第一厚度和所述第二晶体管的所述栅极氧化膜的所述第二厚度。
37.根据权利要求36所述的成像器件，其中所述第一电路还包括第六晶体管，所述第六晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器。
38.根据权利要求37所述的成像器件，其中所述第二开关电路系统包括配置成将所述参考信号发生器连接到所述第三晶体管的第四开关电路、配置成将所述参考信号发生器连接到所述第四晶体管的第五开关电路和配置成将所述参考信号发生器连接到所述第六晶体管的第六开关电路。
39.根据权利要求38所述的成像器件，其中所述第六晶体管的栅极氧化膜的第六厚度不同于所述第三晶体管的所述栅极氧化膜的所述第三厚度和所述第四晶体管的所述栅极氧化膜的所述第四厚度。
40.根据权利要求33所述的成像器件，其中所述第一电路还包括第七晶体管，其中所述第七晶体管的栅极经由所述第一开关电路系统连接到所述信号线，并且其中所述第七晶体管的栅极氧化膜的第七厚度与所述第一晶体管的所述栅极氧化膜的所述第一厚度或所述第二晶体管的所述栅极氧化膜的所述第二厚度相同。
41.根据权利要求34所述的成像器件，其中所述第一电路还包括第八晶体管，其中所述第八晶体管的栅极经由所述第二开关电路系统连接到所述参考信号发生器，并且其中所述第八晶体管的栅极氧化膜的第八厚度与所述第三晶体管的所述栅极氧化膜的所述第三厚度或所述第四晶体管的所述栅极氧化膜的所述第四厚度相同。
42.根据权利要求26所述的成像器件，其中所述比较器还包括第二电路，所述第二电路配置成接收来自所述第一电路的比较结果信号并输出放大的比较结果信号。
43.根据权利要求42所述的成像器件，其中所述第二电路包括第一晶体管，所述第一晶体管的栅极连接到所述第一电路。
44.根据权利要求43所述的成像器件，其中所述第二电路还包括第二晶体管，其中所述第二晶体管的栅极连接到电容器，所述第二晶体管的源极接地，并且所述第二晶体管的漏极连接到所述第一晶体管。
45.根据权利要求26所述的成像器件，还包括控制部，所述控制部配置成基于由所述第一像素接收的入射光的量来选择连接到所述信号线的至少一个晶体管和连接到所述参考信号发生器的至少一个晶体管作为有源晶体管。
46.根据权利要求45所述的成像器件，其中被所述控制部选择作为有源晶体管的晶体管的数量随着由所述第一像素接收的入射光的量的增大而减少。
47.根据权利要求26所述的成像器件，还包括多个像素，所述多个像素包括所述第一像素，其中所述多个像素中的每个像素配置成接收入射光并输出像素信号。
48.根据权利要求47所述的成像器件，其中所述多个像素中的每个像素连接到所述信号线。
49.一种电子设备，包括根据权利要求26所述的成像器件。
50.根据权利要求49所述的电子设备，还包括光学系统，所述光学系统配置成将光聚焦在所述第一像素上。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107736015B (zh) 2015-12-22 2021-02-19 索尼公司 图像传感器、电子设备、控制装置、控制方法和程序
US10750111B2 (en) * 2018-02-23 2020-08-18 Omnivision Technologies, Inc. CMOS image sensor with divided bit lines
KR20210042906A (ko) 2018-08-16 2021-04-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 소자
JP7299680B2 (ja) * 2018-08-23 2023-06-28 キヤノン株式会社 撮像装置及び撮像システム
JP2022046832A (ja) * 2019-01-22 2022-03-24 ソニーセミコンダクタソリューションズ株式会社 回路基板、半導体装置、および、電子機器
KR102684974B1 (ko) 2019-02-11 2024-07-17 삼성전자주식회사 Cds 회로, 이미지 센서 및 cds 회로의 출력 신호 분산 방법
CN112311964B (zh) * 2019-07-26 2022-06-07 华为技术有限公司 一种像素采集电路、动态视觉传感器以及图像采集设备
CN112825548B (zh) * 2019-11-21 2024-03-01 格科微电子（上海）有限公司 降低图像传感器电路串扰的实现方法
CN111510651B (zh) * 2020-04-26 2022-09-06 Oppo广东移动通信有限公司 一种图像传感电路、图像传感器及终端设备
KR20220033255A (ko) * 2020-09-09 2022-03-16 에스케이하이닉스 주식회사 아날로그-디지털 변환 회로 및 이미지 센서
JP2022119066A (ja) * 2021-02-03 2022-08-16 キヤノン株式会社 撮像装置、撮像システムおよび移動体

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407724A (zh) * 2001-08-31 2003-04-02 株式会社日立制作所 半导体器件
US6788237B1 (en) * 2001-03-30 2004-09-07 Pixim, Inc. Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors
CN103258829A (zh) * 2012-02-16 2013-08-21 索尼公司 固态成像装置、图像传感器及其制造方法以及电子设备
CN103581581A (zh) * 2012-07-20 2014-02-12 索尼公司 固态成像器件以及制造方法
CN104079841A (zh) * 2013-03-29 2014-10-01 索尼公司 比较器、固态成像器件、电子装置及驱动方法
CN104660923A (zh) * 2013-11-15 2015-05-27 佳能株式会社 比较器电路、成像装置和比较器电路的控制方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239646B1 (en) * 1998-10-29 2001-05-29 Cypress Semiconductor Corp. High-speed, multiple-input multiplexer scheme
US7398054B2 (en) * 2003-08-29 2008-07-08 Zih Corp. Spatially selective UHF near field microstrip coupler device and RFID systems using device
JP4281822B2 (ja) * 2007-05-11 2009-06-17 ソニー株式会社 固体撮像装置、撮像装置
JP5067011B2 (ja) * 2007-05-18 2012-11-07 ソニー株式会社 固体撮像装置、撮像装置、電子機器
JP2009124514A (ja) 2007-11-15 2009-06-04 Sony Corp 固体撮像素子、およびカメラシステム
JP5266884B2 (ja) * 2008-05-30 2013-08-21 ソニー株式会社 固体撮像装置、撮像装置、画素駆動方法
CN102334293B (zh) * 2009-09-11 2014-12-10 松下电器产业株式会社 模拟/数字变换器、图像传感器系统、照相机装置
JP5704939B2 (ja) 2011-01-31 2015-04-22 オリンパス株式会社 撮像装置
JP5686765B2 (ja) * 2011-07-21 2015-03-18 キヤノン株式会社 撮像装置およびその制御方法
JP5812959B2 (ja) 2011-12-15 2015-11-17 キヤノン株式会社 撮像装置
CN104662892B (zh) 2012-10-25 2017-11-21 夏普株式会社 固体摄像装置
TWI634791B (zh) 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device
JP2016201649A (ja) * 2015-04-09 2016-12-01 キヤノン株式会社 撮像装置、撮像システム、および撮像装置の駆動方法
CN107736015B (zh) 2015-12-22 2021-02-19 索尼公司 图像传感器、电子设备、控制装置、控制方法和程序

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788237B1 (en) * 2001-03-30 2004-09-07 Pixim, Inc. Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors
CN1407724A (zh) * 2001-08-31 2003-04-02 株式会社日立制作所 半导体器件
CN103258829A (zh) * 2012-02-16 2013-08-21 索尼公司 固态成像装置、图像传感器及其制造方法以及电子设备
CN103581581A (zh) * 2012-07-20 2014-02-12 索尼公司 固态成像器件以及制造方法
CN104079841A (zh) * 2013-03-29 2014-10-01 索尼公司 比较器、固态成像器件、电子装置及驱动方法
CN104660923A (zh) * 2013-11-15 2015-05-27 佳能株式会社 比较器电路、成像装置和比较器电路的控制方法

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