CN110136667A - 一种驱动电路 - Google Patents

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    • G09G3/3696—Generation of voltages supplied to electrode drivers

Abstract

本发明提供一种驱动电路，包括：系统芯片，提供启动信号，并根据启动信号生成相互之间具有预设的延迟时间的第一时钟信号；电平转换电路，电平转化电路的输入端与系统芯片的输出端连接，电平转换电路的输出端与阵列基板栅极驱动电路的输入端连接，用于接收每个第一时钟信号，并将每个第一时钟信号进行电平转换得到对应的第二时钟信号，以及将第二时钟信号输出至阵列基板栅极驱动电路中；其中，电平转化电路包括至少两个相互并联的电平转换芯片，并且每个电平转换芯片接收的第一时钟信号不重复。本发明的有益效果：驱动不同需求的阵列基板栅极驱动电路，而且电路设计简单，以降低使用成本。

Description

一种驱动电路
技术领域
本发明涉及电路技术领域，尤其涉及一种驱动电路。
背景技术
随着科技和经济的发展，UHD(Ultra High Definition，超高清)屏(该液晶屏的物理分辨率为4K)液晶电视已经成为了主流产品。并且现有技术中的4K液晶电视会采用阵列基板栅极驱动(Gate Driver on Array，GOA)技术，从而将栅极驱动器集成到液晶面板(lcdpanel)上，使得栅极驱动器和液晶面板成为一个整体，使得液晶屏幕更薄、分辨率更高、稳定性和抗振性更好。并且目前的GOA技术大多采用电平转换芯片(levleshift)产生控制信号来驱动液晶面板工作。
然而目前的电平转换芯片最多可以输出8个时钟信号，2个低频信号和一个启动信号，因此现有技术中的电平转换芯片无法满足需求8个以上的时钟信号的GOA电路。
发明内容
针对现有技术中存在的上述问题，现提供一种旨在驱动不同需求的阵列基板栅极驱动电路和降低使用成本的驱动电路。
具体技术方案如下：
一种驱动电路，与阵列基板栅极驱动电路连接，其中，驱动电路包括：
系统芯片，提供启动信号，并根据启动信号生成相互之间具有预设的延迟时间的第一时钟信号；
电平转换电路，电平转化电路的输入端与系统芯片的输出端连接，电平转换电路的输出端与阵列基板栅极驱动电路的输入端连接，用于接收每个第一时钟信号，并将每个第一时钟信号进行电平转换得到对应的第二时钟信号，以及将第二时钟信号输出至阵列基板栅极驱动电路中；
其中，电平转化电路包括至少两个相互并联的电平转换芯片，每个电平转换芯片用于接收对应的第一时钟信号，以将每个第一时钟信号进行电平转换得到对应的第二时钟信号，并且每个电平转换芯片接收的第一时钟信号不重复。
优选的，驱动电路，其中，每个电平转换芯片连接同一电源端和同一接地端。
优选的，驱动电路，其中，每个电平转换芯片均接收启动信号。
优选的，驱动电路，其中，每个第一时钟信号的电压为3.3V或0V。
优选的，驱动电路，其中，每个第二时钟信号的电压大于25V；和/或
每个第二时钟信号的电压小于-6V。
优选的，驱动电路，其中，电平转化电路包括第一电平转换芯片，第一电平转换芯片接收6个第一时钟信号，并输出对应的6个第二时钟信号。
优选的，驱动电路，其中，电平转化电路包括第二电平转换芯片，第二电平转换芯片接收4个第一时钟信号，并输出对应的4个第二时钟信号。
优选的，驱动电路，其中，系统芯片还输出两个第一低频信号。
优选的，驱动电路，其中，电平转化电路包括第二电平转换芯片，第二电平转换芯片接收两个第一低频信号，并将每个第一低频信号进行电平转换得到对应的第二低频信号，以及将第二时钟信号和第二低频信号输出至阵列基板栅极驱动电路中。
优选的，驱动电路，其中，电平转化电路包括第二电平转换芯片，电平转换芯片输出2个第二低频信号。
上述技术方案具有如下优点或有益效果：通过设置多个相互并联的电平转换芯片可以将多个第一时钟信号进行电平转换以得到第二时钟信号，从而驱动不同需求的阵列基板栅极驱动电路，而且电路设计简单，以降低使用成本。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明驱动电路的实施例的结构示意图；
图2为本发明驱动电路的实施例的系统芯片的工作原理图；
图3为本发明驱动电路的实施例的第一电平转换芯片的原理图；
图4为本发明驱动电路的实施例的第二电平转换芯片的原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种驱动电路，与阵列基板栅极驱动电路连接，如图1所示，驱动电路包括：
系统芯片1，提供启动信号STV，并根据启动信号STV生成相互之间具有预设的延迟时间的第一时钟信号；
电平转换电路2，电平转化电路的输入端与系统芯片1的输出端连接，电平转换电路2的输出端与阵列基板栅极驱动电路的输入端连接，用于接收每个第一时钟信号，并将每个第一时钟信号进行电平转换得到对应的第二时钟信号，以及将第二时钟信号输出至阵列基板栅极驱动电路中；
在上述实施例中，先通过系统芯片1根据启动信号STV生成相互之间具有预设的延迟时间的第一时钟信号，并且根据时间顺序依次输出第一时钟信号到电平转换电路2中，通过电平转换芯片将第一时钟信号转化为第二时钟信号，从而通过第二时钟信号来驱动阵列基板栅极驱动电路，进而增加驱动电路的稳定性，并通过简单的电路设计以降低使用成本。
如图2所示，第一时钟信号可以依次为第一时钟信号一CLK1、第一时钟信号二CLK2、第一时钟信号三CLK3……第一时钟信号九CLK9、第一时钟信号十CLK10，第一低频信号可以依次为第一低频信号一LC_VDDODD和第一低频信号二LC_VDDEVEN。
每个相邻的第一时钟信号之间都具有延迟时间。
例如，启动信号STV会生成有第一高电平时间T1，系统芯片1可以根据启动信号STV的第一高电平时间T1生成相互之间具有预设的延迟时间的第一时钟信号一CLK1、第一时钟信号二CLK2、第一时钟信号三CLK3……第一时钟信号九CLK9和第一时钟信号十CLK10；其中，启动信号STV的下降沿和第一时钟信号一CLK1的下降沿之间具有第一时间差T2，而第一时钟信号一CLK1的下降沿和第一时钟信号二CLK2的下降沿之间具有第二时间差T3，以此类推，每个相邻的第一时钟信号的下降沿之间都具有一个时间差，每个时间差相等；但是每个第一时钟信号的高电平时间T4和低电平时间T5均相等；同时每个第一低频信号的周期时间T6相等。
其中，电平转化电路包括至少两个相互并联的电平转换芯片，每个电平转换芯片用于接收对应的第一时钟信号，以将每个第一时钟信号进行电平转换得到对应的第二时钟信号，并且每个电平转换芯片接收的第一时钟信号不重复。
在上述实施例中，通过设置多个相互并联的电平转换芯片可以将多个第一时钟信号进行电平转换以得到第二时钟信号，从而驱动不同需求的阵列基板栅极驱动电路，而且电路设计简单，以降低使用成本。
在上述实施例中的一个电平转换芯片可以输出6个第二时钟信号，两个相互并联的电平转换芯片可以输出12个第二时钟信号，三个相互并联的电平转换芯片可以输出18个第二时钟信号，以此类推，本发明可以驱动对第二时钟信号的数量有不同需求的阵列基板栅极驱动电路，从而提高兼容性。
进一步地，在上述实施例中，由于系统芯片1的电压一般为3.3V或0V的逻辑电压，因此系统芯片1输出的每个第一时钟信号的电压为3.3V或0V。
进一步地，在上述实施例中，可以通过，因此通过电平转换电路2将逻辑电压转化为25V以上的开启电压和-6V以下的关闭电压，即实现每个第二时钟信号的电压可以大于25V；和/或每个第二时钟信号的电压可以小于-6V。
进一步地，在上述实施例中，每个电平转换芯片的电源引脚连接同一电源端，每个电平转换芯片的接地引脚同一接地端，从而实现多个电平转换芯片的同步转换。
进一步地，作为优选的实施方式，第一时钟信号可以为10个，可以应用于需求10个第二时钟信号的阵列基板栅极驱动电路中。
电平转化电路包括第一电平转换芯片21和第二电平转换芯片21，第一电平转换芯片21接收6个第一时钟信号，并输出对应的6个第二时钟信号，第二电平转换芯片21接收4个第一时钟信号，并输出对应的4个第二时钟信号。
进一步地，在上述实施例中，系统芯片1还输出两个第一低频信号。
进一步地，作为优选的实施方式，电平转换电路2包括：
第一电平转换芯片21，接收启动信号STV和多个对应的第一时钟信号，并将第一时钟信号进行电平转换得到对应的第二时钟信号，以及根据上述启动信号STV将对应的第二时钟信号输出至阵列基板栅极驱动电路中；
第二电平转换芯片21，接收启动信号STV、多个不同于第一电平转换芯片21的第一时钟信号的第一时钟信号和两个第一低频信号，并将第一时钟信号进行电平转换得到对应的第二时钟信号，和将每个第一低频信号进行电平转换得到对应的第二低频信号，以及根据上述启动信号STV将第二时钟信号和第二低频信号输出至阵列基板栅极驱动电路中。
其中，上述第一电平转换芯片21和第二电平转换芯片21接收的启动信号STV为同一启动信号STV，从而实现第一电平转换芯片21和第二电平转换芯片21的同步工作。
进一步地，在上述实施例中，第一电平转换芯片21输出6个第二时钟信号。
进一步地，在上述实施例中，电平转换芯片输出4个第二时钟信号和2个第二低频信号。
进一步地，作为优选的实施方式，阵列基板栅极驱动电路可以需要10个第二时钟信号和两个第二低频信号，因此电平转换电路2需要接收10个第一时钟信号和两个第一低频信号，其中第一时钟信号可以依次为第一时钟信号一CLK1、第一时钟信号二CLK2、第一时钟信号三CLK3……第一时钟信号九CLK9、第一时钟信号十CLK10，第一低频信号可以依次为第一低频信号一LC_VDDODD和第一低频信号二LC_VDDEVEN。
电平转换电路2包括：
如图3所示，第一电平转换芯片21的输入引脚分别接收启动信号STV、第一时钟信号一CLK1、第一时钟信号二CLK2、第一时钟信号三CLK3、第一时钟信号六CLK6、第一时钟信号七CLK7和第一时钟信号八CLK8，并将第一时钟信号进行电平转换得到对应的第二时钟信号，以及在上述启动信号STV的作用下，第一电平转换芯片21的输出引脚对应输出第二时钟信号一CLK1_OUT、第二时钟信号二CLK2_OUT、第二时钟信号三CLK3_OUT、第二时钟信号六CLK6_OUT、第二时钟信号七CLK7_OUT和第二时钟信号八CLK8_OUT；
如图4所示，第二电平转换芯片21的输入引脚分别接收启动信号STV、第一时钟信号四CLK4、第一时钟信号五CLK5、第一时钟信号九CLK9、第一时钟信号十CLK10、第一低频信号一LC_VDDODD和第一低频信号二LC_VDDEVEN，并将第一时钟信号进行电平转换得到对应的第二时钟信号，和将每个第一低频信号进行电平转换得到对应的第二低频信号，以及在上述启动信号STV的作用下，第一电平转换芯片21的输出引脚对应输出第二时钟信号四CLK4_OUT、第二时钟信号五CLK5_OUT、第二时钟信号九CLK9_OUT、第二时钟信号十CLK10_OUT、第二低频信号一VDDODD和第二低频信号二VDDEVEN。
其中，需要说明的是，第一电平转换芯片21和第二电平转换芯片21接收的第一时钟信号的接收顺序不是固定的，可以根据需求自设定。
在上述实施方式中，系统芯片1输出引脚分别与第一电平转换芯片21和第二电平转换芯片21的输入引脚连接。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种驱动电路，与阵列基板栅极驱动电路连接，其特征在于，所述驱动电路包括：
一系统芯片，提供一启动信号，并根据所述启动信号生成相互之间具有预设的延迟时间的第一时钟信号；
一电平转换电路，所述电平转化电路的输入端与所述系统芯片的输出端连接，所述电平转换电路的输出端与所述阵列基板栅极驱动电路的输入端连接，用于接收每个所述第一时钟信号，并将每个所述第一时钟信号进行电平转换得到对应的第二时钟信号，以及将所述第二时钟信号输出至所述阵列基板栅极驱动电路中；
其中，所述电平转化电路包括至少两个相互并联的电平转换芯片，每个所述电平转换芯片用于接收对应的所述第一时钟信号，以将每个所述第一时钟信号进行电平转换得到对应的第二时钟信号，并且每个所述电平转换芯片接收的所述第一时钟信号不重复。
2.如权利要求1所述的驱动电路，其特征在于，每个所述电平转换芯片连接同一电源端和同一接地端。
3.如权利要求1所述的驱动电路，其特征在于，每个所述电平转换芯片均接收所述启动信号。
4.如权利要求1所述的驱动电路，其特征在于，每个所述第一时钟信号的电压为3.3V或0V。
5.如权利要求1所述的驱动电路，其特征在于，每个所述第二时钟信号的电压大于25V；和/或
每个所述第二时钟信号的电压小于-6V。
6.如权利要求1所述的驱动电路，其特征在于，所述电平转化电路包括第一电平转换芯片，所述第一电平转换芯片接收6个所述第一时钟信号，并输出对应的6个所述第二时钟信号。
7.如权利要求1所述的驱动电路，其特征在于，所述电平转化电路包括第二电平转换芯片，所述第二电平转换芯片接收4个所述第一时钟信号，并输出对应的4个所述第二时钟信号。
8.如权利要求1所述的驱动电路，其特征在于，所述系统芯片还输出两个第一低频信号。
9.如权利要求8所述的驱动电路，其特征在于，所述电平转化电路包括第二电平转换芯片，所述第二电平转换芯片接收两个所述第一低频信号，并将每个所述第一低频信号进行电平转换得到对应的第二低频信号，以及将所述第二时钟信号和所述第二低频信号输出至所述阵列基板栅极驱动电路中。
10.如权利要求9所述的驱动电路，其特征在于，所述电平转化电路包括第二电平转换芯片，所述电平转换芯片输出2个所述第二低频信号。
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