KR20130141996A - 게이트 드라이버 및 이를 포함하는 장치들 - Google Patents

게이트 드라이버 및 이를 포함하는 장치들 Download PDF

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Abstract

본 발명에 따른 게이트 드라이버는 복수의 게이트 라인을 구동시키기 위해 타이밍 컨트롤러로부터 입력되는 제어 신호에 기초하여 게이트 클럭 신호를 생성하고, 생성된 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 변환부; 및 상기 변환부의 출력 신호에 기초하여 상기 복수의 게이트 라인으로 복수의 게이트 라인 구동 신호를 출력하는 출력 회로를 포함하며, 상기 변환부는, 제1 입력 신호를 입력받아 제1 게이트 클럭 신호를 출력하고, 상기 제1 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제1 변환부; 및 제2 입력 신호를 입력받아 제2 게이트 클럭 신호를 출력하고, 상기 제2 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제2 변환부를 포함하며, 상기 제어 신호는 복수의 비트들로 구성된 디지털 신호이며, 상기 제1 입력 신호는 상기 복수의 비트들 중 제1 부분이고, 상기 제2 입력 신호는 상기 복수의 비트 중 제2 부분이다.

Description

게이트 드라이버 및 이를 포함하는 장치들{GATE DRIVER AND DEVICES INCLUDING THE SAME}
본 발명은 게이트 드라이버에 관한 것으로, 보다 구체적으로는 칩(chip) 사이즈를 감소시킬 수 있는 게이트 드라이버 및 이를 포함하는 장치들에 관한 것이다.
LCD(liquid crystal display)는 전계(electric field)를 이용하여 유전 이방성(dielectric anisotropy)을 갖는 액정의 광투과율을 조절함으로써 이미지를 디스플레이할 수 있다.
이러한 LCD는 컬러 필터 어레이(color filter array)가 형성된 컬러 필터 기판과, 박막 트랜지스터 어레이(thin film transistor array)가 형성된 박막 트랜지스터 기판을 포함할 수 있다.
공통 전압을 공급할 수 있는 공통 전극은 컬러 필터 기판에 형성되고, 데이터 신호를 개별적으로 공급할 수 있는 복수의 화소 전극들은 박막 트랜지스터 기판에 매트릭스 형태로 형성될 수 있다.
박막 트랜지스터 기판은 복수의 화소 전극들을 각각 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어할 수 있는 게이트 라인(gate line), 박막 트랜지스터로 데이터 신호를 공급할 수 있는 소스 라인(source line)을 포함할 수 있다.
또한, LCD 드라이버(driver)는 LCD를 구동시키기 위한 장치로써, 게이트 라인들을 구동할 수 있는 게이트 드라이버, 소스 라인들을 구동할 수 있는 소스 드라이버, 게이트 드라이버와 소스 드라이버를 제어할 수 있는 컨트롤러를 포함할 수 있다.
이때, 게이트 드라이버는 복수의 게이트 라인들 각각에 대응하는 복수의 레벨 쉬프터를 구비하고 있기 때문에 게이트 드라이버의 사이즈가 증가하게 되며, 이로 인해 게이트 드라이버가 구비된 전자 장치를 소형화하는데 어려움이 있다. 따라서, 게이트 드라이버의 사이즈를 감소시킬 수 있는 방안이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 칩 사이즈를 감소시킬 수 있는 게이트 드라이버 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 게이트 드라이버는 복수의 게이트 라인을 구동시키기 위해 타이밍 컨트롤러로부터 입력되는 제어 신호에 기초하여 게이트 클럭 신호를 생성하고, 생성된 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 변환부; 및 상기 변환부의 출력 신호에 기초하여 상기 복수의 게이트 라인으로 복수의 게이트 라인 구동 신호를 출력하는 출력 회로를 포함하며, 상기 변환부는, 제1 입력 신호를 입력받아 제1 게이트 클럭 신호를 출력하고, 상기 제1 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제1 변환부; 및 제2 입력 신호를 입력받아 제2 게이트 클럭 신호를 출력하고, 상기 제2 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제2 변환부를 포함하며, 상기 제어 신호는 복수의 비트(bit)들로 구성된 디지털 신호이며, 상기 제1 입력 신호는 상기 복수의 비트들 중 제1 부분이고, 상기 제2 입력 신호는 상기 복수의 비트 중 제2 부분이다.
상기 제1 부분은 상기 제어 신호에 대한 상위 비트이고, 상기 제2 부분은 상기 제어 신호에 대한 하위 비트이다.
상기 제어 신호가 5 비트인 경우, 상기 제1 입력 신호는 2 비트이고 상기 제2 입력 신호는 3 비트이다.
상기 제1 입력 신호와 상기 제2 입력 신호는 서로 다른 비트 값을 갖는다.
상기 제1 변환부는, 상기 제1 입력 신호를 입력받아 상기 제1 게이트 클럭 신호를 생성하여 출력하는 제1 디코더; 및 상기 제1 게이트 클럭 신호의 레벨을 쉬프트시키고, 레벨 쉬프트된 신호를 출력하는 제1 레벨 쉬프터 유닛을 포함하며, 상기 제2 변환부는, 상기 제2 입력 신호를 입력받아 상기 제2 게이트 클럭 신호를 생성하여 출력하는 제2 디코더; 및 상기 제2 게이트 클럭 신호의 레벨을 쉬프트시키고, 레벨 쉬프트된 신호를 출력하는 제2 레벨 쉬프터 유닛을 포함한다.
상기 제1 입력 신호가 N-비트(N은 1 이상의 자연수) 값이고 상기 제2 입력 신호가 M-비트(M은 1 이상의 자연수) 값인 경우, 상기 제1 레벨 쉬프터 유닛은 2N개의 레벨 쉬프터들을 포함하고 상기 제2 레벨 쉬프터 유닛은 2M개의 레벨 쉬프터들을 포함한다.
상기 출력 회로는, 상기 제1 레벨 쉬프터 유닛의 출력 신호와 상기 제2 레벨 쉬프터 유닛의 출력 신호를 입력받아 논리 연산을 수행한 결과에 기초하여 상기 복수의 게이트 라인 구동 신호를 출력한다.
상기 출력 회로는, 상기 복수의 게이트 라인 각각에 대응하는 복수의 논리 게이트를 포함하며, 상기 복수의 논리 게이트 각각은 AND 게이트 및 NAND 게이트 중 하나를 포함한다.
본 발명의 실시 예에 따른 디스플레이 장치는 매트릭스 형태로 배열된 복수의 픽셀들을 포함하는 디스플레이 패널; 복수의 제어 신호를 출력하는 타이밍 컨트롤러; 상기 타이밍 컨트롤러로부터 출력되는 상기 복수의 제어 신호 중 제1 제어 신호에 기초하여 복수의 게이트 라인들로 복수의 게이트 라인 구동 신호들을 출력하는 게이트 드라이버; 및 상기 타이밍 컨트롤러로부터 출력되는 상기 복수의 제어 신호 중 제2 제어 신호에 기초하여 복수의 소스 라인들로 복수의 데이터 신호들을 출력하는 소스 드라이버를 포함하며, 상기 게이트 드라이버는, 상기 타이밍 컨트롤러로부터 출력되는 상기 제1 제어 신호에 기초하여 게이트 클럭 신호를 생성하고, 생성된 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 변환부; 및 상기 변환부의 출력 신호에 기초하여 상기 복수의 게이트 라인 구동 신호들을 출력하는 출력 회로를 포함하며, 상기 변환부는, 제1 입력 신호를 입력받아 제1 게이트 클럭 신호를 출력하고, 상기 제1 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제1 변환부; 및 제2 입력 신호를 입력받아 제2 게이트 클럭 신호를 출력하고, 상기 제2 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제2 변환부를 포함한다.
본 발명의 실시 예에 따른 게이트 드라이버는 상기 게이트 드라이버에 구비되는 레벨 쉬프터(level shifter)의 개수를 감소시킴으로써, 게이트 드라이버의 사이즈를 감소시키고 전력 소모를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 게이트 드라이버를 포함하는 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 게이트 드라이버의 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 게이트 드라이버의 블록도이다.
도 4는 도 3에 도시된 게이트 드라이버의 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 게이트 드라이버의 출력 신호의 파형도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 게이트 드라이버의 동작 방법을 나타내는 흐름도이다.
도 7은 도 1의 디스플레이 장치를 포함하는 전자 장치의 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 게이트 드라이버를 포함하는 디스플레이 장치의 블록도이다. 도 1을 참조하면, 디스플레이 장치(display device; 100)는 타이밍 컨트롤러(Timing Controller; 110), 게이트 드라이버(gate driver; 120), 소스 드라이버(source driver; 130), 및 디스플레이 패널(display panel; 140)을 포함할 수 있다.
타이밍 컨트롤러(110)는 게이트 드라이버(120) 및 소스 드라이버(130)를 제어하기 위한 복수의 제어 신호들(CS1 및 CS2)을 발생한다.
게이트 드라이버(120)는 복수의 게이트 라인들(gate lines; G1 내지 Gm, 여기서 m은 자연수)에 접속되며, 타이밍 컨트롤러(110)로부터 출력된 제1 제어 신호(CS1)에 응답하여 복수의 게이트 라인들(G1 내지 Gm)을 구동시키기 위한 복수의 게이트 라인 구동 신호들을 출력할 수 있다.
소스 드라이버(130)는 복수의 소스 라인들(source lines; Y1 내지 Yn, 여기서 n은 자연수)에 접속되며, 타이밍 컨트롤러(110)로부터 출력된 제2 제어 신호(CS2)에 응답하여 복수의 소스 라인들(Y1 내지 Yn)을 구동시키기 위한 복수의 데이터 신호들을 출력할 수 있다.
디스플레이 패널(140)은 행(row) 방향으로 형성된 복수의 게이트 라인들(G1 내지 Gm)과 열(column) 방향으로 형성된 복수의 소스 라인들(Y1 내지 Yn) 사이에 매트릭스 형태로 배열된 복수의 픽셀들(미도시)을 포함할 수 있다.
디스플레이 패널(140)은 TFT-LCD(thin film transistor-liquid crystal display) 패널, LED(light emitting diode) 디스플레이 패널, 또는 OLED(organic LED) 디스플레이 패널 등으로 구현될 수 있다.
도 2는 도 1에 도시된 게이트 드라이버의 블록도이다. 도 1 내지 도 2를 참조하면, 게이트 드라이버(120)는 제1 변환부(121), 제2 변환부(124) 및 출력 회로(127)를 포함할 수 있다.
제1 변환부(121)는 타이밍 컨트롤러(110)로부터 출력된 제1 제어 신호(CS1) 중 제1 입력 신호(CS1_1)를 입력받아 출력 신호(OS1_0 내지 OS1_p, p는 1 이상의 자연수)를 생성하여 출력 회로(127)로 출력하며, 제1 디코더(122) 및 제1 레벨 쉬프터 유닛(123)을 포함한다.
제1 디코더(122)는 비트(bit) 값 형태의 제1 입력 신호(CS1_1)를 입력받아 복수의 제1 게이트 클럭 신호(GCLK1)를 생성하여 출력한다.
제1 레벨 쉬프터 유닛(123)은 제1 입력 신호(CS1_1)의 비트 값에 따른 복수의 레벨 쉬프터들을 포함하며, 복수의 레벨 쉬프터들 각각은 제1 디코더(122)로부터 출력되는 복수의 제1 게이트 클럭 신호(GCLK1)의 레벨을 쉬프트시키고 레벨 쉬프트된 신호(OS1_0 내지 OS1_p)를 출력한다.
또한, 제2 변환부(124)는 타이밍 컨트롤러(110)로부터 출력된 제1 제어 신호(CS1) 중 제2 입력 신호(CS1_2)를 입력받아 출력 신호(OS2_0 내지 OS2_q, q는 1 이상의 자연수)를 생성하여 출력 회로(127)로 출력하며, 제2 디코더(125) 및 제2 레벨 쉬프터 유닛(126)을 포함한다.
제2 디코더(125)는 비트 값 형태의 제2 입력 신호(CS1_2)를 입력받아 복수의 제2 게이트 클럭 신호(GCLK2)를 생성하여 출력한다.
제2 레벨 쉬프터 유닛(126)은 제2 입력 신호(CS1_2)의 비트 값에 따른 복수의 레벨 쉬프터들을 포함하며, 복수의 레벨 쉬프터들 각각은 제2 디코더(125)로부터 출력되는 복수의 제2 게이트 클럭 신호(GCLK2)의 레벨을 쉬프트시키고 레벨 쉬프트된 신호(OS2_0 내지 OS2_q)를 출력한다.
이때, 제1 입력 신호(CS1_1)는 제1 제어 신호(CS1)에 대한 상위 비트이고 제2 입력 신호(CS1_2)는 제1 제어 신호(CS1)에 대한 하위 비트이며, 제1 입력 신호(CS1_1)와 제2 입력 신호(CS1_2)는 서로 다른 비트 값을 갖는 신호일 수 있다.
또한, 제1 레벨 쉬프터 유닛(123)과 제2 레벨 쉬프터 유닛(126) 각각은 서로 다른 비트 값을 갖는 제1 입력 신호(CS1_1) 및 제2 입력 신호(CS1_2)에 기초하여 서로 다른 개수의 레벨 쉬프터들을 포함할 수 있다.
출력 회로(127)는 제1 변환부(121)의 출력 신호(OS1_0 내지 OS1_p) 및 제2 변환부(124)의 출력 신호(OS2_0 내지 OS2_q)를 입력받아 논리 연산을 수행하고, 수행 결과에 기초하여 복수의 게이트 라인 구동 신호들(SG1 내지 SGm)을 복수의 게이트 라인들(G1 내지 Gm)로 출력한다. 이를 위해, 출력 회로(127)는 복수의 게이트 라인들(G1 내지 Gm) 각각에 대응하는 복수의 논리 게이트를 포함할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 게이트 드라이버의 블록도이고, 도 4는 도 3에 도시된 게이트 드라이버의 동작을 설명하기 위한 도면이고, 도 5는 도 3에 도시된 게이트 드라이버의 출력 신호의 파형도를 나타낸다.
본 발명의 일 실시 예에서는, 디스플레이 패널(140)에 32개의 게이트 라인(G1 내지 G32)이 구비되며, 이를 구동하기 위한 5 비트의 제어 신호(CS1)가 타이밍 컨트롤러(110)로부터 출력되는 경우를 예로 들어 설명한다.
도 1 내지 도 3을 참조하면, 타이밍 컨트롤러(110)로부터 출력된 5 비트의 제어 신호(CS1) 중 2 비트의 상위 비트는 제1 입력 신호(CS1_1)로써 제1 디코더(122)로 입력되고, 3 비트의 하위 비트는 제2 입력 신호(CS1_2)로써 제2 디코더(125)로 입력될 수 있다.
이를 위해 도 4를 참조하면, 타이밍 컨트롤러(110)로부터 32개의 게이트 라인들(G1 내지 G32)을 구동하기 위한 5 비트의 제어 신호(CS1)가 입력되는 경우, 상위 2 비트에 기초하여 하위 3 비트가 제1 그룹(10)에 따라 반복됨을 알 수 있다.
이에 기초하여, 타이밍 컨트롤러(110)로부터 출력되는 5 비트의 제어 신호(CS1) 중 상위 2 비트는 제1 입력 신호(CS1_1)로써 제1 디코더(122)로 입력되고, 하위 3 비트는 제2 입력 신호(CS1_2)로써 제2 디코더(125)로 입력될 수 있다.
다시 도 3을 참조하면, 제1 레벨 쉬프터 유닛(123)은 제1 입력 신호(CS1_1)의 비트 값에 기초하여 22개, 즉 4개의 레벨 쉬프터들을 포함하며, 제2 레벨 쉬프터 유닛(126)은 제2 입력 신호(CS1_2)의 비트 값에 기초하여 23개, 즉 8개의 레벨 쉬프터들을 포함할 수 있다.
제1 디코더(122)는 제1 입력 신호(CS1_1)에 대응하는 제1 게이트 클럭 신호들(GCLK1)을 생성하여 복수의 레벨 쉬프터들(123a 내지 123d)로 출력할 수 있다.
복수의 레벨 쉬프터들(123a 내지 123d) 각각은 제1 디코더(122)로부터 출력된 제1 게이트 클럭 신호들(GCLK1)에 대하여 레벨 쉬프트된 신호(OS1_0 내지 OS1_3)를 출력 회로(127)로 출력할 수 있다.
또한, 제2 디코더(125)는 제2 입력 신호(CS1_2)에 대응하는 제2 게이트 클럭 신호들(GCLK2)을 생성하여 복수의 레벨 쉬프터들(126a 내지 126h)로 출력할 수 있다.
복수의 레벨 쉬프터들(126a 내지 126h) 각각은 제2 디코더(125)로부터 출력된 제2 게이트 클럭 신호들(GCLK2)에 대하여 레벨 쉬프트된 신호(OS2_0 내지 OS2_7)를 출력 회로(127)로 출력할 수 있다.
출력 회로(127)는 게이트 라인들(G1 내지 G32) 각각에 대응하는 AND 게이트들(127_1 내지 127_32)을 포함할 수 있다.
AND 게이트들(127_1 내지 127_32) 각각은 제1 레벨 쉬프터 유닛(123)으로부터 출력되는 신호(OS1_0 내지 OS1_3) 및 제2 레벨 쉬프터 유닛(126)으로부터 출력되는 신호(OS2_0 내지 OS2_7)에 대하여 AND 연산을 수행하고, 수행 결과에 기초하여 게이트 라인 구동 신호(SG1 내지 SG32)를 게이트 라인들(G1 내지 G32)로 출력할 수 있다.
도 3에서는, 출력 회로(127)가 복수의 AND 게이트(127_1 내지 127_32)로 구현된 예를 도시하였으나 본 발명이 이에 한정되지 않으며, NAND 게이트, OR 게이트 또는 NOR 게이트 중 하나에 의해 구현될 수 있다.
즉, 타이밍 컨트롤러(110)로부터 5 비트의 제어 신호(CS1)가 입력되면, 제1 디코더(122)는 상위 2 비트인 '00'부터 '11'까지 각각에 대응하는 게이트 클럭 신호들(GCLK1)을 생성하여 출력하며, 제2 디코더(125)는 하위 3 비트인 '000'부터 '111'까지 각각에 대응하는 게이트 클럭 신호들(GCLK2)을 생성하여 출력한다.
복수의 레벨 쉬프터들(123a 내지 123d) 각각은 '00'부터 '11'까지 각각에 대응하는 게이트 클럭 신호들(GCLK1)에 대하여 레벨 쉬프트된 신호(OS1_0 내지 OS1_3)를 출력하고, 복수의 레벨 쉬프터들(126a 내지 126h) 각각은 '000'부터 '111'까지 각각에 대응하는 게이트 클럭 신호들(GCLK2)에 대하여 레벨 쉬프트된 신호(OS2_0 내지 OS2_7)를 출력한다.
예컨대, 타이밍 컨트롤러(110)로부터 5 비트의 제어 신호(CS1)가 순차적으로 입력될 때 '00100'의 제어 신호(CS1)가 입력되는 경우, 상위 2 비트의 '00'은 제1 디코더(122)로 입력되고 하위 3 비트의 '100'은 제2 디코더(125)로 입력될 수 있다.
제1 디코더(122)는 '00'에 대응하는 게이트 클럭 신호(GCLK1)를 생성하여 레벨 쉬프터(123a)로 출력하고, 레벨 쉬프터(123a)는 게이트 클럭 신호(GCLK1)에 대하여 레벨 쉬프트된 신호(OS1_0)를 AND 게이트(127_5)로 출력할 수 있다.
이때, 제2 디코더(125)는 '100'에 대응하는 게이트 클럭 신호(GCLK2)를 생성하여 레벨 쉬프터(126e)로 출력하고, 레벨 쉬프터(126e)는 게이트 클럭 신호(GCLK2)에 대하여 레벨 쉬프트된 신호(OS2_4)를 AND 게이트(127_5)로 출력할 수 있다.
AND 게이트(127_5)는 레벨 쉬프터(123a)에 의해 레벨 쉬프트된 신호(OS1_0) 및 레벨 쉬프터(126e)에 의해 레벨 쉬프트된 신호(OS2_4)를 입력받아 AND 연산을 수행하고, 수행 결과에 기초하여 AND 게이트(127_5)에 대응하는 게이트 라인(G5)을 구동하기 위한 게이트 라인 구동 신호(SG5)로써 출력할 수 있다.
이러한 과정에 따라 제1 레벨 쉬프터 유닛(123)에 의해 레벨 쉬프트된 신호들(OS1_0 내지 OS1_3) 각각에 대하여 제2 레벨 쉬프터 유닛(126)에 의해 레벨 쉬프트된 신호들(OS2_0 내지 OS2_7)과의 AND 연산을 수행하게 되면, AND 게이트들(127_1 내지 127_32)에 의한 수행 결과가 게이트 라인들(G1 내지 G32)로 출력될 수 있다.
도 5에 도시된 바와 같이, 타이밍 컨트롤러(110)로부터 출력되는 제어 신호(CS1)에 기초하여, 제1 레벨 쉬프터 유닛(123)에 의해 레벨 쉬프트된 신호들(OS1_0 내지 OS1_3)은 각각 순차적으로 하이 레벨이 되며, 제2 레벨 쉬프터 유닛(126)에 의해 레벨 쉬프트된 신호들(OS2_0 내지 OS2_7) 또한 순차적으로 하이 레벨이 될 수 있다.
즉, 레벨 쉬프트된 신호들(OS1_0 내지 OS1_3) 중 하나의 신호가 하이 레벨일 때, 순차적으로 하이 레벨상태가 되는 레벨 쉬프트된 신호들(OS2_0 내지 OS2_7) 각각에 대하여 AND 연산이 수행되면, 게이트 라인들(G1 내지 G32)로 게이트 라인 구동 신호들(SG1 내지 SG32)이 출력될 수 있다.
따라서, 게이트 드라이버(120)의 복수의 게이트 라인(G1 내지 Gm)에 대응하는 모든 출력 라인에 레벨 쉬프터를 필요로 하지 않으므로, 게이트 드라이버(120)의 사이즈가 감소될 수 있게 된다.
본 발명의 일 실시 예에서는, 게이트 드라이버(120)가 2개의 디코더를 포함하도록 구현된 예를 도시하였으나 이에 한정되는 것은 아니며, 적어도 2개 이상의 디코더를 포함하도록 구현될 수도 있다. 이때, 제어 신호(CS1)는 적어도 둘 이상의 입력 신호로써 적어도 2개 이상의 디코더로 입력될 수 있으며, 출력 회로(127)는 적어도 둘 이상의 입력을 갖는 논리 게이트들을 포함하도록 구현될 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 드라이버의 동작 방법을 나타내는 흐름도이다. 도 1 내지 도 6을 참조하면, 제1 디코더(122) 및 제2 디코더(125)는 각각 타이밍 컨트롤러(110)로부터 출력된 제어 신호(CS1)에 대한 제1 입력 신호(CS1_1) 및 제2 입력 신호(CS1_2)를 수신하고, 제1 입력 신호(CS1_1) 및 제2 입력 신호(CS1_2)에 기초하여 제1 게이트 클럭 신호(GCLK_1) 및 제2 게이트 클럭 신호(GCLK_2)를 생성하여 제1 레벨 쉬프터 유닛(123) 및 제2 레벨 쉬프터 유닛(126)으로 출력한다(S100).
제1 레벨 쉬프터 유닛(123) 및 제2 레벨 쉬프터 유닛(126)은 각각 제1 게이트 클럭 신호(GCLK_1) 및 제2 게이트 클럭 신호(GCLK_2)에 대하여 레벨 쉬프트된 신호들을 출력 회로(127)로 출력한다(S200).
출력 회로(127)는 레벨 쉬프트된 신호들 각각에 대하여 논리 연산을 수행하고, 논리 연산을 수행한 결과에 기초하여 복수의 게이트 라인 구동 신호(SG1 내지 SGm)를 복수의 게이트 라인(G1 내지 Gm) 각각으로 출력한다(S300).
도 7은 도 1의 디스플레이 장치를 포함하는 전자 장치의 실시 예를 나타낸다.
전자 장치(600)는 휴대용 장치(portable device) 또는 TV에 사용될 수 있다. 상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 장치(600)는 프로세서(610), 파워 소스(620), 저장 장치(630), 메모리 (640), 입출력 포트들(650), 확장 카드(660), 네트워크 장치(670), 및 디스플레이 장치(100)를 포함한다.
프로세서(610)는 IC 또는 SoC로 구현될 수 있다.
프로세서(610)는 구성 요소들(elements; 100, 및 620~670) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(620)는 구성 요소들(100, 및 610~670) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(630)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(640)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(640)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(610)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(610)와 메모리(640) 사이에 구현될 수 있다.
입출력 포트들(650)은 전자 장치(600)로 데이터를 전송하거나 또는 전자 장치(600)로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(650)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(660)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(660)는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(670)는 전자 장치(600)를 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이 장치(100)는 저장 장치(630), 메모리(640), 입출력 포트들(650), 확장 카드(660), 또는 네트워크 장치(670)로부터 출력된 데이터를 디스플레이할 수 있다. 디스플레이 장치(100)의 구조와 동작은 도 1부터 도 6을 참조하여 설명한 바와 같다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 디스플레이 장치
110: 타이밍 컨트롤러
120: 게이트 드라이버
130: 소스 드라이버
140: 디스플레이 패널

Claims (10)

  1. 복수의 게이트 라인을 구동시키기 위해 타이밍 컨트롤러로부터 입력되는 제어 신호에 기초하여 게이트 클럭 신호를 생성하고, 생성된 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 변환부; 및
    상기 변환부의 출력 신호에 기초하여 상기 복수의 게이트 라인으로 복수의 게이트 라인 구동 신호를 출력하는 출력 회로를 포함하며,
    상기 변환부는,
    제1 입력 신호를 입력받아 제1 게이트 클럭 신호를 출력하고, 상기 제1 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제1 변환부; 및
    제2 입력 신호를 입력받아 제2 게이트 클럭 신호를 출력하고, 상기 제2 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제2 변환부를 포함하며,
    상기 제어 신호는 복수의 비트(bit)들로 구성된 디지털 신호이며, 상기 제1 입력 신호는 상기 복수의 비트들 중 제1 부분이고, 상기 제2 입력 신호는 상기 복수의 비트 중 제2 부분인 게이트 드라이버.
  2. 제1항에 있어서,
    상기 제1 부분은 상기 제어 신호에 대한 상위 비트이고, 상기 제2 부분은 상기 제어 신호에 대한 하위 비트인 게이트 드라이버.
  3. 제1항에 있어서,
    상기 제어 신호가 5 비트인 경우, 상기 제1 입력 신호는 2 비트이고 상기 제2 입력 신호는 3 비트인 게이트 드라이버.
  4. 제1항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 서로 다른 비트 값을 갖는 게이트 드라이버.
  5. 제2항에 있어서, 상기 제1 변환부는,
    상기 제1 입력 신호를 입력받아 상기 제1 게이트 클럭 신호를 생성하여 출력하는 제1 디코더; 및
    상기 제1 게이트 클럭 신호의 레벨을 쉬프트시키고, 레벨 쉬프트된 신호를 출력하는 제1 레벨 쉬프터 유닛을 포함하며,
    상기 제2 변환부는,
    상기 제2 입력 신호를 입력받아 상기 제2 게이트 클럭 신호를 생성하여 출력하는 제2 디코더; 및
    상기 제2 게이트 클럭 신호의 레벨을 쉬프트시키고, 레벨 쉬프트된 신호를 출력하는 제2 레벨 쉬프터 유닛을 포함하는 게이트 드라이버.
  6. 제5항에 있어서,
    상기 제1 입력 신호가 N-비트(N은 1 이상의 자연수) 값이고 상기 제2 입력 신호가 M-비트(M은 1 이상의 자연수) 값인 경우, 상기 제1 레벨 쉬프터 유닛은 2N개의 레벨 쉬프터들을 포함하고 상기 제2 레벨 쉬프터 유닛은 2M개의 레벨 쉬프터들을 포함하는 게이트 드라이버.
  7. 제5항에 있어서, 상기 출력 회로는,
    상기 제1 레벨 쉬프터 유닛의 출력 신호와 상기 제2 레벨 쉬프터 유닛의 출력 신호를 입력받아 논리 연산을 수행한 결과에 기초하여 상기 복수의 게이트 라인 구동 신호를 출력하는 게이트 드라이버.
  8. 제7항에 있어서, 상기 출력 회로는,
    상기 복수의 게이트 라인 각각에 대응하는 복수의 논리 게이트를 포함하며,
    상기 복수의 논리 게이트 각각은 AND 게이트 및 NAND 게이트 중 하나를 포함하는 게이트 드라이버.
  9. 매트릭스 형태로 배열된 복수의 픽셀들을 포함하는 디스플레이 패널;
    복수의 제어 신호를 출력하는 타이밍 컨트롤러;
    상기 타이밍 컨트롤러로부터 출력되는 상기 복수의 제어 신호 중 제1 제어 신호에 기초하여 복수의 게이트 라인들로 복수의 게이트 라인 구동 신호들을 출력하는 게이트 드라이버; 및
    상기 타이밍 컨트롤러로부터 출력되는 상기 복수의 제어 신호 중 제2 제어 신호에 기초하여 복수의 소스 라인들로 복수의 데이터 신호들을 출력하는 소스 드라이버를 포함하며,
    상기 게이트 드라이버는,
    상기 타이밍 컨트롤러로부터 출력되는 상기 제1 제어 신호에 기초하여 게이트 클럭 신호를 생성하고, 생성된 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 변환부; 및
    상기 변환부의 출력 신호에 기초하여 상기 복수의 게이트 라인 구동 신호들을 출력하는 출력 회로를 포함하며,
    상기 변환부는,
    제1 입력 신호를 입력받아 제1 게이트 클럭 신호를 출력하고, 상기 제1 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제1 변환부; 및
    제2 입력 신호를 입력받아 제2 게이트 클럭 신호를 출력하고, 상기 제2 게이트 클럭 신호에 대하여 레벨 쉬프트된 신호를 출력하는 제2 변환부를 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 제어 신호는 복수의 비트들로 구성된 디지털 신호이며, 상기 제1 입력 신호는 상기 복수의 비트들 중 제1 부분이고, 상기 제2 입력 신호는 상기 복수의 비트들 중 제2 부분이며,
    상기 제1 부분은 상기 제1 제어 신호에 대한 상위 비트이고, 상기 제2 부분은 상기 제2 제어 신호에 대한 하위 비트인 디스플레이 장치.
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