CN110021262A - 像素电路及其驱动方法、像素单元、显示面板 - Google Patents

像素电路及其驱动方法、像素单元、显示面板 Download PDF

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Abstract

本发明公开了一种像素电路及其驱动方法、像素单元、显示面板，属于显示领域。包括：输入电路、控制电路和2N个输出电路，N为正整数；输入电路用于在来自每条栅线的栅极驱动信号，以及，来自控制线的第一控制信号的控制下，控制N个控制节点的电位；控制电路用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位；2N个输出电路与2N个数据信号端一一对应连接，且2N个输出电路与2N个开关节点一一对应连接，i为不大于2N的正整数，2N个输出电路中的第i输出电路用于在第i开关节点的控制下，向发光电路输入来自第i数据信号端的第i数据信号。本发明降低了像素电路的结构复杂度。本发明用于显示图像。

Description

像素电路及其驱动方法、像素单元、显示面板
技术领域
本发明涉及显示领域，特别涉及一种像素电路及其驱动方法、像素单元、显示面板。
背景技术
微型发光二极管(Micro LED)技术，即LED微缩化和矩阵化技术，是在一个芯片上集成高密度的LED阵列，且每个LED具有较小的尺寸。其具有发光效率高、亮度高、解析度高和反应速度快等特点。因此，将该技术应用在显示面板中是显示技术的必然发展趋势。
显示面板包括由多条数据线和多条栅线交叉围成的多个像素单元，该多个像素单元呈阵列排布。将该Micro LED技术应用在显示面板中时，每个像素单元中设置一LED和一像素电路，该像素电路用于为该LED提供电压，以控制LED发光，进而实现图像的显示。但是，相关技术中的Micro LED显示面板中像素电路的结构均较复杂。
发明内容
本发明实施例提供了一种像素电路及其驱动方法、像素单元、显示面板，可以解决相关技术中Micro LED显示面板中像素电路的结构均较复杂的问题。所述技术方案如下：
第一方面，提供了一种像素电路，包括：
输入电路、控制电路和2N个输出电路，N为正整数；
所述输入电路分别与N条栅线、控制线、N个控制节点连接，所述输入电路用于在来自每条所述栅线的栅极驱动信号，以及，来自所述控制线的第一控制信号的控制下，控制N个所述控制节点的电位；
所述控制电路分别与所述N个控制节点以及2N个开关节点连接，所述控制电路用于在所述N个控制节点的控制下，分别控制N个所述开关节点中每个开关节点的电位；
所述2N个输出电路与2N个数据信号端一一对应连接，且所述2N个输出电路与所述2N个开关节点一一对应连接，所述i为不大于2N的正整数，所述2N个输出电路中的第i输出电路分别与第i开关节点、第i数据信号端和发光电路连接，所述第i输出电路用于在所述第i开关节点的控制下，向所述发光电路输入来自所述第i数据信号端的第i数据信号。
可选地，所述N为2，所述控制电路包括：锁存子电路、第一控制子电路和第二控制子电路，所述2N个开关节点包括：第一开关节点、第二开关节点、第三开关节点和第四开关节点，所述N个控制节点包括：第一控制节点和第二控制节点；
所述锁存子电路分别与所述第一控制节点和锁存节点连接，所述锁存子电路用于在所述第一控制节点的控制下，控制所述锁存节点的电位；
所述第一控制子电路分别与所述锁存节点、所述第二控制节点、所述第一开关节点和所述第二开关节点连接，所述第一控制子电路用于在所述锁存节点和所述第二控制节点的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第二控制子电路分别与所述第一控制节点、所述第二控制节点、所述第三开关节点和所述第四开关节点连接，所述第二控制子电路用于在所述第一控制节点和所述第二控制节点的控制下，分别控制所述第三开关节点和所述第四开关节点的电位。
可选地，所述第一控制子电路包括：第一控制单元和第二控制单元；所述第二控制子电路包括：第三控制单元和第四控制单元；
所述第一控制单元分别与所述锁存节点、所述第二控制节点、所述第一开关节点和所述第二开关节点连接，所述第一控制单元用于在所述锁存节点和所述第二控制节点的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第二控制单元分别与所述锁存节点、下拉电源端、所述第一开关节点和所述第二开关节点连接，所述第二控制单元用于在所述锁存节点，以及，来自所述下拉电源端的下拉电源信号的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第三控制单元分别与所述第一控制节点、所述第二控制节点、所述第三开关节点和所述第四开关节点连接，所述第三控制单元用于在所述第一控制节点和所述第二控制节点的控制下，分别控制所述第三开关节点和所述第四开关节点的电位；
所述第四控制单元分别与所述第一控制节点、所述下拉电源端、所述第三开关节点和所述第四开关节点连接，所述第四控制单元用于在所述第一控制节点和所述下拉电源信号的控制下，分别控制所述第三开关节点和所述第四开关节点的电位。
可选地，所述第一控制单元包括第一锁存器，所述第一锁存器的输入端与所述第二控制节点连接，所述第一锁存器的输出端与所述第一开关节点连接；
所述第三控制单元包括第二锁存器，所述第二锁存器的输入端与所述第二控制节点连接，所述第二锁存器的输出端与所述第三开关节点连接。
可选地，所述第一锁存器包括：第一三态门和第二三态门；所述第二锁存器包括：第三三态门和第四三态门；
所述第一三态门的控制端与所述锁存节点连接，所述第一三态门的输入端与所述第二控制节点连接，所述第一三态门的输出端与所述第一开关节点连接；
所述第二三态门的控制端与所述锁存节点连接，所述第二三态门的输入端与所述第一开关节点连接，所述第一三态门的输出端与所述第二控制节点连接；
所述第三三态门的控制端与所述第一控制节点连接，所述第三三态门的输入端与所述第二控制节点连接，所述第三三态门的输出端与所述第三开关节点连接；
所述第四三态门的控制端与所述第一控制节点连接，所述第四三态门的输入端与所述第三开关节点连接，所述第四三态门的输出端与所述第二控制节点连接。
可选地，所述第二控制单元包括第一晶体管和第二晶体管；所述第四控制单元包括第三晶体管和第四晶体管；
所述第一晶体管的栅极与所述锁存节点连接，所述第一晶体管的第一极与所述下拉电源端连接，所述第一晶体管的第二极与所述第一开关节点连接；
所述第二晶体管的栅极与所述锁存节点连接，所述第二晶体管的第一极与所述下拉电源端连接，所述第二晶体管的第二极与所述第二开关节点连接；
所述第三晶体管的栅极与所述第一控制节点连接，所述第三晶体管的第一极与所述下拉电源端连接，所述第三晶体管的第二极与所述第三开关节点连接；
所述第四晶体管的栅极与所述第一控制节点连接，所述第四晶体管的第一极与所述下拉电源端连接，所述第四晶体管的第二极与所述第四开关节点连接。
可选地，所述锁存子电路包括第三锁存器，所述第三锁存器的输入端与所述第一控制节点连接，所述第三锁存器的输出端与所述锁存节点连接。
可选地，所述第三锁存器包括：第一非门和第二非门；
所述第一非门的输入端与所述第一控制节点连接，所述第一非门的输出端与所述锁存节点连接；
所述第二非门的输入端与所述锁存节点连接，所述第二非门的输出端与所述第一控制节点连接。
可选地，所述N为1，所述2N个开关节点包括：第一开关节点和第三开关节点，所述N个控制节点包括：第一控制节点；
所述控制电路分别与所述第一控制节点、所述第一开关节点和所述第三开关节点连接，所述控制电路用于在所述第一控制节点的控制下，分别控制所述第一开关节点和所述第三开关节点的电位。
可选地，第i输出电路包括：第i输出晶体管，所述第i输出晶体管的栅极与所述第i开关节点连接，所述第i输出晶体管的第一极与所述第i数据信号端连接，所述第i输出晶体管的第二极与所述发光电路连接。
可选地，所述输入电路包括：N个输入晶体管；
在所述N个输入晶体管中，第j输入晶体管的栅极与第j栅线连接，所述第j输入晶体管的第一极与所述控制线连接，所述第j输入晶体管的第二极与第j控制节点连接，所述j为不大于N的正整数。
第二方面，提供了一种像素电路的驱动方法，所述方法用于驱动第一方面任一所述的像素电路，所述方法包括：
向所述N条栅线中的第j栅线输入处于有效电位的栅极驱动信号，输入电路将控制线中传输的第一控制信号传输至N个控制节点中的第j控制节点，所述j为不大于N的正整数；
在所述N个控制节点的控制下，所述2N个开关节点中的一个开关节点的电位为有效电位，与处于有效电位的开关节点连接的输出电路在所述开关节点的控制下，向发光电路输入来自所述输出电路所连接的数据信号端的数据信号，其中，2N个输出电路与2N个开关节点一一对应连接，所述2N个输出电路与2N个数据信号端一一对应连接，且来自所述2N个数据信号端的数据信号不同。
可选地，来自所述2N个数据信号端的数据信号的幅值不同。
可选地，来自所述2N个数据信号端的数据信号的占空比不同。
可选地，所述N为2，所述2N个开关节点包括：第一开关节点、第二开关节点、第三开关节点和第四开关节点，所述N个控制节点包括：第一控制节点和第二控制节点，所述方法包括：
当所述第一控制节点的电位为无效电位，且所述第二控制节点的电位为无效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为有效电位，控制所述第四开关节点的电位为无效电位；
当所述第一控制节点的电位为无效电位，且所述第二控制节点的电位为有效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为有效电位；
当所述第一控制节点的电位为有效电位，且所述第二控制节点的电位为无效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为有效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为无效电位；
当所述第一控制节点的电位为有效电位，且所述第二控制节点的电位为有效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为有效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为无效电位。
可选地，所述N为1，所述2N个开关节点包括：第一开关节点和第三开关节点，所述N个控制节点包括：第一控制节点，所述方法包括：
当所述第一控制节点的电位为有效电位时，所述控制电路在所述第一控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第三开关节点的电位为有效电位；
当所述第一控制节点的电位为无效电位时，所述控制电路在所述第一控制节点的控制下，控制所述第一开关节点的电位为有效电位，控制所述第三开关节点的电位为无效电位。
第三方面，提供了一种像素单元，所述像素单元包括：发光电路以及第一方面任一所述的像素电路；
所述像素电路的输出电路与所述发光电路连接。
可选地，所述发光电路包括：开关子电路和发光子电路；
所述开关子电路分别与第二控制信号端、所述输出电路和所述发光子电路连接，所述开关子电路用于在来自所述第二控制信号端的第二控制信号的控制下，向所述发光子电路输入来自所述输出电路的信号。
可选地，所述发光电路包括：开关子电路和发光子电路；
所述开关子电路分别与第二控制信号端、上拉电源信号端、所述输出电路和所述发光子电路连接，所述开关子电路用于在来自所述第二控制信号端的第二控制信号，以及，来自所述输出电路的信号的控制下，向所述发光子电路输入来自所述上拉电源信号端的上拉电源信号。
第四方面，提供了一种显示面板，所述显示面板包括：多个第三方面任一所述的像素单元。
本发明实施例提供的技术方案带来的有益效果是：
本发明实施例提供的像素电路及其驱动方法、像素单元、显示面板，该像素电路可以包括控制电路和2N个输出电路，该控制电路用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位，且第i输出电路用于在第i开关节点的控制下，向发光电路输入来自第i数据信号端的第i数据信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种像素电路的结构框图；
图2是本发明实施例提供的一种N的取值为1时，像素电路的结构框图；
图3是本发明实施例提供的一种N的取值为1时，像素电路的结构示意图；
图4是本发明实施例提供的一种N的取值为2时，像素电路的结构框图；
图5是本发明实施例提供的一种N的取值为2时，像素电路的结构示意图；
图6是本发明实施例提供的一种像素电路的驱动方法的流程图；
图7是本发明实施例提供的一种来自四个数据信号端的数据信号的占空比不同的信号示意图；
图8是本发明实施例提供的一种第一控制节点的电位、第二控制节点的电位、来自第一栅线的栅极驱动信号的电位，以及，来自第二栅线的栅极驱动信号的电位的变化示意图；
图9是本发明实施例提供的一种发光电路的结构框图；
图10的本发明实施例提供的一种发光电路的结构示意图；
图11的本发明实施例提供的另一种发光电路的结构框图；
图12的本发明实施例提供的另一种发光电路的结构示意图；
图13的本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管、场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以为N型开关晶体管，其中，N型开关晶体管在栅极为高电位时开启，在栅极为低电位时截止。此外，本发明各个实施例中的多个信号都对应有有效电位和无效电位。该有效电位和无效电位仅代表该信号的电位有2个状态量。
本发明实施例提供了一种像素电路，该像素电路可应用在像素单元中，图1为该像素电路的结构框图，如图1所示，该像素电路可以包括：
输入电路10、控制电路20和2N个输出电路30，N为正整数。
输入电路10分别与N条栅线(图1中以栅线G1至栅线GN进行示意)、控制线D、N个控制节点(图1中以控制节点K1至控制节点KN进行示意)连接，输入电路10用于在来自每条栅线的栅极驱动信号，以及，来自控制线D(也称为数据线)的第一控制信号的控制下，控制N个控制节点的电位。
控制电路20分别与N个控制节点以及2N个开关节点(图1中以开关节点P1至开关节点P2 N进行示意)连接，控制电路20用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位。
2N个输出电路30与2N个数据信号端(图1中以数据信号端V1至数据信号端V2 N进行示意)一一对应连接，且2N个输出电路30与2N个开关节点一一对应连接。
2N个输出电路30中的第i输出电路30分别与第i开关节点Pi、第i数据信号端Vi和发光电路0连接，第i输出电路30用于在第i开关节点Pi的控制下，向发光电路0输入来自第i数据信号端Vi的第i数据信号，i为不大于2N的正整数。
综上所述，本发明实施例提供的像素电路可以包括控制电路和2N个输出电路，该控制电路用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位，且第i输出电路用于在第i开关节点的控制下，向发光电路输入来自第i数据信号端的第i数据信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
可选地，输入电路和输出电路均可以通过晶体管实现，此时，在2N个输出电路30中，第i输出电路30可以包括：第i输出晶体管，该第i输出晶体管的栅极与第i开关节点Pi连接，该第i输出晶体管的第一极与第i数据信号端Vi连接，该第i输出晶体管的第二极与发光电路0连接。当第i开关节点Pi处于有效电位时，该第i输出电路30中的第i输出晶体管在该第i开关节点Pi的控制下开启，第i数据信号端Vi通过该第i输出晶体管向发光电路0输入来自该第i数据信号端Vi的数据信号。
输入电路10可以包括：N个输入晶体管。在N个输入晶体管中，第j输入晶体管的栅极与第j栅线连接，第j输入晶体管的第一极与控制线连接，第j输入晶体管的第二极与第j控制节点连接。当来自第j栅线的栅极驱动信号处于有效电位时，该第j输入晶体管开启，控制线D通过该第j输入晶体管向第j控制节点输入来自控制线D的第一控制信号。其中，j为不大于N的正整数。
并且，当N的取值不同时，该像素电路中控制电路20的实现方式存在差异。下面分别以N的取值为1和N的取值为2为例，对本发明实施例提供的像素电路中控制电路20的实现方式进行说明。当N的取值为其他数值时，该控制电路20的实现方式请相应参考N的取值为1和2时的实现方式。
当N的取值为1时，请参考图2，输入电路10与第一栅线G1和第一控制节点K1连接。2N个开关节点可以包括：第一开关节点P1和第三开关节点P3。像素电路包括两个输出电路，该两个输出电路分别为第一输出电路30和第三输出电路30，第一输出电路30与数据信号端V1连接，第三输出电路30与数据信号端V3连接。
该控制电路20分别与该第一控制节点K1、该第一开关节点P1和该第三开关节点P3连接，该控制电路20用于在该第一控制节点K1的控制下，分别控制该第一开关节点P1和该第三开关节点P3的电位。
其中，该控制电路20对第一开关节点P1和第三开关节点P3的控制作用表现为：
当第一控制节点K1的电位为有效电位时，控制电路20在该处于有效电位的第一控制节点K1的控制下，控制第一开关节点P1的电位为无效电位，控制第三开关节点P3的电位为有效电位。
当第一控制节点K1的电位为无效电位时，控制电路20在该处于无效电位的第一控制节点K1的控制下，控制第一开关节点P1的电位为有效电位，控制第三开关节点P3的电位为无效电位。
可选地，该控制电路20可以通过锁存器实现。示例地，请参考图3，该控制电路20可以包括第三锁存器S3，该第三锁存器S3的输入端与第一控制节点K1连接，该第三锁存器S3的输出端与第一开关节点P1连接。
锁存器能够对信号进行静态存储，当控制电路20通过第三锁存器S3实现时，能够利用该第三锁存器S3对信号进行静态存储的功能，提高控制电路20中传输的信号的抗干扰能力，进而提高输出电路30的输出稳定性。
进一步地，该第三锁存器S3可以通过非门实现。请继续参考图3，该第三锁存器S3可以包括：第一非门S31和第二非门S32。该第一非门S31的输入端与第一控制节点K1连接，该第一非门S31的输出端与第一开关节点P1连接。该第二非门S32的输入端与第一开关节点P1连接，该第二非门S32的输出端与第一控制节点K1连接。
可选地，请继续参考图3，第一输出电路30可以包括：第一输出晶体管T1，第三输出电路30可以包括：第三输出晶体管T3。
其中，该第一输出晶体管T1的栅极与第一开关节点P1连接，该第一输出晶体管T1的第一极与第一数据信号端V1连接，该第一输出晶体管T1的第二极与发光电路0连接。当第一开关节点P1处于有效电位时，该第一输出晶体管T1在该第一开关节点P1的控制下开启，第一数据信号端V1通过该第一输出晶体管T1向发光电路0输入来自该第一数据信号端V1的数据信号。
该第三输出晶体管T3的栅极与第三开关节点P3连接，该第三输出晶体管T3的第一极与第三数据信号端V3连接，该第三输出晶体管T3的第二极与发光电路0连接。当第三开关节点P3处于有效电位时，该第三输出晶体管T3在该第三开关节点P3的控制下开启，第三数据信号端V3通过该第三输出晶体管T3向发光电路0输入来自该第三数据信号端V3的数据信号。
请继续参考图3，输入电路10可以包括：第一输入晶体管I1。第一输入晶体管I1的栅极与第一栅线G1连接，第一输入晶体管I1的第一极与控制线D连接，第一输入晶体管I1的第二极与第一控制节点K1连接。当来自第一栅线G1的栅极驱动信号处于有效电位时，该第一输入晶体管I1开启，控制线D通过该第一输入晶体管I1向第一控制节点K1输入来自控制线D的第一控制信号。
当N的取值为1时，通过控制电路20对两个开关节点的电位进行控制，使得在任一时刻有一个开关节点的电位处于有效电位，并通过处于有效电位的开关节点控制与其连接的输出电路30，再通过该输出电路30向发光电路0提供来自数据信号端的数据信号，且当第一数据信号端V1和第三数据信号端V3提供的数据信号不同时，可以在处于有效电位的开关节点的控制下，在不同时刻向发光电路输入不同的数据信号，使得该像素单元实现多灰阶显示。
当N的取值为2时，请参考图4，输入电路10分别与第一栅线G1、第二栅线G2、第一控制节点K1和第二控制节点K2连接。该2N个开关节点可以包括：第一开关节点P1、第二开关节点P2、第三开关节点P3和第四开关节点P4。像素电路包括四个输出电路，该四个输出电路分别为第一输出电路30、第二输出电路30、第三输出电路30和第四输出电路30，第一输出电路30与数据信号端V1连接，第二输出电路30与数据信号端V2连接，第三输出电路30与数据信号端V3连接，第四输出电路30与数据信号端V4连接。
进一步地，请参考图5，控制电路20可以包括：锁存子电路201、第一控制子电路202和第二控制子电路203。
该锁存子电路201分别与第一控制节点K1和锁存节点Q连接，该锁存子电路201用于：在第一控制节点K1的的电位为有效电位时，控制锁存节点Q的电位为无效电位；在第一控制节点K1的的电位为无效电位时，控制锁存节点Q的电位为有效电位。
该第一控制子电路202分别与锁存节点Q、第二控制节点K2、第一开关节点P1和第二开关节点P2连接，该第一控制子电路202用于在锁存节点Q和第二控制节点K2的控制下，分别控制第一开关节点P1和第二开关节点P2的电位，其控制过程表现为：
在锁存节点Q的电位为无效电位，且第二控制节点K2的电位为无效电位时，控制第一开关节点P1的电位为有效电位，控制第二开关节点P2的电位为无效电位；
在锁存节点Q的电位为无效电位，且第二控制节点K2的电位为有效电位时，控制第一开关节点P1的电位为无效电位，控制第二开关节点P2的电位为有效电位；
在锁存节点Q的电位为有效电位，且第二控制节点K2的电位为无效电位时，控制第一开关节点P1的电位为无效电位，控制第二开关节点P2的电位为无效电位；
在锁存节点Q的电位为有效电位，且第二控制节点K2的电位为有效电位时，控制第一开关节点P1的电位为无效电位，控制第二开关节点P2的电位为无效电位。
该第二控制子电路203分别与第一控制节点K1、第二控制节点K2、第三开关节点P3和第四开关节点P4连接，该第二控制子电路203用于在第一控制节点K1和第二控制节点K2的控制下，分别控制第三开关节点P3和第四开关节点P4的电位，其控制过程表现为：
在第一控制节点K1的电位为无效电位，且第二控制节点K2的电位为无效电位时，控制第三开关节点P3的电位为有效电位，控制第四开关节点P4的电位为无效电位；
在第一控制节点K1的电位为无效电位，且第二控制节点K2的电位为有效电位时，控制第三开关节点P3的电位为无效电位，控制第四开关节点P4的电位为有效电位；
在第一控制节点K1的电位为有效电位，且第二控制节点K2的电位为无效电位时，控制第三开关节点P3的电位为无效电位，控制第四开关节点P4的电位为无效电位；
在第一控制节点K1的电位为有效电位，且第二控制节点K2的电位为有效电位时，控制第三开关节点P3的电位为无效电位，控制第四开关节点P4的电位为无效电位。
进一步地，请继续参考图5，该第一控制子电路202可以包括：第一控制单元2021和第二控制单元2022。
该第一控制单元2021分别与锁存节点Q、第二控制节点K2、第一开关节点P1和第二开关节点P2连接，该第一控制单元2021用于在锁存节点Q和第二控制节点K2的控制下，分别控制第一开关节点P1和第二开关节点P2的电位。该第一控制单元2021对第一开关节点P1和第二开关节点P2的控制过程，请相应参考第一控制子电路202根据锁存节点Q和第二控制节点K2的电位，对第一开关节点P1和第二开关节点P2的电位进行控制的控制过程。
该第二控制单元2022分别与锁存节点Q、下拉电源端VSS、第一开关节点P1和第二开关节点P2连接，该第二控制单元2022用于在锁存节点Q的电位为有效电位时，分别向第一开关节点P1和第二开关节点P2输入来自下拉电源端VSS的下拉电源信号，且该下拉电源信号的电位为无效电位。
请继续参考图5，该第二控制子电路203可以包括：第三控制单元2031和第四控制单元2032。
该第三控制单元2031分别与第一控制节点K1、第二控制节点K2、第三开关节点P3和第四开关节点P4连接，该第三控制单元2031用于在第一控制节点K1和第二控制节点K2的控制下，分别控制第三开关节点P3和第四开关节点P4的电位。该第三控制单元2031对第三开关节点P3和第四开关节点P4的控制过程，请相应参考第二控制子电路203根据第一控制节点K1和第二控制节点K2的电位，对第三开关节点P3和第四开关节点P4的电位进行控制的控制过程。
该第四控制单元2032分别与第一控制节点K1、下拉电源端VSS、第三开关节点P3和第四开关节点P4连接，该第四控制单元2032用于在第一控制节点K1和下拉电源信号的控制下，分别控制第三开关节点P3和第四开关节点P4的电位。在第一控制节点K1的电位为有效电位时，分别向第三开关节点P3和第四开关节点P4输入来自下拉电源端的下拉电源信号，且该下拉电源信号的电位为无效电位。
通过第一控制单元2021和第二控制单元2022共同对第一开关节点P1和第二开关节点P2的电位进行控制，以及，通过第三控制单元2031和第四控制单元2032共同对第三开关节点P3和第四开关节点P4的电位进行控制，能够在第一控制节点K1和第二控制节点K2处于不同电位时，分别实现对多个开关节点的控制，并保证在同一时刻仅有一个开关节点的电位为有效电位，进而保证像素单元的正常显示。
在一种可实现方式中，第一控制单元2021和第三控制单元2031可以通过锁存器实现。示例地，请参考图5，第一控制单元2021可以包括第一锁存器S1，第三控制单元2031可以包括第二锁存器S2。该第一锁存器S1的输入端与第二控制节点K2连接，该第一锁存器S1的输出端与第一开关节点P1连接。该第二锁存器S2的输入端与第二控制节点K2连接，该第二锁存器S2的输出端与第三开关节点P3连接。
由于锁存器能够对信号进行静态存储，通过第一锁存器S1实现第一控制单元2021的功能，以及，通过第二锁存器S2实现第三控制单元2031的功能，使得第一控制单元2021和第二控制单元2022能够对其传输的信号进行静态存储，进而提高对应控制单元中传输的信号的抗干扰能力
其中，该第一锁存器S1和该第二锁存器S2均可以通过三态门实现。请继续参考图5，该第一锁存器S1可以包括：第一三态门S11和第二三态门S12。该第二锁存器S2可以包括：第三三态门S21和第四三态门S22。
该第一三态门S11的控制端与锁存节点Q连接，该第一三态门S11的输入端与第二控制节点K2连接，第一三态门S11的输出端与第一开关节点P1连接。
该第二三态门S12的控制端与锁存节点Q连接，该第二三态门S12的输入端与第一开关节点P1连接，该第一三态门S11的输出端与第二控制节点K2连接。
该第三三态门S21的控制端与第一控制节点K1连接，该第三三态门S21的输入端与第二控制节点K2连接，该第三三态门S21的输出端与第三开关节点P3连接。
该第四三态门S22的控制端与第一控制节点K1连接，该第四三态门S22的输入端与第三开关节点P3连接，该第四三态门S22的输出端与第二控制节点K2连接。
可选地，第二控制单元2022和第四控制单元2032可以通过晶体管实现。示例地，请继续参考图5，该第二控制单元2022可以包括第一晶体管M1和第二晶体管M2。该第四控制单元2032可以包括第三晶体管M3和第四晶体管M4。该第一晶体管M1、该第二晶体管M2、该第三晶体管M3和该第四晶体管M4的连接方式包括：
该第一晶体管M1的栅极与锁存节点Q连接，该第一晶体管M1的第一极与下拉电源端VSS连接，该第一晶体管M1的第二极与第一开关节点P1连接。
该第二晶体管M2的栅极与锁存节点Q连接，该第二晶体管M2的第一极与下拉电源端VSS连接，该第二晶体管M2的第二极与第二开关节点P2连接。
该第三晶体管M3的栅极与第一控制节点K1连接，该第三晶体管M3的第一极与下拉电源端VSS连接，该第三晶体管M3的第二极与第三开关节点P3连接。
该第四晶体管M4的栅极与第一控制节点K1连接，该第四晶体管M4的第一极与下拉电源端VSS连接，该第四晶体管M4的第二极与第四开关节点P4连接。
并且，锁存子电路201也可以通过锁存器实现。示例地，请继续参考图5，该锁存子电路201可以包括第三锁存器S3，该第三锁存器S3的输入端与第一控制节点K1连接，该第三锁存器S3的输出端与锁存节点Q连接。由于锁存器能够对信号进行静态存储，当锁存子电路201包括第三锁存器S3时，能够利用该第三锁存器S3对信号进行静态存储的功能，提高锁存子电路201中传输的信号的抗干扰能力。
可选地，该第三锁存器S3可以通过非门实现。请继续参考图5，该第三锁存器S3可以包括：第一非门S31和第二非门S32。该第一非门S31的输入端与第一控制节点K1连接，该第一非门S31的输出端与锁存节点Q连接。该第二非门S32的输入端与锁存节点Q连接，该第二非门S32的输出端与第一控制节点K1连接。
请继续参考图5，第一输出电路30可以包括：第一输出晶体管T1，第二输出电路30可以包括：第二输出晶体管T2，第三输出电路30可以包括：第三输出晶体管T3，第四输出电路30可以包括：第四输出晶体管T4。该四个输出晶体管的连接方式如下：
该第一输出晶体管T1的栅极与第一开关节点P1连接，该第一输出晶体管T1的第一极与第一数据信号端V1连接，该第一输出晶体管T1的第二极与发光电路0连接。
该第二输出晶体管T2的栅极与第二开关节点P2连接，该第二输出晶体管T2的第一极与第二数据信号端V2连接，该第二输出晶体管T2的第二极与发光电路0连接。
该第三输出晶体管T3的栅极与第三开关节点P3连接，该第三输出晶体管T3的第一极与第三数据信号端V3连接，该第三输出晶体管T3的第二极与发光电路0连接。
该第四输出晶体管T4的栅极与第四开关节点P4连接，该第四输出晶体管T4的第一极与第四数据信号端V4连接，该第四输出晶体管T4的第二极与发光电路0连接。
其中，通过开关节点对与其连接的输出晶体管进行控制，并向发光电路0输入数据信号的过程，请相应参考N的取值为1时的控制过程，此处不再赘述。
请继续参考图5，输入电路10可以包括：第一输入晶体管I1和第二输入晶体管I2。第一输入晶体管I1的栅极与第一栅线G1连接，第一输入晶体管I1的第一极与控制线D连接，第一输入晶体管I1的第二极与第一控制节点K1连接。第二输入晶体管I2的栅极与第一栅线G2连接，第二输入晶体管I2的第一极与控制线D连接，第二输入晶体管I2的第二极与第二控制节点K2连接。其中，根据栅线提供的信号对与其连接的输入晶体管进行控制，并控制与其连接的控制节点的电位的过程，请相应参考N的取值为1时的控制过程，此处不再赘述。
当N的取值为2时，通过控制电路20对四个开关节点的电位进行控制，使得任一时刻有一个开关节点的电位处于有效电位，并通过处于有效电位的开关节点控制与其连接的输出电路30，再通过该输出电路30向发光电路0提供来自数据信号端的数据信号，且当第一数据信号端V1、第二数据信号端V2、第三数据信号端V3和第四数据信号端V4提供的数据信号不同时，可以在处于有效电位的开关节点的控制下，在不同时刻向发光电路输入不同的数据信号，使得该像素单元实现多灰阶显示。
综上所述，本发明实施例提供的像素电路可以包括控制电路和2N个输出电路，该控制电路用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位，且第i输出电路用于在第i开关节点的控制下，向发光电路输入来自第i数据信号端的第i数据信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
并且，根据图3和图5可知，本发明实施例提供的像素电路中包括的晶体管均为开关薄膜晶体管(Switching Thin Film Transistor，STFT)，该像素电路中不包括驱动薄膜晶体管(Driving Thin Film Transistor，DTFT)，而在相关技术中，像素电路中通常包括驱动薄膜晶体管，由于驱动薄膜晶体管在工作时的耗能较大，因此，该像素电路相较于相关技术，有效地减小了像素电路工作时的功耗。
本发明实施例提供了一种像素电路的驱动方法，该方法用于驱动上述实施例中的像素电路，如图6所示，该方法可以包括：
步骤201、向N条栅线中的第j栅线输入处于有效电位的栅极驱动信号，输入电路将控制线中传输的第一控制信号传输至N个控制节点中的第j控制节点。
其中，当来自第j栅线的栅极驱动信号的电位为有效电位时，输入电路在该栅极驱动信号的控制下，向第j控制节点输入控制线中传输的第一控制信号，以对该第j控制节点的电位进行控制。j为不大于N的正整数。
步骤202、在N个控制节点的控制下，2N个开关节点中的一个开关节点的电位为有效电位，与处于有效电位的开关节点连接的输出电路在该开关节点的控制下，向发光电路输入来自该输出电路所连接的数据信号端的数据信号。
其中，2N个输出电路与2N个开关节点一一对应连接，2N个输出电路与2N个数据信号端一一对应连接，且来自2N个数据信号端的数据信号不同。
综上所述，本发明实施例提供的像素电路的驱动方法，通过根据第j栅线提供的栅极驱动信号和控制线中传输的第一控制信号，控制第j控制节点的电位，根据该第j控制节点的电位控制开关节点的电位，并根据开关节点的电位控制2N个输出电路中的一个输出电路向发光电路提供发光所需的信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
进一步的，由于来自2N个数据信号端的数据信号不同，在任一时刻，通过控制2N个开关节点中的一个开关节点的电位为有效电位，可以实现在不同时刻控制不同的开关节点的电位处于有效电位，并通过该处于有效电位的不同开关节点控制输出电路30向发光电路0提供不同的数据信号，进而使像素单元实现多灰阶显示。
可选的，该来自2N个数据信号端的数据信号不同的实现方式，可以包括：来自2N个数据信号端的数据信号的幅值不同。例如：来自四个数据信号端的数据信号的幅值可以分别为4伏、6伏、8伏和12伏。
由于发光电路0的发光亮度与向其输入的信号的幅值正相关，当向发光电路0输入幅值不同的电压时，该发光电路0的亮度不同，因此，通过分别向发光电路0输入来自2N个数据信号端的具有不同幅值的电源信号时，可以实现对发光电路0的发光亮度的控制，进而使像素单元实现2N个灰阶的显示。
或者，该来自2N个数据信号端的数据信号不同的实现方式，可以包括：来自2N个数据信号端的数据信号的占空比不同。例如：请参考图7，来自四个数据信号端的数据信号的占空比可以分别为0％、33％、66％和100％。
根据人眼视觉的积分效应：当发光时间越长时，人眼感知的亮度越亮，通过控制来自2N个数据信号端的数据信号的占空比不同，可以对发光电路0发光时长进行控制，使人眼根据该发光时长感知不同的发光亮度，进而使像素单元实现2N个灰阶的显示。
并且，由于发光电路的发光效率随着电流密度的变化而变化，当来自2N个数据信号端的数据信号的占空比不同时，还可以根据需要设置数据信号中有效电位和无效电位的幅值，使得发光电路工作在发光效率最大时对应的电流密度下，以节省发光电路的功耗。
其中，当N的取值不同时，该步骤201和步骤202的实现过程存在差异。下面分别以N的取值为1和2为例，对该步骤201和步骤202的实现过程进行说明。当N为其他数值时，该步骤201和步骤202的实现过程请相应参考N的取值为1和2时的实现过程。
当N的取值为1时，以图3所示的像素电路为例，对该步骤201和步骤202的实现过程进行说明。该步骤201和步骤202的实现过程分别如下：
在步骤201中，控制线D中传输的第一控制信号的电位处于有效电位，当来自第一栅线G1的栅极驱动信号的电位为有效电位时，第一输入晶体管I1在该栅极驱动信号的控制下开启，控制线D通过该第一输入晶体管I1向第一控制节点K1输入处于有效电位的第一控制信号，第一控制节点K1的电位在该第一控制信号的作用下变为有效电位。当来自第一栅线G1的栅极驱动信号的电位为无效电位时，第一输入晶体管I1在该栅极驱动信号的控制下关断，第一控制节点K1的电位为无效电位。
在步骤202中，当该第一控制节点K1的电位处于有效电位时，第三锁存器S3根据该第一控制节点K1的电位，控制第一开关节点P1的电位为无效电位，并控制第三开关节点P3的电位为有效电位。第三输出晶体管T3在该第三开关节点P3的控制下开启，第三数据信号端V3通过该第三输出晶体管T3向发光电路0输入来自该第三数据信号端V3的数据信号。
以及，当该第一控制节点K1的电位处于无效电位时，第三锁存器S3根据该第一控制节点K1的电位，控制第一开关节点P1的电位为有效电位，控制第三开关节点P3的电位为无效电位。第一输出晶体管T1在该第一开关节点P1的控制下开启，第一数据信号端V1通过该第一输出晶体管T1向发光电路0输入来自该第一数据信号端V1的数据信号。
当N的取值为2时，以图5所示的像素电路为例，对该步骤201和步骤202的实现过程进行说明。该步骤201和步骤202的实现过程分别如下：
在步骤201中，控制线D中传输的第一控制信号的电位处于有效电位，第一控制节点K1的电位、第二控制节点K2的电位、来自第一栅线G1的栅极驱动信号的电位，以及，来自第二栅线G2的栅极驱动信号的电位的变化情况请参考图8(以一个像素行扫描时间H为例)，其变化情况包括：
当来自第一栅线G1的栅极驱动信号的电位为有效电位时，第一输入晶体管I1在该栅极驱动信号的控制下开启，控制线D通过该第一输入晶体管I1，向第一控制节点K1输入处于有效电位的第一控制信号，第一控制节点K1的电位在该第一控制信号的作用下变为有效电位。当来自第一栅线G1的栅极驱动信号的电位为无效电位时，第一输入晶体管I1在该栅极驱动信号的控制下关断，第一控制节点K1的电位为无效电位。
以及，当来自第二栅线G2的栅极驱动信号的电位为有效电位时，第二输入晶体管I2在该栅极驱动信号的控制下开启，控制线D通过该第二输入晶体管I2，向第二控制节点K2输入处于有效电位的第一控制信号，第二控制节点K2的电位在该第一控制信号的作用下变为有效电位。当来自第二栅线G2的栅极驱动信号的电位为无效电位时，第二输入晶体管I2在该栅极驱动信号的控制下关断，第二控制节点K2的电位为无效电位。
其中，来自第一栅线G1的栅极驱动信号的电位，以及，来自第二栅线G2的栅极驱动信号的电位，可以根据对显示面板中的像素行进行扫描的时间变化。例如：在一个像素行扫描时间H内，在前H/2时间内，来自第一栅线G1的栅极驱动信号的电位可以为有效电位，来自第二栅线G2的栅极驱动信号的电位可以为无效电位；在后H/2时间内，来自第一栅线G1的栅极驱动信号的电位可以为无效电位，来自第二栅线G2的栅极驱动信号的电位可以为有效电位。
在步骤202中，锁存节点Q、第一开关节点P1、第二开关节点P2、第三开关节点P3和第四开关节点P4的电位，以及，输出电路30与发光电路0的连接点F的电位，根据第一控制节点K1和第二控制节点K2的电位的变化情况请参考表1，其中，0表示节点的电位处于无效电位，1表示节点的电位处于有效电位。此处，以第一控制节点K1的电位为无效电位，且第二控制节点K2的电位为有效电位为例，对该步骤202的实现过程进行说明：
表1
K1 K2 P1 P2 P3 P4 Q F
0 0 0 0 1 0 1 V3
0 1 0 0 0 1 1 V4
1 0 1 0 0 0 0 V1
1 1 0 1 0 0 0 V2
当第一控制节点K1的电位为无效电位，且第二控制节点K2的电位为有效电位时，第三锁存器S3在该处于无效电位的第一控制节点K1的控制下，控制锁存节点Q的电位为有效电位。
一方面，在处于有效电位的锁存节点Q的控制下，第一锁存器S1停止工作，且第一晶体管M1和第二晶体管M2在该锁存节点Q的控制下开启。下拉电源端VSS通过该第一晶体管M1向第一开关节点P1输入处于无效电位的下拉电源信号，使第一开关节点P1的电位保持为无效电位，第一输出晶体管T1在该第一开关节点P1的控制下关断。同时，下拉电源端VSS通过该第二晶体管M2向第二开关节点P2输入处于无效电位的下拉电源信号，使第二开关节点P2的电位保持为无效电位，第二输出晶体管T2在该第二开关节点P2的控制下关断。需要说明的是，在该情况下，虽然第二开关节点P2与第二控制节点K2连接，但是，通过设置第二晶体管M2的导电沟道宽长比和第二晶体管M2的导电沟道宽长比，可以在第二晶体管M2和第二晶体管M2均导通时，使第二开关节点P2的电位保持为与下拉电源信号的电位相同，即使第二开关节点P2的电位保持为无效电位。
另一方面，在处于无效电位的第一控制节点K1的控制下，第二锁存器S2处于工作状态，且根据处于有效电位的第二控制节点K2，该第二锁存器S2中的第三三态门S21可将第三开关节点P3的电位控制为无效电位。第三输出晶体管T3在该第三开关节点P3的控制下关断并且，在处于无效电位的第一控制节点K1的控制下，第三晶体管M3和第四晶体管M4关断，此时，第四开关节点P4的电位与第二控制节点K2的电位保持一致，即第四开关节点P4的电位为有效电位。在该处于有效电位的第四开关节点P4的控制下，第四输出晶体管T4导通，数据信号端V4通过该第四输出晶体管T4向发光电路0输入来自该第四数据信号端V的数据信号，进而为发光电路0提供发光所需的信号。
由上可知，通过该像素电路的驱动方法，能够实现在第一控制节点K1和第二控制节点K2的控制下，控制4个开关节点中的一个开关节点的电位处于有效电位，进而控制在同一时刻仅有一个数据信号端V向发光电路0提供数据信号，以保证发光电路0能够正常发光。
综上所述，本发明实施例提供的像素电路的驱动方法，通过根据第j栅线提供的栅极驱动信号和控制线中传输的第一控制信号，控制第j控制节点的电位，根据该第j控制节点的电位控制开关节点的电位，并根据开关节点的电位控制2N个输出电路中的一个输出电路向发光电路提供发光所需的信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
本发明实施例提供了一种像素单元，如图1至图5任一所示，该像素单元可以包括：发光电路0以及上述实施例提供的像素电路1，其中，像素电路1的输出电路与发光电路0连接。
可选地，该发光电路0中可以设置有发光子电路02和控制该发光子电路02的其他电路。该发光电路0和该其他电路的设置方式可以有多种可实现方式，本发明实施例以以下两种可实现方式为例对其进行说明：
在一些可实现方式中，请参考图9，该发光电路0可以包括：开关子电路01和发光子电路02。
该开关子电路01分别与第二控制信号端EM、发光子电路02和像素电路中的输出电路30连接，该开关子电路01用于在来自第二控制信号端EM的第二控制信号的控制下，向发光子电路02输入来自输出电路30的信号。
该发光子电路02分别与该开关子电路01和下拉电源端VSS连接，该开关子电路01向该发光子电路02输入的来自输出电路30的信号，可为该发光子电路02提供发光所需的阳极电压，该下拉电源端VSS可以为该发光子电路02提供发光所需的阴极电压。
可选地，该开关子电路01可以通过晶体管实现，该发光子电路02可以通过MicroLED实现。请参考图10(以N的取值为2为例)，该开关子电路01可以包括：开关晶体管N1，该开关晶体管N1的栅极与第二控制信号端EM连接，该开关晶体管N1的第一极与输出电路30连接，该开关晶体管N1的第二极与Micro LED的阳极连接，Micro LED的阴极与下拉电源端VSS连接。
在该发光电路0的第一种可实现方式中，当来自2N个数据信号端的数据信号的幅值不同时，通过不同的输出电路30可向开关子电路01输入不同幅值的数据信号，进而向发光子电路02输入不同幅值的数据信号。且由于发光子电路02的发光亮度与向其输入的信号的幅值正相关，当向发光子电路02输入不同幅值的数据信号时，该发光子电路02的亮度不同，进而使像素单元实现2N个灰阶的显示。
在另一些可实现方式中，请参考图11，发光电路0也可以包括：开关子电路01和发光子电路02。
该开关子电路01分别与第二控制信号端EM、上拉电源信号端VDD、输出电路30和发光子电路02连接，该开关子电路01用于在来自第二控制信号端EM的第二控制信号，以及，来自输出电路30的信号的控制下，向发光子电路02输入来自上拉电源信号端VDD的上拉电源信号。
该发光子电路02分别与该开关子电路01和下拉电源端VSS连接，该开关子电路01向该发光子电路02输入的上拉电源信号，可为发光子电路02提供发光所需的阳极电压，该下拉电源端VSS可以为该发光子电路02提供发光所需的阴极电压。
可选地，该开关子电路01可以通过晶体管实现，该发光子电路02可以通过MicroLED实现。请参考图12(以N的取值为2为例)，该开关子电路01可以包括：第一开关晶体管N2和第二开关晶体管N3。该第一开关晶体管N2的栅极与第二控制信号端EM连接，该第一开关晶体管N2的第一极与输出电路30连接，该第一开关晶体管N2的第二极与第二开关晶体管N3的栅极连接。该第二开关晶体管N3的第一极与上拉电源信号端VDD连接，该第二开关晶体管的第二极与Micro LED的阳极连接。该Micro LED的阴极与下拉电源端VSS连接。
在该发光电路0的第二种可实现方式中，当来自2N个数据信号端的数据信号的占空比不同时，通过不同的输出电路30可向开关子电路01输入不同占空比的数据信号，可以对第二开关晶体管N3的导通时长进行控制，进而对发光子电路02的发光时长进行控制。且根据人眼视觉的积分效应：当发光时间越长时，人眼感知的亮度越亮。因此，通过对发光子电路02的发光时长进行控制，使人眼根据该发光时长感知不同的发光亮度，能够使像素单元实现2N个灰阶的显示。
综上所述，本发明实施例提供的像素单元，可以包括控制电路和2N个输出电路，该控制电路用于在N个控制节点的控制下，分别控制N个开关节点中每个开关节点的电位，且第i输出电路用于在第i开关节点的控制下，向发光电路输入来自第i数据信号端的第i数据信号，能够通过控制电路分别对2N个输出电路进行控制，相较于相关技术，提高了像素电路中元件的利用率，降低了像素电路的结构复杂度。
本发明实施例还提供了一种显示面板，该显示面板可以包括：多个上述实施例提供的像素单元。
示例地，图13为本发明实施例提供的一种显示面板的结构示意图，如图13所示，该显示面板可以包括：多条栅线(图13中以栅线G11至栅线G1j，以及，栅线G21至栅线G2j为例)、多条控制线(图13中以控制线D1、控制线D2和控制线D3为例)、及由栅线G和控制线D交叉围成的多个像素单元X，多个像素单元X呈阵列排布，其中，每个像素单元X中包括一像素电路1和发光电路0，该像素电路1可以为图1至图5任一所示的像素电路，该发光电路0可以为图9至图12任一所示的发光电路。
本发明实施例还提供了一种显示装置，该显示装置可以包括上述实施例提供的显示面板。显示装置可以为：手表、液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种像素电路，其特征在于，包括：
输入电路、控制电路和2N个输出电路，N为正整数；
所述输入电路分别与N条栅线、控制线、N个控制节点连接，所述输入电路用于在来自每条所述栅线的栅极驱动信号，以及，来自所述控制线的第一控制信号的控制下，控制N个所述控制节点的电位；
所述控制电路分别与所述N个控制节点以及2N个开关节点连接，所述控制电路用于在所述N个控制节点的控制下，分别控制N个所述开关节点中每个开关节点的电位；
所述2N个输出电路与2N个数据信号端一一对应连接，且所述2N个输出电路与所述2N个开关节点一一对应连接，所述i为不大于2N的正整数，所述2N个输出电路中的第i输出电路分别与第i开关节点、第i数据信号端和发光电路连接，所述第i输出电路用于在所述第i开关节点的控制下，向所述发光电路输入来自所述第i数据信号端的第i数据信号。
2.根据权利要求1所述的像素电路，其特征在于，所述N为2，所述控制电路包括：锁存子电路、第一控制子电路和第二控制子电路，所述2N个开关节点包括：第一开关节点、第二开关节点、第三开关节点和第四开关节点，所述N个控制节点包括：第一控制节点和第二控制节点；
所述锁存子电路分别与所述第一控制节点和锁存节点连接，所述锁存子电路用于在所述第一控制节点的控制下，控制所述锁存节点的电位；
所述第一控制子电路分别与所述锁存节点、所述第二控制节点、所述第一开关节点和所述第二开关节点连接，所述第一控制子电路用于在所述锁存节点和所述第二控制节点的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第二控制子电路分别与所述第一控制节点、所述第二控制节点、所述第三开关节点和所述第四开关节点连接，所述第二控制子电路用于在所述第一控制节点和所述第二控制节点的控制下，分别控制所述第三开关节点和所述第四开关节点的电位。
3.根据权利要求2所述的像素电路，其特征在于，
所述第一控制子电路包括：第一控制单元和第二控制单元；所述第二控制子电路包括：第三控制单元和第四控制单元；
所述第一控制单元分别与所述锁存节点、所述第二控制节点、所述第一开关节点和所述第二开关节点连接，所述第一控制单元用于在所述锁存节点和所述第二控制节点的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第二控制单元分别与所述锁存节点、下拉电源端、所述第一开关节点和所述第二开关节点连接，所述第二控制单元用于在所述锁存节点，以及，来自所述下拉电源端的下拉电源信号的控制下，分别控制所述第一开关节点和所述第二开关节点的电位；
所述第三控制单元分别与所述第一控制节点、所述第二控制节点、所述第三开关节点和所述第四开关节点连接，所述第三控制单元用于在所述第一控制节点和所述第二控制节点的控制下，分别控制所述第三开关节点和所述第四开关节点的电位；
所述第四控制单元分别与所述第一控制节点、所述下拉电源端、所述第三开关节点和所述第四开关节点连接，所述第四控制单元用于在所述第一控制节点和所述下拉电源信号的控制下，分别控制所述第三开关节点和所述第四开关节点的电位。
4.根据权利要求3所述的像素电路，其特征在于，
所述第一控制单元包括第一锁存器，所述第一锁存器的输入端与所述第二控制节点连接，所述第一锁存器的输出端与所述第一开关节点连接；
所述第三控制单元包括第二锁存器，所述第二锁存器的输入端与所述第二控制节点连接，所述第二锁存器的输出端与所述第三开关节点连接。
5.根据权利要求4所述的像素电路，其特征在于，
所述第一锁存器包括：第一三态门和第二三态门；所述第二锁存器包括：第三三态门和第四三态门；
所述第一三态门的控制端与所述锁存节点连接，所述第一三态门的输入端与所述第二控制节点连接，所述第一三态门的输出端与所述第一开关节点连接；
所述第二三态门的控制端与所述锁存节点连接，所述第二三态门的输入端与所述第一开关节点连接，所述第一三态门的输出端与所述第二控制节点连接；
所述第三三态门的控制端与所述第一控制节点连接，所述第三三态门的输入端与所述第二控制节点连接，所述第三三态门的输出端与所述第三开关节点连接；
所述第四三态门的控制端与所述第一控制节点连接，所述第四三态门的输入端与所述第三开关节点连接，所述第四三态门的输出端与所述第二控制节点连接。
6.根据权利要求3至5任一所述的像素电路，其特征在于，
所述第二控制单元包括第一晶体管和第二晶体管；所述第四控制单元包括第三晶体管和第四晶体管；
所述第一晶体管的栅极与所述锁存节点连接，所述第一晶体管的第一极与所述下拉电源端连接，所述第一晶体管的第二极与所述第一开关节点连接；
所述第二晶体管的栅极与所述锁存节点连接，所述第二晶体管的第一极与所述下拉电源端连接，所述第二晶体管的第二极与所述第二开关节点连接；
所述第三晶体管的栅极与所述第一控制节点连接，所述第三晶体管的第一极与所述下拉电源端连接，所述第三晶体管的第二极与所述第三开关节点连接；
所述第四晶体管的栅极与所述第一控制节点连接，所述第四晶体管的第一极与所述下拉电源端连接，所述第四晶体管的第二极与所述第四开关节点连接。
7.根据权利要求2至5任一所述的像素电路，其特征在于，所述锁存子电路包括第三锁存器，所述第三锁存器的输入端与所述第一控制节点连接，所述第三锁存器的输出端与所述锁存节点连接。
8.根据权利要求7所述的像素电路，其特征在于，所述第三锁存器包括：第一非门和第二非门；
所述第一非门的输入端与所述第一控制节点连接，所述第一非门的输出端与所述锁存节点连接；
所述第二非门的输入端与所述锁存节点连接，所述第二非门的输出端与所述第一控制节点连接。
9.根据权利要求1所述的像素电路，其特征在于，所述N为1，所述2N个开关节点包括：第一开关节点和第三开关节点，所述N个控制节点包括：第一控制节点；
所述控制电路分别与所述第一控制节点、所述第一开关节点和所述第三开关节点连接，所述控制电路用于在所述第一控制节点的控制下，分别控制所述第一开关节点和所述第三开关节点的电位。
10.根据权利要求1至5任一所述的像素电路，其特征在于，第i输出电路包括：第i输出晶体管，所述第i输出晶体管的栅极与所述第i开关节点连接，所述第i输出晶体管的第一极与所述第i数据信号端连接，所述第i输出晶体管的第二极与所述发光电路连接。
11.根据权利要求1至5任一所述的像素电路，其特征在于，所述输入电路包括：N个输入晶体管；
在所述N个输入晶体管中，第j输入晶体管的栅极与第j栅线连接，所述第j输入晶体管的第一极与所述控制线连接，所述第j输入晶体管的第二极与第j控制节点连接，所述j为不大于N的正整数。
12.一种像素电路的驱动方法，其特征在于，所述方法用于驱动如权利要求1至11任一所述的像素电路，所述方法包括：
向所述N条栅线中的第j栅线输入处于有效电位的栅极驱动信号，输入电路将控制线中传输的第一控制信号传输至N个控制节点中的第j控制节点，所述j为不大于N的正整数；
在所述N个控制节点的控制下，所述2N个开关节点中的一个开关节点的电位为有效电位，与处于有效电位的开关节点连接的输出电路在所述开关节点的控制下，向发光电路输入来自所述输出电路所连接的数据信号端的数据信号，其中，2N个输出电路与2N个开关节点一一对应连接，所述2N个输出电路与2N个数据信号端一一对应连接，且来自所述2N个数据信号端的数据信号不同。
13.根据权利要求12所述的驱动方法，其特征在于，来自所述2N个数据信号端的数据信号的幅值不同。
14.根据权利要求12所述的驱动方法，其特征在于，来自所述2N个数据信号端的数据信号的占空比不同。
15.根据权利要求12至14任一所述的驱动方法，其特征在于，所述N为2，所述2N个开关节点包括：第一开关节点、第二开关节点、第三开关节点和第四开关节点，所述N个控制节点包括：第一控制节点和第二控制节点，所述方法包括：
当所述第一控制节点的电位为无效电位，且所述第二控制节点的电位为无效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为有效电位，控制所述第四开关节点的电位为无效电位；
当所述第一控制节点的电位为无效电位，且所述第二控制节点的电位为有效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为有效电位；
当所述第一控制节点的电位为有效电位，且所述第二控制节点的电位为无效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为有效电位，控制所述第二开关节点的电位为无效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为无效电位；
当所述第一控制节点的电位为有效电位，且所述第二控制节点的电位为有效电位时，所述控制电路在所述第一控制节点和所述第二控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第二开关节点的电位为有效电位，控制所述第三开关节点的电位为无效电位，控制所述第四开关节点的电位为无效电位。
16.根据权利要求12至14任一所述的驱动方法，其特征在于，所述N为1，所述2N个开关节点包括：第一开关节点和第三开关节点，所述N个控制节点包括：第一控制节点，所述方法包括：
当所述第一控制节点的电位为有效电位时，所述控制电路在所述第一控制节点的控制下，控制所述第一开关节点的电位为无效电位，控制所述第三开关节点的电位为有效电位；
当所述第一控制节点的电位为无效电位时，所述控制电路在所述第一控制节点的控制下，控制所述第一开关节点的电位为有效电位，控制所述第三开关节点的电位为无效电位。
17.一种像素单元，其特征在于，所述像素单元包括：发光电路以及如权利要求1至11任一所述的像素电路；
所述像素电路的输出电路与所述发光电路连接。
18.根据权利要求17所述的像素单元，其特征在于，所述发光电路包括：开关子电路和发光子电路；
所述开关子电路分别与第二控制信号端、所述输出电路和所述发光子电路连接，所述开关子电路用于在来自所述第二控制信号端的第二控制信号的控制下，向所述发光子电路输入来自所述输出电路的信号。
19.根据权利要求17所述的像素单元，其特征在于，所述发光电路包括：开关子电路和发光子电路；
所述开关子电路分别与第二控制信号端、上拉电源信号端、所述输出电路和所述发光子电路连接，所述开关子电路用于在来自所述第二控制信号端的第二控制信号，以及，来自所述输出电路的信号的控制下，向所述发光子电路输入来自所述上拉电源信号端的上拉电源信号。
20.一种显示面板，其特征在于，所述显示面板包括：多个如权利要求17至19任一所述的像素单元。
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