CN108847175A - 共同电压产生电路 - Google Patents

Abstract

一种共同电压产生电路包括：取样保持电路以及第一共同电压产生电路。取样保持电路用以根据第一栅极线驱动信号取样帧相位信号，以产生取样后信号，并将其提供至第一节点。第一共同电压产生电路包括：第一晶体管、第二晶体管、第三晶体管以及开关电路。第一晶体管具有控制端耦接第二节点。第二晶体管具有控制端受控于控制信号。第三晶体管具有控制端耦接第三节点。开关电路用以响应控制信号而将第一节点电性隔离于二节点以及第三节点，或是将第一节点电性连接至第二节点以及第三节点。

Description

共同电压产生电路

技术领域

本发明是关于一种电子电路，且特别是有关于一种用于对显示面板提供共同电压(Vcom)的共同电压产生电路。

背景技术

目前显示装置主要是通过显示面板上的像素阵列来呈现画面内容。通过对像素施加特定的电压，可改变像素的光穿透率，配合对应的彩色滤光片，即可让像素呈现特定的色彩。

像素的跨压可由施加于像素的数据电压以及施加于共同电极上的共同电压来定义。传统上，显示面板上所有的像素会共用由驱动集成电路(IC)提供的一共同电压，此共同电压可以是固定的直流偏压，也可以是摆动的交流电压。

在部分防窥显示的应用中，例如提款机、电脑防窥屏幕等，可能会需要在一帧画面显示期间中的不同时点对像素列提供不同电平的共同电压，以符合防窥显示的光学要求。然而，传统显示装置所采用的共同电压产生机制并不适合此类应用。

发明内容

本发明是关于一种电子电路，且特别是有关于一种用于对显示面板提供共同电压(Vcom)的共同电压产生电路，其可在一帧画面显示期间中的不同时点对像素列提供不同电平的共同电压，以符合特定的显示要求，例如防窥显示。

根据本发明的一方面，提出一种共同电压产生电路包括：取样保持电路以及第一共同电压产生电路。取样保持电路用以根据第一栅极线驱动信号取样帧相位信号，以产生取样后信号，并将其提供至第一节点。第一共同电压产生电路用以将第一偏压、第二偏压或第三偏压提供至第一共同电压输出端以作为第一共同电压。第一共同电压产生电路包括：第一晶体管、第二晶体管、第三晶体管以及开关电路。第一晶体管具有第一端接收第一偏压、第二端耦接第一共同电压输出端、以及控制端耦接第二节点。第二晶体管具有第一端接收第二偏压、第二端耦接第一共同电压输出端、以及控制端受控于控制信号。第三晶体管具有第一端接收第三偏压、第二端耦接第一共同电压输出端、以及控制端耦接第三节点。开关电路介于第一节点与第二节点之间，并介于第一节点与第三节点之间，用以响应控制信号而将第一节点电性隔离于二节点以及第三节点，或是将第一节点电性连接至第二节点以及第三节点。当控制信号被致能，第二晶体管被开启以将第二偏压提供至第一共同电压输出端，当控制信号被禁能，取样后信号被提供至第二节点以及第三节点，以将第二偏压或第三偏压提供至第一共同电压输出端。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1示出依据本发明一实施例的共同电压产生电路的电路图。

图2示出依据本发明一实施例的控制信号产生电路的电路图。

图3示出共同电压产生电路的一例操作波形图。

图4示出依据本发明一实施例的显示装置的方块图。

图5示出显示装置中多个共同电压产生电路所提供的第一/二共同电压的波形图。

其中，附图标记：

100、404、406、408：共同电压产生电路

102：取样保持电路

104：第一共同电压产生电路

106：第二共同电压产生电路

410：显示面板

T1～T8：第一晶体管～第八晶体管

VB1～VB6：第一偏压～第六偏压

N1～N3：第一节点～第三节点

CK、CK1、CK2、CK3：控制信号

CK_a：第一控制信号

CKb：第二控制信号

G[n]：第一栅极线驱动信号

/G[n]：反相的第一栅极线驱动信号

G[K]：第二栅极线驱动信号

FRP：帧相位信号

SW：开关

CSW：开关电路

SW1：第一开关

SW2：第二开关

LAT1：闩锁器

COMP：第一共同电压输出端

COMN：第二共同电压输出端

IN1：第一反相器

IN2：第二反相器

VDE1：第一禁能偏压

VDE2：第二禁能偏压

200：控制信号产生电路

TP：P型晶体管

TN：N型晶体管

LAT2：闩锁器

VEN：致能偏压

CN：显示模式控制信号

F[i]～F[i+3]：画面显示期间

VN1：取样后信号

VN2：第二节点上的电压

VN3：第三节点上的电压

t1、t2：时间点

G[1]～G[24]：栅极线驱动信号

400：显示装置

402：栅极驱动器

VCOMP、VCOMP1～VCOMP3：第一共同电压

VCOMN、VCOMN1～VCOMN3：第二共同电压

BK1：第一像素排

BK2：第二像素排

BK3：第三像素排

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

图1示出依据本发明一实施例的共同电压(Vcom)产生电路100的电路图。共同电压产生电路100主要包括取样保持电路102以及第一共同电压产生电路104，更可包括第二共同电压产生电路106。第一共同电压产生电路104以及第二共同电压产生电路106可分别提供第一共同电压以及第二共同电压。第一共同电压以及第二共同电压可被施加至显示面板上的共同电极，以作为像素的共同电压。在-实施例中，第二共同电压为第一共同电压的反相信号。

取样保持电路102可根据第一栅极线驱动信号G[n]对帧相位信号FRP作取样以产生取样后信号，并将取样后信号提供至第一节点N1。第一栅极线驱动信号G[n]例如是指欲施加至显示面板中的第n条栅极线以开启该栅极线上像素晶体管的驱动信号。当一像素的像素晶体管被开启，则可对该像素写入显示数据。

在此实施例中，帧相位信号FRP可以是一信号相位随画面帧翻转的信号，也就是说，帧相位信号FRP在相邻的两帧画面显示期间具有相反的信号相位。

取样保持电路102包括开关SW以及闩锁器LAT1。开关SW可通过传输门(transmission gate)或其它具备开关功能的电子元件或电路来实现。闩锁器LAT1耦接第一节点N1，其可由两个头尾相接的反相器构成，或是由其他具备闩锁功能的电路来实现。

开关SW受控于第一栅极线驱动信号G[n]。图1中的符号「/G[n]」是用来表示反相的第一栅极线驱动信号G[n]。当第一栅极线驱动信号G[n]被致能(enabled)，开关SW开启，使得帧相位信号FRP被提供至第一节点N1以作为取样后信号。换言之，取样保持电路102可在第一栅极线驱动信号G[n]被致能时，对帧相位信号FRP作取样。

当第一栅极线驱动信号G[n]被禁能(disabled)，开关SW关闭，闩锁器LAT1将维持第一节点N1上的取样后信号的电压电平，以实现电位保持功能。

此处所指的信号被「致能」，指的是此信号的电平被拉高(pull high)、或是切换至一致能电平；相对地，信号被「禁能」指的是此信号的电平被拉低(pulllow)、或是切换至一禁能电平，其中禁能电平与致能电平可对应至两不同的逻辑状态。

第一共同电压产生电路104可将第一偏压VB1、第二偏压VB2或第三偏压VB3提供至第一共同电压输出端COMP以作为第一共同电压，使得第一共同电压的电平可切换于第一偏压VB1、第二偏压VB2、以及第三偏压VB3。在一实施例中，第二偏压VB2的电平可介于第一偏压VB1与第三偏压VB3的电平之间，例如，第一偏压VB1＝5V、第二偏压VB2＝0V、第三偏压VB3＝-5V。

第一共同电压产生电路104包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及开关电路CSW。其中第一晶体管T1可例如为PMOS晶体管(PMOS)，而第二晶体管T2以及第三晶体管T3可例如为NMOS晶体管(NMOS)。

第一晶体管T1具有第一端(如源极/漏极)接收第一偏压VB1、第二端(如漏极/源极)耦接第一共同电压输出端COMP、以及控制端(如栅极)耦接第二节点N2。第二晶体管T2具有第一端(如源极/漏极)接收第二偏压VB2、第二端(如漏极/源极)耦接第一共同电压输出端COMP、以及控制端(如栅极)受控于控制信号CK。第三晶体管T3具有第一端(如源极/漏极)接收第三偏压VB3、第二端(如漏极/源极)耦接第一共同电压输出端COMP、以及控制端(如栅极)耦接第三节点N3。

开关电路CSW介于第一节点N1与第二节点N2之间，并介于第一节点N1与第三节点N3之间。开关电路CSW可响应控制信号CK而将第一节点N1电性隔离于第二节点N2以及第三节点N3，或是将第一节点N1电性连接至第二节点N2以及第三节点N3。

开关电路CSW例如包括第一开关SW1以及第二开关SW2。第一开关SW1耦接在第一节点N1与第二节点N2之间，并受控于控制信号CK。第二开关SW2耦接在第一节点N1与第三节点N3之间，并受控于控制信号CK。在此实施例中，第一开关SW1以及第二开关SW2为传输门，然本发明并不以此为限，第一开关SW1以及第二开关SW2亦可通过其它具备开关功能的电子元件或电路来实现，例如晶体管。

在操作上，当控制信号CK被致能，第一开关SW1以及第二开关SW2皆被关闭，使得第一节点N1电性隔离于第二节点N2以及第三节点N3。反之，当控制信号CK被禁能，第一开关SW1以及第二开关SW2皆开启，使得第一节点N1电性连接至第二节点N2以及第三节点N3。

第二共同电压产生电路106可将第四偏压VB4、第五偏压VB5或第六偏压VB6提供至第二共同电压输出端COMN以作为第二共同电压。第二共同电压产生电路106包括第一反相器IN1、第二反相器IN2、第四晶体管T4、第五晶体管T5、以及第六晶体管T6。其中第四晶体管T4以及第五晶体管T5可为NMOS，而第六晶体管T6可为PMOS。

第一反相器IN1的输入端耦接第二节点N2。第二反相器IN2的输入端耦接第三节点N3。换言之，第一反相器IN1以及第二反向器IN2可分别输出第二节点N2的反相信号以及第三节点N3的反相信号。

第四晶体管T4具有第一端(如源极/漏极)接收第四偏压VB4、第二端(如漏极/源极)耦接第二共同电压输出端COMN、以及控制端(如栅极)耦接第一反相器IN1的输出端。因此，第四晶体管T4可响应第二节点N2的反相信号而开启或关闭。

第五晶体管T5具有第一端(如源极/漏极)接收第五偏压VB5、第二端(如漏极/源极)耦接第二共同电压输出端COMN、以及控制端(如栅极)受控于控制信号CK。

第六晶体管T6具有第一端(如源极/漏极)接收第六偏压VB6、第二端(如漏极/源极)耦接第二共同电压输出端COMN、以及控制端(如栅极)耦接第二反相器IN2的输出端。因此，第六晶体管T6可响应第三节点N3的反相信号而开启或关闭。

在一实施例中，可规划第四偏压VB4与第一偏压VB1具有相反的相位、第五偏压VB5与第二偏压VB2相等，而第六偏压VB6与第三偏压VB3具有相反的相位。举例来说，若第一偏压VB1＝5V、第二偏压VB2＝0V、第三偏压VB3＝-5V，则可规划第四偏压VB4＝-5V、第五偏压VB5＝0V、第六偏压VB6＝5V。

共同电压产生电路100可更包括第七晶体管T7以及第八晶体管T8。第七晶体管T7以及第八晶体管T8可分别为PMOS以及NMOS。

第七晶体管T7具有第一端(如源极/漏极)接收第一禁能偏压VDE1、第二端(如漏极/源极)耦接第二节点N2，以及控制端(如栅极)受控于第一控制信号CK1。第八晶体管T8具有第一端(如源极/漏极)接收第二禁能偏压VDE2、第二端(如漏极/源极)耦接第三节点N3，以及控制端(如栅极)受控于第二控制信号CK2。

第一控制信号CK1例如是前述的控制信号CK的反相信号XCK，第二控制信号CK2例如是前述的控制信号CK。当控制信号CK为致能，第七晶体管T7以及第八晶体管T8皆会被开启，使得第一禁能偏压VDE1以及第二禁能偏压VDE2分别被提供至第二节点N2以及第三节点N3。在另一实施例中，第一控制信号CKa及第二控制信号CKb亦可以皆为前述的控制信号CK。或者，在另一实施例中，第一控制信号CKa及第二控制信号CKb亦可以皆为前述的控制信号CK的反相信号XCK。或者，在另一实施例中，第一控制信号CKa例如是前述的控制信号CK，第二控制信号CKb例如是前述的控制信号CK的反相信号XCK。

第一禁能偏压VDE1以及第二禁能偏压VDE2的大小分别足够使第一晶体管T1以及第三晶体管T3关闭，例如第一禁能偏压VDE1＝8.5V、第二禁能偏压VDE2＝-8V。因此，当第一禁能偏压VDE1以及第二禁能偏压VDE2分别被提供至第二节点N2以及第三节点N3，将分别使第一晶体管T1以及第三晶体管T3处于关闭状态。

通过如图1的电路配置，当控制信号CK被致能，第二晶体管T2将被开启以提供第二偏压VB2至第一共同电压输出端COMP。而当控制信号CK被禁能，第一节点N1上的取样后信号将被提供至第二节点N2以及第三节点N3，以将第二偏压VB2或第三偏压VB3提供至第一共同电压输出端COMP，进而实现多电平的共同电压产生机制。

应注意的是，虽然此实施例中第一晶体管T1、第六晶体管T6以及第七晶体管T7是以PMOS来实现，而第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第八晶体管T8是以NMOS来实现，然本发明并不以此为限，各个晶体管的晶体管类型均可根据其控制端接收的信号配置而作对应调整。举例来说，若第八晶体管T8的控制端所接收的第二控制信号CKb可以是控制信号CK的反相信号，则可通过PMOS来实现第八晶体管T8。

图2示出依据本发明一实施例的控制信号产生电路200的电路图。控制信号产生电路200可提供共同电压产生电路100中各电路部件所需的控制信号CK。其中控制信号产生电路200可以是共同电压产生电路100中的一部分，亦可独立于共同电压产生电路100。

控制信号产生电路200可依据第一栅极线驱动信号G[n]以及第二栅极线驱动信号G[K]产生控制信号CK。其中第一栅极线驱动信号G[n]以及第二栅极线驱动信号G[K]可分别用于驱动一显示面板上不同的两条栅极线，例如显示面板上的第n条栅极线以及第K条栅极线。举例来说，控制信号产生电路200可在一帧画面显示期间中，响应第一栅极线驱动信号G[n]而致能控制信号CK，并响应第二栅极线驱动信号G[K]而禁能控制信号CK，使得控制信号CK在栅极驱动器从第一栅极线驱动信号G[n]扫描至第二栅极线驱动信号G[K]的期间内为致能状态。

控制信号产生电路200包括P型晶体管TP、N型晶体管TN以及闩锁器LAT2。P型晶体管TP具有第一端(如源极/漏极)接收致能偏压VEN、第二端(如漏极/源极)、以及控制端(如栅极)受控于第一栅极线驱动信号G[n]。如图2所示，P型晶体管TP接收反相的第一栅极线驱动信号/G[n]。另外，N型晶体管TN具有第一端接收显示模式控制信号CN、第二端耦接P型晶体管TP的第二端、以及控制端受控于第二栅极线驱动信号G[K]。

闩锁器LAT2耦接P型晶体管TP的第二端以及N型晶体管TN的第二端。当P型晶体管TP被开启，致能偏压VEN将被提供至P型晶体管TP的第二端以作为控制信号CK，而当N型晶体管TN被开启，显示模式控制信号CN将被提供至N型晶体管TN的第二端以作为控制信号CK。

在一实施例中，显示模式控制信号CN可切换于对应广视角显示模式的一第一电平以及对应于防窥显示模式的一第二电平，其中第一电平与致能偏压VEN的电平相同，第二电平小于第一电平。通过此配置，当显示装置操作在广视角显示模式，由于显示模式控制信号CN的第一电平与致能偏压VEN相同，故控制信号CK的波形将不会响应第二栅极线驱动信号G[K]的致能而变化。反之，当显示装置操作在防窥显示模式，由于显示模式控制信号CN的第二电平比致能偏压VEN来得低，故当第二栅极线驱动信号G[K]被致能，控制信号CK将从对应致能偏压VEN/第一电平的高电平而被拉低至对应第二电平的低电平。

因此，若显示模式控制信号CN被设定在第一电平，控制信号产生电路200产生的控制信号CK将如同一直流偏压，使得第一共同电压产生电路104以及第二共同电压产生电路106分别维持输出第二偏压VB2以及第五偏压VB5。而若显示模式控制信号CN被设定在第二电平，控制信号产生电路200产生的控制信号CK将响应依序致能的第一栅极线驱动信号G[n]及第二栅极线驱动信号G[K]形成一致能脉冲。响应具有致能脉冲的控制信号CK，第一共同电压产生电路104将在控制信号CK致能时输出第二偏压VB2，并在控制信号CK禁能时输出第一偏压VB1或第三偏压VB3。对应地，第二共同电压产生电路106将在控制信号CK致能时输出第五偏压VB5，并在控制信号CK禁能时输出第四偏压VB4或第六偏压VB6。

控制信号产生电路200可在显示装置操作在防窥显示模式时，根据两不同栅极线驱动信号之间的致能时间差，决定控制信号CK的致能脉冲宽度。然本发明并不限于此，在一实施例中，亦可直接规划第一栅极线驱动信号G[n]作为控制信号CK。此时，控制信号CK可直接由显示装置的栅极驱动器提供。

图3示出共同电压产生电路100的一例操作波形图。在图3的例子中，以高电平的信号来表示「致能」的信号，并以低电平的信号来表示被「禁能」的信号。

如图3所示，在第i帧画面显示期间F[i]中，控制信号CK在时间点t1～时间点t2之间具有一致能脉冲。此致能脉冲可例如通过图2的控制信号产生电路200根据第一栅极线驱动信号G[n]以及第二栅极线驱动信号G[K]产生。

帧相位信号FRP的信号相位是以帧为单位作翻转。如图3所示，帧相位信号FRP在第i帧画面显示期间F[i]具有低电平，并在下一帧画面显示期间F[i+1]切换至高电平。不同帧的画面显示期间对应至不同帧的画面显示数据。

接着请一并参考图1以及图3。在时间点t1，低电平的帧相位信号FRP被取样，故第一节点N1上的取样后信号VN1被拉至低电平。

在时间点t1～t2的期间，控制信号CK为致能，故第一开关SW1以及第二开关SW2皆被关闭，使得第一节点N1分别与第二节点N2和第三节点N3电性隔离。此时，由于第七晶体管T7以及第八晶体管T8均处于开启状态，故第二节点N2上的电压VN2以及第三节点N3上的电压VN3将分别被设定成第一禁能偏压VDE1(此例中具有高电平)以及第二禁能偏压VDE2(此例中具有低电平)。

通过上述的信号操作，可确保在控制信号CK为高电平的期间，第一晶体管T1及第三晶体管T3为关闭、第二晶体管T2为开启，使得第一共同电压VCOMP被设定为第二偏压VB2(如0V)。

针对控制信号CK处于低电平的期间，第二晶体管T2为关闭，而第一节点N1上的取样后信号VN1被提供至第二节点N2以及第三节点N3。在画面显示期间F[i]中，时间点t1以前因为取样后信号VN1具有高电平，故第一晶体管T1为关闭、第三晶体管T3为开启，使得第一共同电压VCOMP被设定为第三偏压VB3(此例中为低电平，如-5V)。在时间点t2以后，由于取样后信号VN1具有低电平，故第一晶体管T1为开启、第三晶体管T3为关闭，使得第一共同电压VCOMP被设定为第一偏压VB1(此例中为高电平，如5V)。

针对后续的第i+1帧～第i+3帧画面显示期间F[i+1]～F[i+3]，共同电压产生电路100的信号操作方式亦同，故不另赘述。

在一实施例中，可将控制信号CK的致能脉冲的脉冲宽度(pulse duration)规划成略长于时间点t1(第一栅极线驱动信号G[n]的上升缘)～时间点t2(第二栅极线驱动信号G[K]的下降缘)的期间，以确保在对第一栅极线驱动信号G[n]～第二栅极线驱动信号G[K]所对应的像素列写入数据的期间，该些像素列被施加对应第二偏压VB2的第一共同电压VCOMP以及对应第五偏压VB5的第二共同电压VCOMN。

图4示出依据本发明一实施例的显示装置400的方块图。为简化说明，图4中仅示出一栅极驱动器402、三个共同电压产生电路404、406、408、以及一显示面板410于显示装置400中。然而，所属技术领域中具有通常知识者可轻易了解，于实际应用环境中，显示装置400可包括一或多个栅极驱动器、一或多个共同电压产生电路以及一或多个显示面板。

栅极驱动器402可依据时脉控制信号依序对显示面板410上的栅极线施加栅极线驱动信号，如G[1]～G[24]。每条栅极线分别耦接至显示面板410上的一列像素。根据此实施例，每8条像素列为一个像素排(bank)。如图4所示，受控于栅极线驱动信号G[1]～G[8]的8条像素列为第一像素排BK1；受控于栅极线驱动信号G[9]～G[16]的8条像素列为第二像素排BK2；受控于栅极线驱动信号G[17]～G[24]的8条像素列为第三像素排BK3。在其他实施例中，每一像素排可包括m条像素列，其中m为正整数。

共同电压产生电路404、406、408耦接栅极驱动器402以接收栅极线驱动信号，并分别负责产生第一像素排BK1、第二像素排BK2、第三像素排BK3所需的第一/二共同电压VCOMP1～VCOMP3/VCOMN1～VCOMN3。

请配合参考图5，其示出显示装置400中多个共同电压产生电路404、406、408所提供的第一/二共同电压的波形图。如图5所示，控制信号CK1、CK2、CK3分别表示共同电压产生电路404、406、408根据对应像素排的栅极线驱动信号所产生的控制信号。举例来说，共同电压产生电路404可响应栅极线驱动信号G[1]以及G[8]来产生控制信号CK1，并据以产生对应的第一共同电压VCOMP1以及第二共同电压VCOMN1。

因此，共同电压产生电路404、406、408可提供以像素排为单位，逐一向右位移的三电平第一/二共同电压VCOMP1～VCOMP3/VCOMN1～VCOMN3给显示面板410中的像素，藉此实现特定的显示需求，例如防窥显示。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (14)

1.一种共同电压产生电路，其特征在于，包括：

一取样保持电路，用以根据一第一栅极线驱动信号取样一帧相位信号，以产生一取样后信号，该取样后信号提供至一第一节点；

一第一共同电压产生电路，用以将一第一偏压、一第二偏压或一第三偏压提供至一第一共同电压输出端以作为一第一共同电压，该第一共同电压产生电路包括：

一第一晶体管，具有一第一端接收该第一偏压、一第二端耦接该第一共同电压输出端、以及一控制端耦接一第二节点；

一第二晶体管，具有一第一端接收该第二偏压、一第二端耦接该第一共同电压输出端、以及一控制端受控于一控制信号；以及

一第三晶体管，具有一第一端接收该第三偏压、一第二端耦接该第一共同电压输出端、以及一控制端耦接一第三节点；以及

一开关电路，介于该第一节点与该第二节点之间，并介于该第一节点与该第三节点之间，用以响应该控制信号而将该第一节点电性隔离于该第二节点以及该第三节点，或是将该第一节点电性连接至该第二节点以及该第三节点；

其中当该控制信号被致能，该第二晶体管被开启以将该第二偏压提供至该第一共同电压输出端，当该控制信号被禁能，该取样后信号被提供至该第二节点以及该第三节点，以将该第二偏压或该第三偏压提供至该第一共同电压输出端。

2.如权利要求1所述的共同电压产生电路，其特征在于，更包括：

一第二共同电压产生电路，用以将一第四偏压、一第五偏压或一第六偏压提供至一第二共同电压输出端以作为一第二共同电压，该第二共同电压产生电路包括：

一第一反相器，该第一反相器的输入端耦接该第二节点；

一第二反相器，该第二反相器的输入端耦接该第三节点；

一第四晶体管，具有一第一端接收该第四偏压、一第二端耦接该第二共同电压输出端、以及一控制端耦接该第一反相器的输出端；

一第五晶体管，具有一第一端接收该第五偏压、一第二端耦接该第二共同电压输出端、以及一控制端受控于该控制信号；以及

一第六晶体管，具有一第一端接收该第六偏压、一第二端耦接该第二共同电压输出端、以及一控制端耦接该第二反相器的输出端。

3.如权利要求2所述的共同电压产生电路，其特征在于，其中该第四偏压与该第一偏压具有相反的相位，该第五偏压与该第二偏压相等，该第六偏压与该第三偏压具有相反的相位。

4.如权利要求2所述的共同电压产生电路，其特征在于，更包括：

一第七晶体管，具有一第一端接收一第一禁能偏压，一第二端耦接该第二节点，以及一控制端受控于一第一控制信号；以及

一第八晶体管，具有一第一端接收一第二禁能偏压，一第二端耦接该第三节点，以及一控制端受控于一第二控制信号；

其中当该第七晶体管以及该第八晶体管被开启，使得该第一禁能偏压以及该第二禁能偏压分别被提供至该第二节点以及该第三节点，以关闭该第一晶体管以及该第三晶体管。

5.如权利要求4所述的共同电压产生电路，其特征在于，其中该第一晶体管、该第六晶体管以及该第七晶体管为PMOS晶体管，该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管以及该第八晶体管为NMOS晶体管。

6.如权利要求1所述的共同电压产生电路，其特征在于，更包括：

一控制信号产生电路，用以依据该第一栅极线驱动信号以及一第二栅极线驱动信号产生该控制信号，其中该第一栅极线驱动信号以及该第二栅极线驱动信号分别用于驱动一显示面板上不同的两条栅极线。

7.如权利要求6所述的共同电压产生电路，其特征在于，其中该控制信号产生电路在一帧画面显示期间中，响应该第一栅极线驱动信号致能该控制信号，并响应该第二栅极线驱动信号禁能该控制信号。

8.如权利要求6所述的共同电压产生电路，其特征在于，其中该控制信号产生电路包括：

一P型晶体管，具有一第一端接收一致能偏压，一第二端、以及一控制端受控于该第一栅极线驱动信号；以及

一N型晶体管，具有一第一端接收一显示模式控制信号，一第二端耦接该P型晶体管的该第二端、以及一控制端受控于该第二栅极线驱动信号；以及

一闩锁器，耦接该P型晶体管的该第二端以及该N型晶体管的该第二端；

其中当该P型晶体管被开启，该致能偏压被提供至该P型晶体管的该第二端以作为该控制信号，当该N型晶体管被开启，该显示模式控制信号被提供至该N型晶体管的该第二端以作为该控制信号。

9.如权利要求8所述的共同电压产生电路，其特征在于，其中该显示模式控制信号可切换于对应一广视角显示模式的一第一电平以及对应于一防窥显示模式的一第二电平，该第一电平与该致能偏压的电平相同，且该第二电平小于该第一电平。

10.如权利要求1所述的共同电压产生电路，其特征在于，其中该第一栅极线驱动信号作为该控制信号。

11.如权利要求1所述的共同电压产生电路，其特征在于，其中该开关电路包括：

一第一开关，耦接在该第一节点与该第二节点之间，并受控于该控制信号；以及

一第二开关，耦接在该第一节点与该第三节点之间，并受控于该控制信号；

其中当该控制信号为致能，该第一开关以及该第二开关被关闭，以将该第一节点电性隔离于该第二节点以及该第三节点，当该控制信号为禁能，该第一开关以及该第二开关被开启，以将该第一节点电性连接至该第二节点以及该第三节点。

12.如权利要求1所述的共同电压产生电路，其特征在于，其中该取样保持电路包括：

一开关，受控于该第一栅极线驱动信号而开启或关闭，当该开关被开启，该帧相位信号提供至该第一节点以作为该取样后信号；以及

一闩锁器，耦接该第一节点，用以在该开关关闭时，维持该第一节点上该取样后信号的电压电平。

13.如权利要求1所述的共同电压产生电路，其特征在于，其中该帧相位信号在相邻的两帧画面显示期间具有相反的信号相位。

14.如权利要求1所述的共同电压产生电路，其特征在于，其中该第二偏压的电平介于该第一偏压与该第三偏压的电平之间。