CN109920456B - 存储器模块、存储器系统和操作存储器模块的方法 - Google Patents

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Abstract

公开了存储器模块、存储器系统和操作存储器模块的方法。一种存储器模块包括与同一模块板相关联的多个半导体存储器装置。所述多个半导体存储器装置被配置为同时执行训练操作，所述多个半导体存储器装置包括：接收接口电路，被配置为：基于来自存储器控制器的训练模式，执行训练操作来搜索均衡器的所选择的系数；响应于来自存储器控制器的训练命令，在训练状态下将训练信息信号发送到存储器控制器，训练信息信号包括所选择的均衡系数。

Description

存储器模块、存储器系统和操作存储器模块的方法
本申请要求于2017年12月12日提交到韩国知识产权局的第10-2017-0170033号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
示例实施例涉及一种存储器装置。例如，至少一些示例实施例涉及存储器模块、存储器系统和/或操作存储器模块的方法。
背景技术
半导体存储器可以是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器装置。半导体存储器装置通常被划分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是指当电源关闭时存储的数据丢失的存储器装置。另一方面，非易失性存储器装置是指当电源关闭时保留存储的数据的存储器装置。因为作为一种易失性存储器装置的动态随机存取存储器(DRAM)具有高访问速度，所以DRAM被广泛用作计算系统的工作存储器、缓冲存储器、主存储器等。随着计算技术的发展，对作为计算系统的工作存储器的DRAM的需求正在增加。因为DRAM存储器单元通常包括电容器和晶体管，所以难以减小小于一定水平的单元尺寸。因此，难以在有限的区域内实现高容量DRAM。
为了实现高容量，以存储器模块的形式设置多个DRAM。可对多个DRAM顺序地执行训练操作，以基于训练操作的结果来设置DRAM适当地操作。
发明内容
根据示例实施例，一种存储器模块，包括与同一模板块相关联的多个半导体存储器装置，所述多个半导体存储器装置被配置为同时执行训练操作，所述多个半导体存储器装置包括：接收接口电路，被配置为：基于来自存储器控制器的训练模式，执行所述训练操作来搜索均衡器的所选择的均衡系数；响应于来自存储器控制器的训练命令，在训练状态下将训练信息信号发送到存储器控制器，训练信息信号包括所选择的均衡系数。
所述多个半导体存储器装置被配置为：以所述多个半导体存储器装置的排为单元同时执行所述训练操作。
接收接口电路包括：均衡器，被配置为：在训练状态下通过基于控制均衡系数对训练模式进行均衡来生成均衡器输出模式；自训练电路，被配置为：向均衡器提供控制均衡系数，自训练电路被配置为生成指示均衡器输出模式与参考模式之间的差的错误计数值，基于错误计数值和参考值自适应地调节搜索均衡系数以向均衡器提供控制均衡系数，其中，均衡器利用搜索均衡系数来搜索选择的均衡系数。
均衡器包括连续时间线性均衡器、前馈均衡器和判决反馈均衡器中的至少一个。
均衡器包括连续时间线性均衡器和连接到连续时间线性均衡器的前馈均衡器。
自训练电路被配置为：将参考模式存储在与自训练电路相关联的寄存器中，基于均衡器输出模式和参考模式生成比较信号，响应于比较信号输出错误计数值。
自训练电路被配置为：响应于训练模式，经由复制路径输出参考模式，复制路径复制提供均衡器输出模式的路径，同时复制路径独立于外部影响，基于均衡器输出模式和参考模式生成比较信号，响应于比较信号输出错误计数值。
自训练电路被配置为：基于错误计数值和参考值输出自适应系数控制信号，响应于自适应系数控制信号，向均衡器提供搜索均衡系数作为控制均衡系数，使得自适应系数控制信号命令与自训练电路相关联的控制器减小错误计数值与参考值之间的差，响应于错误计数值与参考值之间的差达到下阈值，输出搜索到的均衡系数作为选择的均衡系数。
控制器被配置为：当自适应系数控制信号指示错误计数值与参考值之间的差达到下阈值时，输出包括通过/失败位和存储器标识符位的标志信号，其中，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位指示所述多个半导体存储器装置中的所述对应的一个半导体存储器装置。
自训练电路被配置为：使用迫零算法、最小均方算法和递归最小二乘算法中的一个来减小错误计数值与参考值之间的差。
接收接口电路还包括：多路分解器，被配置为：在训练状态下，向自训练电路提供来自均衡器的均衡器输出模式，在正常状态下，响应于从存储器控制器接收到的数据，向内部电路提供均衡器的输出，其中，所述存储器模块响应于状态信号而在训练状态与正常状态之间切换。
自训练电路还包括：寄存器，被配置为存储控制均衡系数，并且自训练电路被配置为：响应于错误计数值与参考值之间的差达到下阈值，将控制均衡系数作为选择的均衡系数发送到存储器控制器。
所述多个半导体存储器装置中的每个半导体存储器装置被配置为：响应于错误计数值与参考值之间的差达到下阈值，接收选择的均衡系数和标志信号，标志信号包括通过/失败位和存储器标识符位，通过/失败位指示所述训练操作的通过或失败，存储器标识符位标识对应的半导体存储器装置；向存储器控制器发送训练信息信号，所述训练信息信号还包括选择的均衡系数和标志信号。
所述多个半导体存储器装置中的每个半导体存储器装置还包括信号合并器，其中，信号合并器被配置为：当错误计数值与参考值之间的差变为最小值时，接收控制均衡系数作为选择的均衡系数，接收包括通过/失败位和存储器标识符位的标志信号，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位标识所述多个半导体存储器装置中的所述对应的一个半导体存储器装置，将训练信息信号与选择的均衡系数和标志信号合并，以生成合并的训练信息信号，其中，所述存储器模块还包括：控制装置，被配置为从所述多个半导体存储器装置中的每个半导体存储器装置接收合并的训练信息信号，并将合并的训练信息信号发送到存储器控制器。
控制装置包括：存储器，被配置为针对所述多个半导体存储器装置中的每个半导体存储器装置，存储合并的训练信息信号。
接收接口电路还被配置为：将训练模式与参考电压进行比较以输出比较信号，响应于控制码生成参考电压，在训练状态下搜索与参考电压的期望电压电平对应的控制码，在正常状态下输出控制码。
所述多个半导体存储器装置中的每个半导体存储器装置还包括：温度传感器，被配置为：感测对应的半导体存储器装置的工作温度；响应于工作温度大于参考温度，将训练请求信号发送到存储器控制器，训练请求信号请求对应的半导体存储器装置的训练操作，其中，所述多个半导体存储器装置中的每个半导体存储器装置的接收接口电路被配置为：在训练状态下，将裸片上端接电阻相对于彼此等同地设置，所述多个半导体存储器装置中的每个半导体存储器装置包括双倍数据速率5(DDR5)同步动态随机存取存储器(SDRAM)。
根据示例实施例，一种存储器系统，包括：存储器控制器；存储器模块，包括多个半导体存储器装置，所述多个半导体存储器装置被配置为同时执行训练操作，所述多个半导体存储器装置包括：接收接口电路，被配置为：基于来自存储器控制器的训练模式，执行所述训练操作来搜索均衡器的所选择的均衡系数；响应于来自存储器控制器的训练命令，在训练状态下将训练信息信号发送到存储器控制器，训练信息信号包括所选择的均衡系数。
所述多个半导体存储器装置被配置为：将训练信息信号与选择的均衡系数和标志信号合并以生成合并的训练信息信号，标志信号包括通过/失败位和存储器标识符位，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位指示所述多个半导体存储器装置中的所述对应的一个半导体存储器装置，将训练信息信号发送到所述多个半导体存储器装置中的每个半导体存储器装置，其中，存储器控制器包括：训练信息存储表，被配置为针对所述多个半导体存储器装置中的每个半导体存储器装置，存储合并的训练信息信号。
根据示例实施例，一种操作存储器模块的方法，所述存储器模块包括多个半导体存储器装置，所述方法包括：通过在训练状态下操作的多个半导体存储器装置中的每个半导体存储器装置，基于从存储器控制器接收的训练模式，确定均衡器的所选择的均衡系数；通过多个半导体存储器装置中的每个半导体存储器装置，将所选择的均衡系数发送到存储器控制器；通过在正常状态下操作的多个半导体存储器装置中的每个半导体存储器装置，执行存储器操作。
因此，在包括多个半导体存储器装置的存储器模块中，半导体存储器装置在训练状态下同时执行训练来搜索期望的(或者，可选的，最佳的)均衡系数，并且将包括期望的(或者，可选的，最佳的)均衡系数的训练信息信号发送到存储器控制器。因此，包括多个半导体存储器装置的存储器模块可大大减少用于训练的时间。
附图说明
通过下面结合附图进行的详细描述，说明性的非限制性示例实施例将被更清楚地理解。
图1是示出根据示例实施例的存储器系统的框图。
图2是详细示出根据示例实施例的图1中的存储器模块的示例的框图。
图3示出图1的存储器系统中的存储器控制器与半导体存储器装置之间的连接关系。
图4是示出根据示例实施例的图2中的多个半导体存储器装置中的一个半导体存储器装置的框图。
图5示出图4的半导体存储器装置中的第一存储体阵列的示例。
图6示出根据示例实施例的图1的存储器系统中的存储器控制器与一个半导体存储器装置之间的连接的示例。
图7是示出根据示例实施例的图6中的接收接口电路中的均衡器的示例的电路图。
图8是示出根据示例实施例的图6中的接收接口电路中的均衡器的另一示例的电路图。
图9是示出根据示例实施例的图6中的接收接口电路中的均衡器的另一示例的电路图。
图10是示出根据示例实施例的图6中的自训练电路中的容限校验器(marginchecker)的示例的框图。
图11是示出根据示例实施例的图6中的自训练电路中的容限校验器的另一示例的框图。
图12是示出根据示例实施例的图6中的自训练电路中的自适应引擎的示例的框图。
图13是示出根据示例实施例的半导体存储器装置的框图。
图14是示出根据示例实施例的图13中的自训练电路中的参考电压生成器的电路图。
图15是详细示出根据示例实施例的图1中的存储器模块的另一示例的框图。
图16是示出根据示例实施例的图15的存储器模块中的控制装置的示例的框图。
图17示出根据示例实施例的图16中的训练信息存储表的示例。
图18是用于描述中心抽头端接的示图。
图19是用于描述伪开漏端接的示图。
图20是示出图2的存储器模块或图15的存储器模块的训练操作的示例的时序图。
图21是示出根据示例实施例的存储器系统的框图。
图22是示出根据示例实施例的操作存储器模块的方法的流程图。
图23是示出根据示例实施例的具有四排(quad-rank)存储器模块的存储器系统的框图。
图24是示出根据示例实施例的包括存储器模块的移动系统的框图。
具体实施方式
通过下面结合附图进行的详细描述，本发明构思的示例实施例将被更清楚地理解，其中，除非另有指定，否则贯穿各个附图，相同的参考标号表示相同的部件。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统10包括主机20和存储器模块100。主机20可包括存储器控制器25。
存储器模块100可包括控制装置(或者，寄存时钟驱动器(RCD)，RCD可被称为控制装置)110、串行存在检测(SPD)芯片180和电源管理集成电路(PMIC)190。此外，存储器模块100可包括多个半导体存储器装置200。
控制装置110可在存储器控制器25的控制下控制半导体存储器装置200和PMIC190。例如，控制装置110可从存储器控制器25接收地址ADDR、命令CMD和时钟信号CLK。响应于接收到的信号，控制装置110可控制半导体存储器装置200，使得通过数据信号DQ和数据选通信号DQS接收的数据被写入半导体存储器装置200中或者使得存储在半导体存储器装置200中的数据通过数据信号DQ和数据选通信号DQS输出。例如，控制装置110可将来自存储器控制器25的地址ADDR、命令CMD和时钟信号CLK发送到半导体存储器装置200。
半导体存储器装置200可在控制装置110的控制下写入通过数据信号DQ和数据选通信号DQS接收的数据。可选地，半导体存储器装置200可在控制装置110的控制下输出通过数据信号DQ和数据选通信号DQS写入的数据。半导体存储器装置200可包括各种存储器装置。
例如，半导体存储器装置200可包括基于DRAM的易失性存储器装置。例如，半导体存储器装置200可包括诸如DRAM、SRAM和/或SDRAM的易失性存储器装置。半导体存储器装置200可包括双倍数据速率5(DDR5)SDRAM。
SPD芯片180可以是可编程只读存储器(例如，EEPROM)。SPD芯片180可包括存储器模块100的初始信息或装置信息DI。在示例实施例中，SPD芯片180可包括存储器模块100的初始信息或装置信息DI(诸如，模块形式、模块配置、存储容量、模块类型、执行环境等)。当包括存储器模块100的存储器系统10启动时，主机20可从SPD芯片180读取装置信息DI并可基于装置信息DI识别存储器模块100。主机20可基于来自SPD芯片180的装置信息DI来控制存储器模块100。例如，主机20可基于来自SPD芯片180的装置信息DI识别包括在存储器模块100中的半导体存储器装置200的类型。
在示例实施例中，SPD芯片180可通过串行总线与主机20通信。SPD芯片180可通过串行总线与控制装置110通信。串行总线可包括诸如以下项的2线串行总线中的至少一个：内部集成电路(I2C)、系统管理总线(SMBus)、电源管理总线(PMBus)、智能平台管理接口(IPMI)、管理组件传输协议(MCTP)等。
控制装置110可通过第一控制信号CTL1控制PMIC 190，并可通过第二控制信号CTL2控制半导体存储器装置200。第二控制信号CTL2可包括地址ADDR、命令CMD和时钟信号CLK。
PMIC 190接收输入电压VIN，基于输入电压VIN生成电源电压VDD，并向半导体存储器装置200提供电源电压VDD。半导体存储器装置200基于电源电压VDD操作。
图2是详细示出根据示例实施例的图1中的存储器模块的示例的框图。
在图2中，为了便于解释，未示出PMIC 190。
参照图2，存储器模块100包括布置(或安装)在电路板(或模块板)101中的控制装置110、多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e、多个数据缓冲器(DB)141至145和151至155、模块电阻单元160和170以及SPD芯片180。
这里，作为印刷电路板的电路板101可在第一边缘部分103与第二边缘部分105之间向垂直于第一方向D1的第二方向D2延伸。控制装置110可布置在电路板101的中心。多个半导体存储器装置201a至201e，202a至202e、203a至203e和204a至204e可布置在控制装置110与第一边缘部分103之间以及控制装置110与第二边缘部分105之间的多个行中。在这种情况下，半导体存储器装置201a至201e和202a至202e可沿着控制装置110与第一边缘部分103之间的多个行布置。半导体存储器装置203a至203e和204a至204e可沿着控制装置110与第二边缘部分105之间的多个行布置。
半导体存储器装置201a至201e和202a至202e中的一部分可以是纠错码(ECC)存储器装置。ECC存储器装置可执行ECC编码操作以生成关于将在存储器单元写入的数据的奇偶校验位，并执行ECC解码操作以校正在从存储器单元读取的数据中发生的错误。
多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每个可通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线连接到数据缓冲器141至145和151至155中的对应的一个。
控制装置110可通过命令/地址传输线161向半导体存储器装置201a至201e提供命令/地址信号，并可通过命令/地址传输线163向半导体存储器装置202a至202e提供命令/地址信号。另外，控制装置110可通过命令/地址传输线171向半导体存储器装置203a至203e提供命令/地址信号，并可通过命令/地址传输线173向半导体存储器装置204a至204e提供命令/地址信号。
命令/地址传输线161和163可共同连接到被布置为与第一边缘部分103邻近的模块电阻单元160，命令/地址传输线171和173可共同连接到被布置为与第二边缘部分105邻近的模块电阻单元170。模块电阻单元160和170中的每个可包括连接到端接电压Vtt的端接电阻器Rtt/2。在这种情况下，模块电阻单元160和170的布置可减少模块电阻单元的数量，从而减小端接电阻器占用的面积。
另外，多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每个可以是DDR5SDRAM。SPD芯片180被布置为与控制装置110相邻。
图3示出图1的存储器系统中的存储器控制器与半导体存储器装置之间的连接关系。
参照图3，存储器模块100可包括半导体存储器装置MDRK0的至少一个第一排(rank)和半导体存储器装置MDRK1的至少一个第二排。半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的一部分可对应于半导体存储器装置MDRK0的至少一个第一排，半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e的其他部分可对应于半导体存储器装置MDRK1的至少一个第二排。半导体存储器装置MDRK0的至少一个第一排可包括接收接口电路(RIC)400a，半导体存储器装置MDRK1的至少一个第二排可包括接收接口电路400b。
存储器控制器25可通过第一传输线TL1将训练命令TR_CMD发送到半导体存储器装置MDRK0和MDRK1，并可通过第二传输线TL2将训练模式(training pattern)TP发送到半导体存储器装置MDRK0和MDRK1。半导体存储器装置MDRK0中的接收接口电路400a和半导体存储器装置MDRK1中的接收接口电路400b响应于训练命令TR_CMD使用训练模式TP来同时执行训练(操作)，并且可向存储器控制器25发送训练信息信号TIS1和TIS2(即，训练的结果)。
存储器控制器25可包括训练信息存储表(TIST)27，并且可将半导体存储器装置MDRK0和MDRK1中的每个的训练信息信号TIS1和TIS2存储在训练信息存储表27中。
在示例实施例中，存储器控制器25可将训练命令TR_CMD周期性地发送到半导体存储器装置MDRK0和MDRK1，或者可响应于来自半导体存储器装置MDRK0和MDRK1中的至少一个的训练请求而将训练命令TR_CMD发送到半导体存储器装置MDRK0和MDRK1。
图4是示出根据示例实施例的图2中的多个半导体存储器装置中的一个半导体存储器装置的框图。
参照图4，半导体存储器装置201a可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址多路复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)选通电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245、纠错码(ECC)引擎390、接收接口电路400a和传输接口电路395。
存储器单元阵列300可包括第一存储体阵列310至第八存储体阵列380。行解码器260可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个可包括多条字线WL、多条位线BL以及形成在字线WL和位线BL的交叉处的多个存储器单元MC。
尽管半导体存储器装置201a在图4中被示出为包括8个存储体，但是半导体存储器装置201a可包括任意数量的存储体。
地址寄存器220可从控制装置110接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可向存储体控制逻辑230提供接收到的存储体地址BANK_ADDR，可向行地址多路复用器240提供接收到的行地址ROW_ADDR，并可向列地址锁存器250提供接收到的列地址COL_ADDR。
存储体控制逻辑230可响应于存储体地址BANK_ADDR生成存储体控制信号。与存储体地址BANK_ADDR对应的第一存储体行解码器260a至第八存储体行解码器260h中的一个可响应于存储体控制信号而被激活，与存储体地址BANK_ADDR对应的第一存储体列解码器270a至第八存储体列解码器270h中的一个可响应于存储体控制信号而被激活。
行地址多路复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA可被应用于第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的激活的一个可对从行地址多路复用器240输出的行地址RA进行解码，并且可激活与行地址RA对应的字线。例如，激活的存储体行解码器可基于电源电压VDD生成字线驱动电压，并可将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并可临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式(burstmode)下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址。列地址锁存器250可将临时存储或生成的列地址应用于第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的一个可对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可控制I/O选通电路290以输出与列地址COL_ADDR对应的数据。
I/O选通电路290可包括用于选通输入/输出数据的电路。I/O选通电路290还可包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器，以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
将从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的数据可由连接到数据将被读取的一个存储体阵列的感测放大器来感测，并且可被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可在ECC引擎390对数据执行ECC解码之后，经由数据I/O缓冲器295和传输接口电路395提供给存储器控制器25。将被写入在第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据可从存储器控制器25提供给数据I/O缓冲器295。ECC引擎390对提供给数据I/O缓冲器295的数据执行ECC编码，并且ECC引擎390将编码的数据提供给I/O选通电路290。
在训练状态(training mode)下，接收接口电路400a可基于来自存储器控制器25的训练模式TP执行训练操作来确定期望的(或者，可选地，最佳的)均衡系数，并且可将与训练相关联的标志信号FG直接发送到存储器控制器25或经由传输接口电路395发送到存储器控制器25。
控制逻辑电路210可控制半导体存储器装置201a的操作。例如，控制逻辑电路210可生成用于半导体存储器装置201a的控制信号，以执行写操作或读操作。控制逻辑电路210可包括命令解码器211和状态寄存器(mode register)212，其中，命令解码器211对通过控制装置110从存储器控制器25接收到的命令CMD进行解码，状态寄存器212设置半导体存储器装置201a的操作状态。
例如，命令解码器211可通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。控制逻辑电路210可生成指示训练状态和正常状态中的一个的状态信号MS，并可将状态信号MS提供给接收接口电路400a和传输接口电路395。
响应于状态信号MS，接收接口电路400a可在训练状态下基于训练模式TP确定均衡器的期望的(或者，可选地，最佳的)均衡系数，可在正常状态下基于期望的(或者，可选的，最佳的)均衡系数接收数据DQ并可将数据DQ提供给数据I/O缓冲器295。
图5示出图4的半导体存储器装置中的第一存储体阵列的示例。
参照图5，第一存储体阵列310包括多条字线WL1至WL2m(m是大于2的自然数)、多条位线BL1至BL2n(n是大于2的自然数)以及布置在字线WL1至WL2m与位线BL1至BL2n之间的交叉点附近的多个存储器单元MC。在一个实施例中，多个存储器单元MC中的每个可包括动态随机存取存储器(DRAM)单元结构。连接多个存储器单元MC的多条字线WL1至WL2m可被定义为第一存储体阵列310的行，连接多个存储器单元MC的多条位线BL1至BL2n可被定义为第一存储体阵列310的列。
图6示出根据示例实施例的图1的存储器系统中的存储器控制器与一个半导体存储器装置之间的连接的示例。
参照图6，存储器系统可包括存储器控制器25和半导体存储器装置201a。
存储器控制器25和半导体存储器装置201a可通过第二传输线TL2彼此连接。尽管为了便于说明，在图6中示出一对焊盘PDH2和PDS2、连接焊盘PDH2和PDS2的第二传输线TL2以及一对焊盘PDH3和PDS3，但是存储器控制器25和半导体存储器装置201a中的每个可包括多个输入输出焊盘和连接输入输出焊盘的多条传输线。
存储器控制器25可包括内部电路ICC 26和传输驱动器28。存储器控制器25中的传输驱动器28可基于来自内部电路26的存储的训练模式STP，将训练模式TP输出到焊盘PDH2。
半导体存储器装置201a可包括内部电路ICM 205、接收接口电路400a和信号合并器(SM)207。内部电路205可对应于包括在图4的半导体存储器装置201a中的除了接收接口电路400a和传输接口电路395之外的组件。
接收接口电路400a可包括均衡器410、多路分解器405和自训练电路430。自训练电路430可包括容限校验器460、自适应引擎480、寄存器490和多路复用器MUX。
在训练状态下，均衡器410可基于控制均衡系数CEC对训练模式TP进行均衡，以输出均衡器输出模式ETP。响应于状态信号MS，多路分解器405可在训练状态下将均衡器输出模式ETP提供给容限校验器460，并且可在正常状态下将均衡器输出模式ETP提供给内部电路205。
自训练电路430可响应于均衡器输出模式ETP，执行训练(操作)以搜索均衡器410的期望的(或者，可选地，最佳的)均衡系数，并可将包括搜索到的期望的(或者，可选地，最佳的)均衡系数OEC的训练信息信号TIS发送到存储器控制器25。
容限校验器460可将均衡器输出模式ETP与参考模式进行比较，以输出指示均衡器输出模式ETP与参考模式之间的差的错误计数值ECV。自适应引擎480可基于错误计数值ECV自适应地调节搜索均衡系数SEC以搜索期望的(或者，可选地，最佳的)均衡系数OEC，并且可向均衡器410提供搜索均衡系数SEC作为控制均衡系数CEC。
当训练完成时，自适应引擎480可向信号合并器207提供包括通过/失败位和存储器标识符位的标志信号FG。通过/失败位可指示训练的通过或失败，存储器标识符位可标识半导体存储器装置201a。
寄存器490可在均衡器输出模式ETP与参考模式之间的差变为期望的(或者，可选地，最小的)值时，将搜索均衡系数SEC存储为期望的(或者，可选地，最佳的)均衡系数OEC，可在训练状态下向存储器控制器25提供期望的(或者，可选地，最佳的)均衡系数OEC作为训练信息信号TIS的一部分，并且可在正常状态下向均衡器410提供期望的(或者，可选地，最佳的)均衡系数OEC作为控制均衡系数CEC。寄存器490可响应于来自自适应引擎480的控制信号RCTL，将期望的(或者，可选地，最佳的)均衡系数OEC提供给信号合并器207。
信号合并器207可接收标志信号FG和期望的(或者，可选地，最佳的)均衡系数OEC，可将标志信号FG和期望的(或者，可选地，最佳的)均衡系数OEC合并到训练信息信号TIS中，并可通过焊盘PDS3和PDH3将训练信息信号TIS发送到存储器控制器25的内部电路26。
尽管未示出，但是图6中的存储器控制器25可包括诸如接收接口电路400a的接收接口电路。在训练状态下，接收接口电路可从半导体存储器装置201a接收训练模式，可执行训练来搜索接收接口电路中的均衡器的期望的(或者，可选地，最佳的)均衡系数，并且可将搜索到的期望的(或者，可选地，最佳的)均衡系数存储在存储器控制器25中的寄存器中。在正常状态下，接收接口电路可基于期望的(或者，可选地，最佳的)均衡系数从半导体存储器装置201a接收数据信号DQ，并且可将数据信号DQ提供给内部电路26。
图7是示出根据示例实施例的图6中的接收接口电路中的均衡器的示例的电路图。
参照图7，均衡器410a可使用连续时间线性均衡器(CTLE)来实现，并且均衡器410a可包括连接到电源电压VDD的电阻器RD1和RD2、输入单元411、滤波器414和偏置晶体管415和416。
输入单元411可包括n沟道金属氧化物半导体(NMOS)晶体管412和413。NMOS晶体管412在节点N11连接到电阻器RD1，NMOS晶体管413在节点N12连接到电阻器RD2。滤波器414可包括：在NMOS晶体管412的源极与NMOS晶体管413的源极之间并联连接的电阻器RS和电容器CS。
偏置晶体管415包括在节点N13连接到电容器CS的漏极、接收参考位REFk的栅极和连接到地电压VSS的源极。偏置晶体管416包括在节点N14连接到电容器CS的漏极、接收参考位REFk的栅极和连接到地电压VSS的源极。参考位REFk可对应于控制均衡系数CEC。
输入位Xk被施加到输入单元411中的NMOS晶体管412和413的栅极，输出位Yk被设置在节点N11和N12。输入位Xk可以是训练模式TP的连续序列中的一个。
图8是示出根据示例实施例的图6中的接收接口电路中的均衡器的另一示例的电路图。
参照图8，均衡器410b可使用前馈均衡器(FFE)来实现，并且均衡器410b可包括延迟元件421至42s、乘法器431至43s、加法器417和减法器418。这里，s是大于一的整数。
延迟元件421至42s可顺序地延迟输入位Xk，乘法器431至43s将延迟元件421至42s的输出分别与控制均衡系数CW1至CWs相乘，加法器417将乘法器431至43s的输出相加，减法器418从输入位Xk减去加法器417的输出以提供输出位Yk。输出位Yk可以是均衡器输出模式ETP的连续序列中的一个。
图9是示出根据示例实施例的图6中的接收接口电路中的均衡器的另一示例的电路图。
参照图9，均衡器410c可使用判决反馈均衡器(decision feedback equalizer，DEF)来实现，均衡器410c可包括延迟元件441至44s、乘法器451至45s、加法器SUM、减法器419和判决逻辑440。延迟元件441至44s、乘法器451至45s和加法器SUM可构成反馈滤波器FF。
延迟元件441至44s可顺序地延迟判决位Dk，乘法器451至45s将延迟元件441至44s的输出分别与控制均衡系数CW1至CWs相乘，加法器SUM对乘法器451至45s的输出进行相加，减法器419从输入位Xk减去加法器SUM的输出以提供输出位Yk。判决逻辑440可基于时钟信号CLK确定输出位Yk的逻辑电平，以提供判决位Dk。判决位Dk可以是均衡器输出模式ETP的连续序列中的一个。
DEF 410c可通过经由反馈滤波器FF将由控制均衡系数CW1至CWs加权的值反馈到判决位DK，校正由信号失真产生的符号之间的错误。
图6中的接收接口电路400a中的均衡器410可通过图8的FFE 410b和图9的DEF410c来实现。在这种情况下，FFE 410b接收输入位Xk以提供输出位Yk，DEF 410c接收FFE410b的输出位Yk作为输入位以输出判决位Dk。
图10是示出根据示例实施例的图6中的自训练电路中的容限校验器的示例的框图。
参照图10，容限校验器460a可包括寄存器462、位比较器461和错误计数器463。
寄存器462存储训练模式TP的期望的值作为参考模式PDP。位比较器461将均衡器输出模式ETP与参考模式PDP的对应位进行比较，以输出比较信号CS。位比较器461可包括多个异或(XOR)门。错误计数器463可基于比较信号CS输出错误计数值ECV。因此，错误计数值ECV可指示训练模式TP与参考模式PDP之间的不同的位的数量。
图11是示出根据示例实施例的图6中的自训练电路中的容限校验器的另一示例的框图。
参照图11，容限校验器460b可包括复制路径(replica path)464、位比较器465和错误计数器467。
复制路径464通过复制响应于训练模式TP而提供均衡器输出模式ETP的路径来形成并且独立于外部影响。复制路径464响应于训练模式TP输出参考模式ETP’。参考模式ETP’可对应于均衡器输出模式ETP不经历噪声或干扰的期望的模式。位比较器465将均衡器输出模式ETP与参考模式ETP’的对应位进行比较，以输出比较信号CS。位比较器465可包括多个异或门。错误计数器467可基于比较信号CS输出错误计数值ECV。因此，错误计数值ECV可指示训练模式TP与参考模式ETP’之间的不同的位的数量。
图12是示出根据示例实施例的图6中的自训练电路中的自适应引擎的示例的框图。
参照图12，自适应引擎480可包括自适应算法实现引擎481、控制器483和寄存器485。
寄存器485存储参考值RV。自适应算法实现引擎481接收错误计数值ECV和参考值RV，并基于错误计数值ECV和参考值RV输出用于减小(或者，可选地，最小化)错误计数值ECV与参考值RV之间的差的自适应系数控制信号ACCS。
控制器483响应于自适应系数控制信号ACCS向均衡器410提供搜索均衡系数SEC作为控制均衡系数CEC，并且当错误计数值ECV与参考值RV之间的差变为期望的(或者，可选地，最小的)值时，控制器483输出搜索均衡系数SEC作为期望的(或者，可选地，最佳的)均衡系数OEC。另外，当自适应系数控制信号ACCS指示错误计数值ECV与参考值RV之间的差变为期望的(或者，可选地，最小的)值时，控制器483输出包括通过/失败位P/F和存储器标识符位MID的标志信号FG，其中，通过/失败位指示训练的通过或失败，存储器标识符位MID标识对应的半导体存储器装置(即，半导体存储器装置201a)。
自适应算法实现引擎481可通过使用例如迫零(ZF)算法、最小均方(LMS)算法和递归最小二乘(RLS)算法中的一个，输出自适应系数控制信号ACCS，以使错误计数值ECV与参考值RV之间的差呈现期望的(或者，可选地，最小的)值。
ZF算法将错误计数值ECV收敛为零，LMS算法生成错误计数值ECV与参考值RV之间的差的最小均方，RLS算法使用反馈来生成错误计数值ECV与参考值RV之间的差的最小二乘平均值。
图13是示出根据示例实施例的半导体存储器装置的框图。
图2中的存储器模块100中的半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每个可采用图13的半导体存储器装置500。
参照图13，半导体存储器装置500可包括内部电路510、接收接口电路520、温度传感器560和信号合并器570。
接收接口电路520可包括(接收)缓冲器521、均衡器522、多路分解器523和自训练电路530。自训练电路530可包括容限校验器531、自适应引擎533、寄存器535、多路复用器MUX、码搜索电路540和参考电压生成器550。
由于均衡器522和多路分解器523中的每个的配置和操作与图6中的均衡器410和多路分解器405中的每个的配置和操作基本相似，并且容限校验器531、自适应引擎533和寄存器535中的每个的配置和操作与图6中的容限校验器460、自适应引擎480和寄存器490中的每个的配置和操作基本相似，因此，将省略对均衡器522、多路分解器523、容限校验器531、自适应引擎533和寄存器535的详细描述。
在训练状态下，缓冲器521将训练模式TP与参考电压VREF进行比较以生成缓冲信号SB。均衡器522基于控制均衡系数CEC对缓冲器信号SB进行均衡，以提供均衡器输出模式ETP。
参考电压生成器550可响应于控制码CCD生成参考电压VREF。在训练状态下，码搜索电路540可输出顺序地改变的扫描码作为用于搜索与参考电压VREF的期望的(或者，可选地，最佳的)电压电平对应的期望的(或者，可选地，最佳的)码的控制码，并且可将搜索到的控制码CCD存储在寄存器535中。
当码搜索电路540搜索与参考电压VREF的期望的(或者，可选地，最佳的)电压电平对应的期望的(或者，可选地，最佳的)控制码时，如上所述的用于搜索控制均衡系数CEC的期望的(或者，可选地，最佳的)值的训练可被执行。
当均衡器输出模式ETP与参考模式之间的差变为期望的(或者，可选地，最小的)值时，寄存器535可将与期望的(或者，可选地，最佳的)电压电平对应的控制码CCD存储为期望的(或者，可选地，最佳的)控制码OCD，并且可将搜索均衡系数SEC存储为期望的(或者，可选地，最佳的)均衡系数OEC。寄存器535可向信号合并器570提供期望的(或者，可选地，最佳的)控制码OCD和期望的(或者，可选地，最佳的)均衡系数OEC，信号合并器570可对期望的(或者，可选地，最佳的)控制码OCD、期望的(或者，可选地，最佳的)均衡系数OEC和标志信号FG进行合并，以生成训练信息信号TIS。信号合并器570可通过焊盘PDS3将训练信息信号TIS发送到存储器控制器25。
温度传感器560可感测半导体存储器装置500的工作温度，可将工作温度与至少一个参考温度进行比较，并且可在工作温度高于参考温度时通过焊盘PDS4将训练请求信号TRRQ发送到存储器控制器25。训练请求信号TRRQ可以是请求半导体存储器装置500的训练的信号。
存储器控制器25可在半导体存储器装置500完成当前存储器操作之后，响应于训练请求信号TRRQ将训练命令TR_CMD应用于半导体存储器装置500。半导体存储器装置500可响应于训练命令TR_CMD，在升高的温度下再次设置期望的(或者，可选地，最佳的)控制码OCD和期望的(或者，可选地，最佳的)均衡系数OEC。
图14是示出根据示例实施例的图13中的自训练电路中的参考电压生成器的电路图。
图14示出电阻分配方案的参考电压生成器550。
参照图14，参考电压生成器550可包括多个分压电阻器R和多个开关SW1至SWp。分压电阻器R可串联连接在第一分压节点N1与第p分压节点Np之间。第一电压VR1可被施加到第一分压节点N1，低于第一电压VR1的第二电压VR2可被施加到第p节点Np。例如，第一电压VR1可以是电源电压，第二电压VR2可以是地电压。开关SW1至SWp可并联连接在分压节点N1至Np与输出节点NO之间。开关SW1至SWp可分别响应于控制码CCD的码位C[1]至C[p]，来控制分压节点N1至Np与输出节点NO之间的电连接。
例如，一次可仅激活码位C[1]至C[p]中的一个作为温度码(thermometercode)，并且与激活的码位对应的开关可被接通以向输出节点NO提供对应的分压节点的电压作为参考电压VREF。例如，可通过选择性地激活码位C[1]至C[p]来执行扫描码的上述的顺序的改变。
可沿从第p码位C[p]到第一码位C[1]的方向一个接一个顺序地激活码位C[1]至C[p]，使得逐步增加的参考电压VREF可被提供。相反，可沿从第一码位C[1]到第p码位C[p]的方向一个接一个顺序地激活码位C[1]至C[p]，使得逐步减小的参考电压VREF可被提供。
图15是详细示出根据示例实施例的图1中的存储器模块的另一示例的框图。
图15的存储器模块100a与图2的存储器模块100不同之处在于：存储器模块100a不包括从多个半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e接收数据信号DQ和数据选通信号DQS或者向多个半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e发送数据信号DQ和数据选通信号DQS的数据缓冲器。存储器模块100a可通过控制装置110a从存储器控制器25接收数据信号DQ和数据选通信号DQS或者向存储器控制器25发送数据信号DQ和数据选通信号DQS。此外，在训练状态下，控制装置110a可将训练模式TP传送到半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e，可从半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e中的每个接收训练信息信号TIS，并将训练信息信号TIS发送到存储器控制器25。
在示例实施例中，半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e中的每个可在训练状态下通过控制装置110a从存储器控制器25接收训练模式TP，并且可通过控制装置110a从存储器控制器25接收数据信号DQ和数据选通信号DQS或者向存储器控制器25发送数据信号DQ和数据选通信号DQS。在这种情况下，控制装置110a可从半导体存储器装置205a至205e、206a至206e、207a至207e和208a至208e中的每个接收训练信息信号TIS，并且可将训练信息信号TIS发送到存储器控制器25。
图16是示出根据示例实施例的图15的存储器模块中的控制装置的示例的框图。
参照图16，控制装置110a可包括存储器管理单元(MMU)111和训练管理单元(TMU)113。
存储器管理单元111可接收时钟信号CLK、命令CMD、地址ADDR和数据信号DQ，并且可将时钟信号CLK、命令CMD、地址ADDR和数据信号DQ重传(repeat)到半导体存储器装置200。另外，存储器管理单元111可在训练状态下接收训练模式TP，并且可将训练模式TP重传到半导体存储器装置200。
训练管理单元113可从多个半导体存储器装置200中的每个接收训练信息信号TIS，并且可将训练信息信号TIS传送到存储器控制器25。训练管理单元113可包括训练信息存储表115。
图17示出根据示例实施例的图16中的训练信息存储表的示例。
参照图17，训练信息存储表115可存储标识多个半导体存储器装置200中的每个的存储器标识符位MID、多个半导体存储器装置200中的每个的控制码OCD和多个半导体存储器装置200中的每个的期望的(或者，可选地，最佳的)均衡系数OEC。存储器标识符位MID可包括半导体存储器装置200的标识符ID1至IDt，期望的(或者，可选地，最佳的)均衡系数OEC可包括半导体存储器装置200的期望的(或者，可选地，最佳的)均衡系数OEC1至OECt，控制码OCD可包括半导体存储器装置200的控制码OCD1至OCDt。这里，t是大于一的自然数。
图18是用于描述中心抽头端接(center-tapped termination，CTT)的示图。
参照图18，存储器控制器中的传输驱动器70可基于来自内部电路的训练模式TP来驱动焊盘PDH2。存储器控制器中的焊盘PDH2可通过第二传输线TL2连接到半导体存储器装置的焊盘PDS2。CTT方案的端接电路80可连接到半导体存储器装置的PDS2以进行阻抗匹配。半导体存储器装置中的接收缓冲器BF可将通过焊盘PDS2的训练模式TP与参考电压VREF进行比较，以向半导体存储器装置的内部电路提供缓冲信号SB。
传输驱动器70可包括连接在第一电源电压VDDQ与焊盘PDH2之间的上拉单元以及连接在焊盘PDH2与低于第一电源电压VDDQ的第二电源电压VSSQ之间的下拉单元。上拉单元可包括导通电阻器RON和响应于训练模式TP而切换的PMOS晶体管MP1。下拉单元可包括导通电阻器RON和响应于训练模式TP而切换的NMOS晶体管MN1。导通电阻器RON可被省略，并且每个导通电阻器RON可表示当晶体管MP1和晶体管MN1中的每个导通时电压节点与焊盘PDH2之间的电阻。
CTT方案的端接电路80可包括连接在第一电源电压VDDQ与焊盘PDS2之间的第一子端接电路以及连接在焊盘PDS2与第二电源电压VSSQ之间的第二子端接电路。第一子端接电路可包括端接电阻器RTT和响应于低电压而导通的PMOS晶体管MP2。第二子端接电路可包括端接电阻器RTT和响应于高电压而导通的NMOS晶体管MN2。端接电阻器RTT可被省略，并且每个端接电阻器RTT可表示当晶体管MP2和晶体管MN2中的每个导通时电压节点与焊盘PDS2之间的电阻。
图19是用于描述伪开漏(pseudo-open drain,POD)端接的示图。
参照图19，关于传输驱动器70的描述与图18中的相同。
POD端接方案的端接电路81可包括端接电阻器RTT和响应于高电压而导通的NMOS晶体管MN2。端接电阻器RTT可被省略，并且端接电阻器RTT可表示当NMOS晶体管MN2导通时电压节点与焊盘PDS2之间的电阻。
在训练状态下，图2的存储器模块100中中的半导体存储器装置201a-201e、202a-202e、203a-203e和204a-204e中的每个的裸片上端接电阻或图15的存储器模块100a中的半导体存储器装置205a-205e、206a-206e、207a-207e和208a-208e中的每个的裸片上端接电阻可相对于彼此等同地设置。
图20是示出图2的存储器模块或图15的存储器模块的训练操作的示例的时序图。
在图20中，假设图2的存储器模块100或图15的存储器模块100a中的一个排可包括r个半导体存储器装置。这里，r是大于1的整数。
参照图20，在时间点T1，存储器控制器25以逻辑低电平启用分别应用于半导体存储器装置200的芯片选择信号CS1至CSr。当芯片选择信号CS1至CSr被启用时，多个半导体存储器装置200被同时选择并激活。
在时间点T2，存储器控制器25可将用于指导均衡器410的控制均衡系数CEC的训练的训练命令TR_CMD和训练模式TP同时应用于多个半导体存储器装置200。在时间点T2与T3之间，多个半导体存储器装置200中的每个中的接收接口电路400a通过基于控制均衡系数CEC对训练模式TP进行均衡来同时执行训练TROP1至TROPr以搜索期望的(或者，可选地，最佳的)均衡系数OEC，半导体存储器装置200在时间点T3附近逐个完成训练TROP1至TROPr。在半导体存储器装置200之中，完成训练的时间点可以是不同的。半导体存储器装置200可在完成训练之前将训练信息信号TIS发送到存储器控制器25。
在时间点T3，训练完成并且存储器控制器25以逻辑高电平禁用芯片选择信号CS1至CSr。在时间点T4，存储器控制器25以逻辑低电平启用芯片选择信号CS1至CSr，并且半导体存储器装置200被启用。在时间点T5，存储器控制器25将指示训练状态的结束的均衡系数设置命令ECST应用于半导体存储器装置200。响应于均衡系数设置命令ECST，半导体存储器装置200禁用用于指示正常状态的状态信号MS。
图21是示出根据示例实施例的存储器系统的框图。
参照图21，存储器系统600可包括半导体存储器装置610、片上系统(SoC)630、插入件640和封装基底650。SoC 630可包括存储器控制器631。
半导体存储器装置610可以是高带宽存储器(HBM)装置，并且可包括缓冲器裸片(buffer die)620和第一核裸片(core die)611至第八核裸片618。缓冲器裸片620和第一核裸片611至第八核裸片618可经由硅通孔彼此连接。
缓冲器裸片620可包括接收接口电路621，可在训练状态下执行训练来搜索期望的(或者，可选地，最佳的)均衡系数，并且可将包括期望的(或者，可选地，最佳的)均衡系数的训练信息信号发送到存储器控制器631。接收接口电路621可采用图6中的接收接口电路400a或图13中的接收接口电路520。
插入件640使用导线将SoC 630和缓冲器裸片620彼此连接。封装基底650支撑SoC30和半导体存储器装置610，并将SoC 630和半导体存储器装置610连接到母板。
半导体存储器装置610可代替半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每个。因此，在包括多个半导体存储器装置610的存储器模块中，多个半导体存储器装置610在训练状态下同时执行训练，并将训练的结果发送到存储器控制器。因此，包括多个半导体存储器装置610的存储器模块可大大减少用于训练的时间。
图22是示出根据示例实施例的操作存储器模块的方法的流程图。
参照图1至图22，存储器模块100可包括安装在模块板101上的多个半导体存储器装置200。
在操作S610中，多个半导体存储器装置200中的每个可响应于来自存储器控制器25的训练命令TR_CMD，在训练状态下搜索接收训练模式TP的均衡器410的期望的(或者，可选地，最佳的)均衡系数OEC。
在操作S620中，多个半导体存储器装置200中的每个可将搜索到的期望(或者，可选地，最佳的)均衡系数OEC发送到存储器控制器25。
在操作S630中，多个半导体存储器装置200中的每个可通过在正常状态下使用期望的(或者，可选地，最佳的)均衡系数OEC，基于从存储器控制器25接收到的数据来执行存储器操作。
因此，在操作存储器模块的方法中，多个半导体存储器装置可在训练状态下同时执行训练，并将训练的结果发送到存储器控制器。因此，根据该方法，可大大减少用于训练的时间。
图23是示出根据示例实施例的具有四排(quad-rank)存储器模块的存储器系统的框图。
参照图23，存储器系统700可包括存储器控制器710和至少一个或多个存储器模块720和730。存储器控制器710可包括传输驱动器711和接收驱动器713。
存储器控制器710可控制存储器模块720和730，以便执行从处理器或主机提供的命令。存储器控制器710可在处理器或主机中实现，或者可使用应用处理器或片上系统(SOC)来实现。为了信号的完整性，源端接可使用存储器控制器710的总线740上的电阻器RTT来实现。电阻器RTT连接到电源电压VDDQ。
第一存储器模块720和第二存储器模块730可通过总线740连接到存储器控制器710。第一存储器模块720和第二存储器模块730中的每个可以是图2的存储器模块100或图15的存储器模块100a。第一存储器模块720可包括至少一个或多个存储器排R1和R2，第二存储器模块730可包括一个或多个存储器排R3和R4。第一存储器模块720和第二存储器模块730中的每个可以是图2的存储器模块100或图15的存储器模块100a，并且可以以排为单位对半导体存储器装置同时执行上述训练。
图24是示出根据示例实施例的包括存储器模块的移动系统的框图。
参照图24，移动系统900可包括应用处理器(AP)910、连接模块920、存储器模块(MM)950、非易失性存储器装置(NVM)940、用户接口930和电源970。应用处理器910可包括存储器控制器(MCT)911。
应用处理器910可执行应用，诸如，web浏览器、游戏应用、视频播放器等。连接模块920可与外部装置执行有线或无线通信。
存储器模块950可存储由应用处理器910处理的数据或者作为工作存储器操作。存储器模块950可包括多个半导体存储器装置(MD)951至95q(q是大于3的自然数)和控制装置(RCD)962。半导体存储器装置951至95q中的每个可包括图6中的接收接口电路400a或图13中的接收接口电路520。
非易失性存储器装置940可存储用于启动移动系统900的启动镜像。用户接口930可包括至少一个输入装置(诸如，小键盘，触摸屏等)以及至少一个输出装置(诸如，扬声器、显示装置等)。电源970可向移动系统900提供工作电压。
在一些实施例中，移动系统900和/或移动系统900的组件可以以各种形式被封装。
示例实施例可应用于使用存储器模块的系统。
根据一个或多个示例实施例，上面描述的包括多个半导体存储器装置200中的每个的元件(诸如，控制逻辑电路210以及包括自训练电路430的接收接口电路400a的元件)的单元和/或装置，以及上面讨论的一个或多个其他组件可使用硬件、硬件和软件的组合或者存储可执行的用于执行其功能的软件的非暂时性存储介质来实现。
硬件可使用处理电路(诸如，但不限于，一个或多个处理器、一个或多个中央处理器(CPU)、一个或多个控制器、一个或多个算术逻辑单元(ALU)、一个或多个数字信号处理器(DSP)、一个或多个微型计算机、一个或多个现场可编程门阵列(FPGA)、一个或多个片上系统(SoC)、一个或多个可编程逻辑单元(PLU)、一个或多个微处理器、一个或多个专用集成电路(ASIC)，或能够以定义的方式响应和执行指令的任何其他装置)来实现。
软件可包括用于独立地或共同地指示或构造硬件装置以期望地进行操作的计算机程序、程序代码、指令或它们的某一组合。计算机程序和/或程序代码可包括能够由一个或多个硬件装置(诸如，上面提到的硬件装置中的一个或多个)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器生成的机器代码和使用解释器执行的更高级程序代码二者。
例如，当硬件装置是计算机处理装置(例如，一个或多个处理器、CPU、控制器、ALU、DSP、微型计算机、微处理器等)时，计算机处理装置可被配置为执行通过根据程序代码执行算术、逻辑和输入/输出操作的程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置可被编程为执行该程序代码，从而将计算机处理装置转换成专用计算机处理装置。在更具体的示例中，当程序代码被加载到处理器中时，处理器变得被编程为执行程序代码和与其对应的操作，从而将处理器变换为专用处理器。在另一示例中，硬件装置可以是定制到专用处理电路(例如，ASIC)中的集成电路。
硬件装置(诸如，计算机处理装置)可运行操作系统(OS)以及在OS上运行的一个或多个软件应用。响应于软件的执行，计算机处理装置还可访问、存储、操控、处理以及创建数据。为了简明起见，一个或多个示例实施例可被举例为一个计算机处理装置，然而，本领域的技术人员将理解，硬件装置可包括多个处理元件以及多种类型的处理元件。例如，硬件装置可包括多个处理器或一个处理器和一个控制器。此外，其他处理配置是可能的，诸如并行处理器。
可以在包括但不限于任何机器、组件、物理或虚拟设备、或计算机存储介质或者能够将指令或数据提供给硬件装置或者由硬件装置解释的装置的任何类型的存储介质中永久地或临时地实现软件和/或数据。软件还可分布在联网的计算机系统上，以使软件以分布式的方式被存储和被执行。具体地讲，例如，软件和数据可通过包括如在此讨论的实体或非暂时性计算机可读存储介质的一个或多个计算机可读记录介质来存储。
根据一个或多个示例实施例，存储介质还可包括在单元和/或装置的一个或多个存储装置。一个或多个存储装置可以是实体或非暂时性计算机可读存储介质(诸如，随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如，磁盘驱动器)，和/或能够存储和记录数据的任何其他类似的数据存储机制)。一个或多个存储装置可被配置为存储用于一个或多个操作系统和/或用于实现在此描述的示例实施例的计算机程序、程序代码、指令或它们的某一组合。计算机程序、程序代码、指令或它们的某一组合还可使用驱动机制从单独的计算机可读存储介质加载到一个或多个存储装置和/或一个或多个计算机处理装置中。这种单独的计算机可读存储介质可包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或它们的某一组合可经由网络接口而不是经由计算机可读存储介质从远程数据存储装置加载到一个或多个存储装置和/或一个或多个计算机处理装置中。此外，计算机程序、程序代码、指令或它们的某一组合可从远程计算系统加载到一个或多个存储装置和/或一个或多个处理器中，其中，该远程计算系统被配置为通过网络传送和/或分布计算机程序、程序代码、指令或它们的某一组合。远程计算系统可经由有线接口、空中接口和/或任何其他类似介质来传送和/或分布计算机程序、程序代码、指令或它们的某一组合。
为了示例实施例的目的，一个或多个硬件装置、存储介质、计算机程序、程序代码、指令或它们的某一组合可被专门设计和构造，或者它们可以是为了示例实施例的目的而改变和/或修改的已知的装置。
上述内容是对本发明构思的示例实施例的说明，并且不应被解释成对本发明构思的示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在不实质上脱离本发明构思的示例实施例的新颖性教导和优点的情况下，可示例实施例中进行许多修改。因此，所有这些修改意在包括在权利要求中所限定的本发明构思的示例实施例的范围内。因此，将理解，上述内容是对各种示例实施例的说明，并且不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例意在包括在权利要求的范围内。

Claims (19)

1.一种存储器模块，包括：
多个半导体存储器装置，与同一模块板相关联，所述多个半导体存储器装置中的每个半导体存储器装置包括包含多个动态存储器单元的存储器单元阵列，所述多个半导体存储器装置被配置为同时执行训练操作，所述多个半导体存储器装置中的每个半导体存储器装置包括接收接口电路，接收接口电路被配置为：
基于来自存储器控制器的训练模式，执行所述训练操作来搜索均衡器的选择的均衡系数，
响应于来自存储器控制器的训练命令，在训练状态下将训练信息信号发送到存储器控制器，训练信息信号包括选择的均衡系数，
其中，接收接口电路包括：
均衡器，被配置为：在训练状态下通过基于控制均衡系数对训练模式进行均衡来生成均衡器输出模式；
自训练电路，被配置为：向均衡器提供控制均衡系数，自训练电路被配置为：生成指示均衡器输出模式与参考模式之间的差的错误计数值，基于错误计数值和参考值自适应地调节搜索均衡系数以向均衡器提供控制均衡系数，其中，自训练电路利用搜索均衡系数来搜索选择的均衡系数。
2.根据权利要求1所述的存储器模块，其中，所述多个半导体存储器装置被配置为：以所述多个半导体存储器装置的排为单元同时执行所述训练操作。
3.根据权利要求1所述的存储器模块，其中，均衡器包括连续时间线性均衡器、前馈均衡器和判决反馈均衡器中的至少一个。
4.根据权利要求1所述的存储器模块，其中，均衡器包括前馈均衡器和连接到前馈均衡器的判决反馈均衡器。
5.根据权利要求1所述的存储器模块，其中，自训练电路被配置为：
将参考模式存储在与自训练电路相关联的寄存器中，
基于均衡器输出模式和参考模式生成比较信号，
响应于比较信号输出错误计数值。
6.根据权利要求1所述的存储器模块，其中，自训练电路被配置为：
响应于训练模式，经由复制路径输出参考模式，复制路径复制提供均衡器输出模式的路径，同时复制路径不受外部影响，
基于均衡器输出模式和参考模式生成比较信号，
响应于比较信号输出错误计数值。
7.根据权利要求1所述的存储器模块，其中，自训练电路被配置为：
基于错误计数值和参考值输出自适应系数控制信号，
响应于自适应系数控制信号，向均衡器提供搜索均衡系数作为控制均衡系数，使得自适应系数控制信号命令与自训练电路相关联的控制器减小错误计数值与参考值之间的差，
响应于错误计数值与参考值之间的差减小到阈值，输出搜索均衡系数作为选择的均衡系数。
8.根据权利要求7所述的存储器模块，其中，控制器被配置为：当自适应系数控制信号指示错误计数值与参考值之间的差减小到阈值时，输出包括通过/失败位和存储器标识符位的标志信号，其中，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位指示所述多个半导体存储器装置中的所述对应的一个半导体存储器装置。
9.根据权利要求7所述的存储器模块，其中，自训练电路被配置为：使用迫零算法、最小均方算法和递归最小二乘算法中的一个来减小错误计数值与参考值之间的差。
10.根据权利要求1所述的存储器模块，其中，接收接口电路还包括：多路分解器，被配置为，
在训练状态下，向自训练电路提供来自均衡器的均衡器输出模式，
在正常状态下，响应于从存储器控制器接收到的数据，向内部电路提供均衡器的输出，其中，
所述存储器模块响应于状态信号而在训练状态与正常状态之间切换。
11.根据权利要求1所述的存储器模块，其中，自训练电路还包括：寄存器，被配置为存储控制均衡系数，并且自训练电路被配置为：响应于错误计数值与参考值之间的差减小到阈值，将控制均衡系数作为选择的均衡系数发送到存储器控制器。
12.根据权利要求1所述的存储器模块，其中，所述多个半导体存储器装置中的每个半导体存储器装置被配置为：
响应于错误计数值与参考值之间的差减小到阈值，接收选择的均衡系数和标志信号，标志信号包括通过/失败位和存储器标识符位，通过/失败位指示所述训练操作的通过或失败，存储器标识符位标识对应的半导体存储器装置；
向存储器控制器发送训练信息信号，所述训练信息信号还包括选择的均衡系数和标志信号。
13.根据权利要求1所述的存储器模块，其中，所述多个半导体存储器装置中的每个半导体存储器装置还包括信号合并器，其中，信号合并器被配置为：
当错误计数值与参考值之间的差减小到阈值时，接收控制均衡系数作为选择的均衡系数，
接收包括通过/失败位和存储器标识符位的标志信号，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位标识所述多个半导体存储器装置中的所述对应的一个半导体存储器装置，
将训练信息信号与选择的均衡系数和标志信号合并，以生成合并的训练信息信号，
其中，所述存储器模块还包括：
控制装置，被配置为：从所述多个半导体存储器装置中的每个半导体存储器装置接收合并的训练信息信号，并将合并的训练信息信号发送到存储器控制器。
14.根据权利要求13所述的存储器模块，其中，控制装置包括：存储器，被配置为针对所述多个半导体存储器装置中的每个半导体存储器装置，存储合并的训练信息信号。
15.根据权利要求1所述的存储器模块，其中，接收接口电路还被配置为：
将训练模式与参考电压进行比较以输出比较信号，
响应于控制码生成参考电压，
在训练状态下搜索与参考电压的电压电平对应的控制码，
在正常状态下输出控制码。
16.根据权利要求1所述的存储器模块，其中，所述多个半导体存储器装置中的每个半导体存储器装置还包括：
温度传感器，被配置为：
感测对应的半导体存储器装置的工作温度；
响应于工作温度大于参考温度，将训练请求信号发送到存储器控制器，训练请求信号请求对应的半导体存储器装置的训练操作，其中，
所述多个半导体存储器装置中的每个半导体存储器装置的接收接口电路被配置为：在训练状态下，将裸片上端接电阻相对于彼此等同地设置，
所述多个半导体存储器装置中的每个半导体存储器装置包括双倍数据速率5(DDR5)同步动态随机存取存储器(SDRAM)。
17.一种存储器系统，包括：
存储器控制器；
存储器模块，包括多个半导体存储器装置，所述多个半导体存储器装置中的每个半导体存储器装置包括包含多个动态存储器单元的存储器单元阵列，所述多个半导体存储器装置被配置为同时执行训练操作，所述多个半导体存储器装置中的每个半导体存储器装置包括接收接口电路，接收接口电路被配置为：
基于从存储器控制器接收的训练模式，执行训练操作来搜索均衡器的选择的均衡系数，
响应于来自存储器控制器的训练命令，在训练状态下将训练信息信号发送到存储器控制器，训练信息信号包括选择的均衡系数，
其中，接收接口电路包括：
均衡器，被配置为：在训练状态下通过基于控制均衡系数对训练模式进行均衡来生成均衡器输出模式；
自训练电路，被配置为：向均衡器提供控制均衡系数，自训练电路被配置为：生成指示均衡器输出模式与参考模式之间的差的错误计数值，基于错误计数值和参考值自适应地调节搜索均衡系数以向均衡器提供控制均衡系数，其中，自训练电路利用搜索均衡系数来搜索选择的均衡系数。
18.根据权利要求17所述的存储器系统，其中，所述多个半导体存储器装置被配置为：
将训练信息信号与选择的均衡系数和标志信号合并以生成合并的训练信息信号，标志信号包括通过/失败位和存储器标识符位，通过/失败位指示针对所述多个半导体存储器装置中的对应的一个半导体存储器装置，所述训练操作是否成功，存储器标识符位指示所述多个半导体存储器装置中的所述对应的一个半导体存储器装置，
将训练信息信号发送到所述多个半导体存储器装置中的每个半导体存储器装置，其中，
存储器控制器包括：训练信息存储表，被配置为针对所述多个半导体存储器装置中的每个半导体存储器装置，存储合并的训练信息信号。
19.一种操作存储器模块的方法，所述存储器模块包括多个半导体存储器装置，所述多个半导体存储器装置中的每个半导体存储器装置包括包含多个动态存储器单元的存储器单元阵列，所述方法包括：
由在训练状态下操作的多个半导体存储器装置中的每个半导体存储器装置，基于从存储器控制器接收的训练模式，确定均衡器的选择的均衡系数；
由所述多个半导体存储器装置中的每个半导体存储器装置，将选择的均衡系数发送到存储器控制器；
由在正常状态下操作的多个半导体存储器装置中的每个半导体存储器装置，使用选择的均衡系数对从存储器控制器接收到的数据执行存储器操作，
其中，确定均衡器的选择的均衡系数的步骤包括：
在训练状态下通过基于控制均衡系数对训练模式进行均衡来生成均衡器输出模式，
生成指示均衡器输出模式与参考模式之间的差的错误计数值，
基于错误计数值和参考值自适应地调节搜索均衡系数，以搜索选择的均衡系数。
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