CN109728812A - 噪声整形模数转换器 - Google Patents

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Abstract

缩短噪声整形逐次逼近寄存器(SAR)模数转换器(ADC)的任何操作阶段，包括采集阶段、位试验阶段和残余电荷传输阶段，可以导致更高的功率，并且在低功率下很难实现高速。使用所描述的各种技术，ADC电路的两个或更多个数模转换器(DAC)电路的采集、位试验和残余电荷传输阶段可以是时间交织的。使用两个或多个DAC电路可以增加或最大化采集、位试验和残余电荷传输阶段的可用时间。

Description

噪声整形模数转换器
要求优先权
本申请要求Roberto Sergio Matteo Maurino等人于2017年10月30日提交的题为“噪声整形模数转换器”的美国临时专利申请序列号62/578,635的优先权的权益，其全部内容通过引用并入本文。
技术领域
该文件通常涉及但不限于集成电路，更具体地说，涉及模数转换器电路和系统。
背景技术
在许多电子应用中，模拟输入信号被转换成数字输出信号(例如，用于进一步的数字信号处理)。例如，在精密测量系统中，电子设备具有一个或多个传感器以进行测量，并且这些传感器可以产生模拟信号。然后可以将模拟信号作为输入提供给模数转换器(ADC)以产生数字输出信号以供进一步处理。在另一个例子中，在移动设备接收器中，天线可以基于携带空中信息/信号的电磁波生成模拟信号。然后，由天线产生的模拟信号可以作为输入提供给ADC，以产生数字输出信号，以便进一步处理。
输入电压和ADC的输出电压之间的差异可以对应于ADC的量化误差。在一些ADC中，量化误差可以通过ADC电路进一步处理以“整形”量化误差，其在频域中表现为量化噪声。例如，噪声整形技术可以将量化噪声从感兴趣的信号频带推到更高的频率。
发明概述
缩短噪声整形逐次逼近寄存器(SAR)模数转换器(ADC)的任何操作阶段，包括采集阶段、位试验阶段和残余电荷传输阶段，可以导致更高的功率，并且在低功率下很难实现高速。使用所描述的各种技术，ADC电路的两个或更多个数模转换器(DAC)电路的采集、位试验和残余电荷传输阶段可以是时间交织的。使用两个或多个DAC电路可以增加或最大化采集、位试验和残余电荷传输阶段的可用时间。
在一些方面中，本公开涉及一种操作噪声整形逐次逼近寄存器模数转换器(ADC)电路的方法，包括利用共享噪声整形电路的时间交织信号采集。该方法包括在第一DAC电路的采集阶段期间，使用第一数模转换器(DAC)电路接收输入信号的第一样本；在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间，使用第二DAC电路接收所述输入信号的第二样本；和控制所述第一和第二DAC电路与所述噪声整形电路之间的定时，以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
在一些方面中，本公开涉及噪声整形逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括利用共享噪声整形电路的时间交织信号采集。ADC电路包括：第一数模转换器(DAC)电路；第二DAC电路；和控制电路，被配置为控制所述第一和第二DAC电路与所述噪声整形电路之间的定时，以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
在一些方面中，本公开涉及噪声整形逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括利用共享噪声整形电路的时间交织信号采集。ADC电路包括：构件，用于在第一数模转换器(DAC)电路的采集阶段期间，接收输入信号的第一样本；构件，用于在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间，接收所述输入信号的第二样本；和构件，用于控制所述第一和第二DAC电路与所述噪声整形电路之间的定时，以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
附图简述
在附图中，不一定按比例绘制，相同的附图标记可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非限制的方式示出了本文件中讨论的各种实施例。
图1是逐次逼近寄存器(SAR)模数转换器(ADC)电路的示例的功能框图。
图2示出了噪声整形的逐次逼近寄存器模数转换器电路的示例。
图3描绘了图2的噪声整形SAR ADC的时序图的示例。
图4示出了根据本公开的包括利用共享噪声整形电路的时间交织信号采集的噪声整形ADC电路的示例。
图5描绘了图4的噪声整形SAR ADC的时序图的示例。
图6描绘了图4的噪声整形SAR ADC的时序图的另一示例。
图7示出了根据本公开的包括利用共享噪声整形电路的时间交织信号采集的噪声整形ADC电路的另一示例。
图8描绘了图7的噪声整形SAR ADC的时序图的示例。
图9描绘了操作包括利用共享噪声整形电路的时间交织信号采集的噪声整形逐次逼近寄存器模数转换器(ADC)电路的方法的示例。
发明详述
在模数转换器(ADC)电路的采集阶段期间，数模转换器(DAC)连接到输入信号。较短的采集阶段通常需要更快和更高功率的驱动器，因此可能是不期望的。
在位试验阶段期间，SAR ADC转换前一阶段采样的输入，通过所有的位试验。短位试验阶段可能是不合需要的，因为它意味着更快的DAC建立和更快的比较器电路，从而再次导致更高的功耗。
在残余电荷传输阶段期间，存储在DAC电路上的量化误差被传送(或“转储”)到噪声整形电路。短残余电荷传输阶段也是不希望的，因为它可以减少可用于传输残余电荷的稳定时间，并且因此噪声整形电路功率增加。因此，缩短噪声整形SAR ADC的任何操作阶段都可能导致更高的功率，并且可能难以在低功率下实现高速。
使用本公开的各种技术，ADC电路的两个或更多个数模转换器(DAC)电路的采集、位试验和残余电荷传输阶段可以是时间交织的。使用两个或多个DAC电路可以增加或最大化采集、位试验和残余电荷传输阶段的可用时间。
逐次逼近寄存器(SAR)模数转换器(ADC)电路可以执行位试验以将模拟信号的部分与参考电压进行比较，以确定表示模拟信号的特定样本的数字字的数字位值。SAR ADC可以使用数模转换器(DAC)电路的电容器阵列来执行用于确定数字字的相应数字位值的位试验。
噪声整形SAR ADC可以将SAR转换器的低功耗与过采样∑-ΔADC的精度相结合。在电容式SAR ADC方法中，在转换阶段结束时，存储在容性DAC输出的输出端的电压可以包括输入电压和转换器输出之间的差值，通常称为“残余”。残差可以对应于ADC的量化误差。在噪声整形SAR中，可以通过噪声整形电路(例如环路滤波器)进一步处理残余物，其形成转换器的量化误差并将其能量推离感兴趣的信号频带。
图1是SAR ADC逐次逼近寄存器模数转换器电路的示例的功能框图。在该示例中，使用采样电路105对差分模拟输入电压进行采样和保持，并且使用比较器电路115将DAC电路110的差分输出电压与采样和保持的电压进行比较。DAC电路110的比特值根据比较器电路的输出进行调整。转换可以从DAC设置为中间电平开始。比较器115确定DAC输出是大于还是小于采样的输入电压，并且结果被存储为DAC的该位的1或0。然后转换进入下一个比特值，直到确定了数字值的所有比特。改变DAC输出并将电压与采样输入进行比较的一次迭代可称为位试验。SAR逻辑电路120在位试验期间控制ADC操作。当位试验完成时，采样和保持电压的数字值在输出Dout处可用。
图2示出了噪声整形SAR ADC电路的示例。噪声整形SAR ADC电路200可以包括DAC电路202(例如电容器DAC电路)、噪声整形电路204(例如滤波器电路、比较器电路206)、控制电路208(例如SAR逻辑电路)，耦合在比较器电路206的输出和DAC电路202之间。噪声整形的SAR ADC可以被认为类似于多位∑-ΔADC，其中量化器已被SAR ADC取代。
如图2所示，DAC电路202可以包括多个加权位试验电容器，例如二进制加权电容器2N-1C...C，以及开关，例如通常在210-216处示出的晶体管，以将位试验电容器耦合在正参考电压VREF、输入电压VIN或接地或负参考电压。在位试验阶段结束时，残余物(或“残余电荷”)存在于DAC电路202的节点218处。
当控制电路208关闭“转储”开关220时，节点218处的残余电荷被转移到噪声整形电路204，例如滤波器电路。噪声整形电路204可以是一阶电路或更高阶电路。图2的噪声整形电路204被描绘为二阶电路，其具有输出“x1”的第一积分器电路222和具有输出“x2”的第二积分器电路224。控制电路208可以输出控制信号以控制开关“p1”和“p2”以控制噪声整形电路204的采样和积分相位，并且噪声整形电路204可以输出电压“y1”。
通过求和电路226概念性地示出，噪声整形电路204的输出“y1”可以与DAC电路202的位试验段的位试验的节点218处的电荷贡献组合。比较器电路206可以接收第一输入230处组合，并且可以将第一输入处的组合与第二输入232处的电压进行比较。噪声整形是众所周知的，并且为了简明起见，将不再详细描述。
图3描绘了图2的噪声整形SAR ADC的时序图的示例。信号“x1”和“x2”分别表示第一和第二积分器电路222、224的输出。信号“p1”和“p2”控制图2中的开关p1、p2。传统噪声整形SAR的操作可分为三个阶段：采集阶段，位试验阶段和残余电荷转移(或“转储”)阶段。
在采集阶段期间，DAC电路202连接到输入信号VIN。短采样阶段可能是不期望的，因为SAR ADC前面的驱动器电路(未示出)需要在采集阶段期间将输入稳定到期望的精度。因此，较短的采集阶段通常需要更快和更高功率的驱动器。
在位试验阶段，SAR ADC转换前一阶段采样的输入，经过所有的位试验。短位试验阶段可能是不合需要的，因为它意味着更快的DAC建立和更快的比较器电路，从而再次导致更高的功耗。
最后，在残余电荷传输阶段期间，存储在DAC电路上的量化误差被传送(或“转储”)到噪声整形电路。短残余电荷传输阶段也是不希望的，因为它可以减少可用于传输残余电荷的稳定时间，并且因此噪声整形电路功率增加。
因此，缩短噪声整形SAR ADC的任何操作阶段都可能导致更高的功率，并且可能难以在低功率下实现高速。本发明人已经认识到，通过包括两个或更多个DAC电路和时间交织，它们的操作可以克服图2的ADC的限制。使用两个或多个DAC电路可以增加或最大化采集、位试验和残余电荷传输阶段的可用时间。
图4示出了根据本公开的包括利用共享噪声整形电路的时间交织信号采集的噪声整形ADC电路300的示例。噪声整形SAR ADC电路300可以包括第一DAC电路302A、第二DAC电路302B、第三DAC电路302C(统称为“DAC电路302”)。DAC电路302例如可以包括电容器DAC电路。DAC电路302A-302C的每一个可以类似于图2的DAC电路202，并且为了简明起见，将不再详细描述。
类似图2的ADC电路200，图4的ADC电路300可以包括噪声整形电路304(例如滤波器电路、比较器电路306)、控制电路308(例如SAR逻辑电路)，耦合在比较器电路306的输出和DAC电路302之间。如图4所示，噪声整形电路304由三个DAC电路302共享，并且被配置为接收第一DAC电路302A的残余电荷、第二DAC电路302B的残余电荷、第二DAC电路302C的残余电荷。
噪声整形电路304可以是一阶电路或更高阶电路。图4的噪声整形电路304被描绘为具有输出“x1”的第一积分器电路322和具有输出“x2”的第二积分器电路324的二阶电路。在一些噪声整形电路构造中，可以使用有限脉冲响应(FIR)电路代替积分器电路。为了在三个阶段期间控制三个DAC电路302的采样和积分，控制电路308可以输出控制信号P1、P2、P3以控制图4中所示的各种相关开关，并且噪声整形电路304可以输出电压“y1”。
通过求和电路326概念性地示出，噪声整形电路304的输出“y1”可以与DAC电路302的位试验阶段的位试验的电荷贡献组合。比较器电路306可以接收第一输入330处的组合，并可以将第一输入处的组合与第二输入332处的电压进行比较。噪声整形是众所周知的，并且为了简明起见，将不再详细描述。
如图4所示，DAC电路302A-302C中的每一个可以分别经由相应的一组开关P1、P2、P3耦合到地、求和电路326和噪声整形电路304。控制电路308可以控制开关P1、P2、P3的操作，以控制DAC电路302的时间交织操作。
图5描绘了图4的噪声整形SAR ADC的时序图的示例。x轴表示时间，从3m-1到3(m+1)。时间轴归一化为时钟周期Ts。信号“x1”和“x2”分别表示图4的第一和第二积分器电路322、324的输出，信号“y1”表示噪声整形电路304的输出，信号“v”表示ADC电路300的重建输出Bn...B0，其对应于来自SAR寄存器308的最新转换结果。术语“CDAC1”表示DAC电路302A，术语“CDAC2”表示DAC电路302B，“CDAC3”表示DAC电路302C。
最初，在时间3m-1，在时间3m-1之后并且在时间3m结束的阶段期间，CDAC1处于采集阶段以接收输入信号Vin的第一样本，CDAC2处于位试验阶段并且CDAC3在残余电荷传输阶段(将量化误差传送到噪声整形电路304)。然后，在下一阶段，在时间3m之后开始并且在3m+1结束，CDAC1进入位试验阶段，CDAC2耦合到噪声整形电路304，并且CDAC3处于采集阶段以接收输入信号Vin的第二个样本。最后，在随后的阶段，CDAC1耦合到噪声整形电路304，CDAC2处于采集阶段以接收输入信号Vin的第三样本，并且CDAC3处于位试验阶段。然后重复整个序列。以这种方式，控制电路308可以进行第一、第二和第三DAC电路的时间交织采集、位试验和残余电荷传输阶段。
使用多个独立的DAC电路可以最大化三相的可用时间，从而可以降低功耗。假设为每个相分配了一个完整的时钟周期Ts，那么现在可以通过使用三个时间交错的DAC电路来以T的时钟速度运行整个ADC电路。
由于输入由物理上不同的DAC电路处理，它们的增益和偏移失配会导致寄生频率音调。已经引入了许多校准技术来解决该问题并校正DC增益和偏移。然而，增益失配也可能与频率有关，因为DAC电路的采样带宽可能取决于电容器和采样开关的匹配。频率相关增益失配的精确校准可能是一个具有挑战性的问题。
本发明人已经认识到一种减轻可能由本公开的交织技术导致的任何失配假象的方法。特别地，控制电路可以控制开关的操作，以利用所有DAC电路的残余的组合来馈送噪声整形电路304。噪声整形电路304可以将残余物的组合处理在一起并使用残余电荷的组合产生输出“y1”。
在标准的二阶噪声整形的SAR ADC中，转换器输出“v”由等式1给出：
V(z)＝U(z)+Q(z)*(1-z-1)2 (等式1)
其中U(z)＝Vin(z)是输入Vin(n)的样本的z变换，Q(z)是量化噪声的z变换。
在本公开中提出的替代方法中，输入信号可以由等式2代替：
u(m)＝Vin(3m)+Vin(3m-1)+Vin(3m-2) (等式2)
其中Vin(3m)、Vin(3m-1)和Vin(3m-2)分别是由CDAC1、CDAC2、CDAC3贡献的输入Vin的样品。
对于如图4中的三个DAC电路配置，可以看出输入信号u(m)可以通过下采样FIR滤波器处理输入信号Vin的输出的3倍来获得。DAC电路之间的任何增益不匹配都可以修改FIR滤波器的频率响应，但不会引入伪音。
例如，假设CDAC1和CDAC2完全匹配，而CDAC3的增益误差为1％。然后，图4的噪声整形的ADC的输入信号u(m)由等式3表示：
u(m)＝Vin(3m)+Vin(3m-1)+1.01*Vin(3m-2) (等式3)
这简单地导致低频时的小增益误差和高频时的略微不同的频率响应。
如图5的时序图所示，CDAC1、CDAC2、CDAC3的所有贡献都被转储到第一个积分器中(如x1(3m)、x1(3m+1)和x1(3m+2)所示)，在更新噪声整形电路的其余部分之前(如x2(3m)和y1(3m)所示)。由于噪声整形电路现在以3倍的较低速率更新，所以量化噪声的噪声整形可能不太有效。然而，这可以通过增加噪声整形电路(例如环路滤波器电路)的顺序，或通过使用级联方法多级噪声整形电路(MASH)，或通过增加DAC电路的分辨率来补偿。
还要注意，在CDAC1的位试验期间(图4的DAC电路302A)，噪声整形电路304仍然可以稳定，并且任何稳定误差都可能影响比特判决。由于噪声整形电路贡献很小，这种误差的可能性相当低。此外，可以在DAC电路中添加冗余以从这种错误中恢复。
图6描绘了图4的噪声整形SAR ADC的时序图的另一示例。x轴表示从3m-1到3(m+1)的时间，归一化到时钟周期Ts。信号“x1”和“x2”分别表示第一和第二积分器电路322、324的输出，信号“y1”表示噪声整形电路304的输出，信号“v”表示对应于来自SAR寄存器308的最新转换结果的ADC电路的重建输出Bn...B0。信号P1表示图4中的控制信号“P1”，信号P2表示图4中的控制信号“P2”，信号P3表示图4中的控制信号“P3”。
图7示出了根据本公开的包括利用共享噪声整形电路的时间交织信号采集的噪声整形ADC电路400的另一示例。噪声整形SAR ADC电路400可包括第一DAC电路402A和第二DAC电路402B(统称为“DAC电路402”)。例如，DAC电路402可以包括电容器DAC电路。DAC电路402A-402B中的每一个可以类似于图2的DAC电路202，并且出于简明的目的，将不再详细描述。
与图4的ADC电路300类似，图7的ADC电路400可以包括噪声整形电路404(例如滤波器电路、比较器电路406)和控制电路408(例如SAR逻辑电路)，耦合在比较器电路406的输出和DAC电路402之间。如图7所示，噪声整形电路404由两个DAC电路402共享，并且被配置用于接收第一DAC电路402A的残余电荷和第二DAC电路402B的残余电荷。
噪声整形电路404可以是一阶电路或更高阶电路。图7的噪声整形电路404被描绘为具有输出“x1”的第一积分器电路422和输出“x2”的第二积分器电路424的二阶电路。在一些噪声整形电路构造中，可能需要使用有限脉冲响应(FIR)电路而不是积分器电路。为了在两个阶段期间控制两个DAC电路402的采样和积分，控制电路408可以输出控制信号以控制图7中所示的各种开关“p1”和“p2”，并且噪声整形电路404可以输出电压“y1”。
通过求和电路426概念性地示出，噪声整形电路404的输出“y1”可以与DAC电路402的位试验阶段的位试验的电荷贡献组合。比较器电路406可以在第一输入430处接收组合，并且可以将第一输入处的组合与第二输入432处的电压进行比较。
如图7所示，第一DAC电路402A可以分别经由第一组开关ACQ1、TRIAL1和DUMP1耦合到地、求和电路426和噪声整形电路404。第二DAC电路402B可以类似地通过第二组开关ACQ2、TRIAL2和DUMP2耦合。控制电路408可以控制开关的操作以控制DAC电路402的时间交织操作。
图8描绘了图7的噪声整形SAR ADC的时序图的示例。x轴表示从2m-1到2(m+1)+1的时间，归一化到时钟周期Ts。信号“x1”和“x2”分别表示第一和第二积分器电路422、424的输出，信号“y1”表示噪声整形电路404的输出，信号“v”表示表示对应于来自SAR寄存器408的最新转换结果的ADC电路的重建输出Bn...B0。信号CDAC1代表DAC电路402A，信号CDAC2代表DAC电路402B。信号p1表示图7中的开关“p1”的控制信号，信号p2表示图7中的开关“p2”的控制信号。
最初，在刚好在时间2m-1之后并且在时间2m结束的阶段期间，CDAC1处于采集阶段以接收输入信号Vin的第一样本，CDAC2处于残余电荷传输阶段(将量化误差传送到噪声整形电路404)并且耦合到噪声整形电路404。当CDAC2处于残余电荷传输阶段时，CDAC1进入位试验阶段。在刚好在时间2m之后并且在时间2m-1结束的阶段期间，CDAC1处于残余电荷传输阶段并且耦合到噪声整形电路404。CDAC2耦合到噪声整形电路404，并且CDAC2处于采集阶段以接收输入信号Vin的第二样本。当CDAC1位于残余电荷传输阶段时，CDAC2进入位试验阶段。然后重复整个序列。以这种方式，控制电路408可以时间交织第一和第二DAC电路的采集、位试验和残余电荷传输阶段。
图9描绘了操作包括利用共享噪声整形电路的时间交织信号采集的噪声整形逐次逼近寄存器模数转换器(ADC)电路的方法500的示例。在框502处，方法500可以包括使用第一数模转换器(DAC)电路在第一DAC电路的采集阶段期间接收输入信号的第一样本。例如，图4的第一DAC电路302A(或图7的第一DAC电路402A)可以在第一DAC电路的采集阶段期间接收输入信号VIN的第一样本。
在框504处，方法500可以包括使用第二DAC电路，其被配置为在第二DAC电路的采集阶段期间(在第一DAC电路的采集阶段之后)接收输入信号的第二样本。例如，图4的第二DAC电路302B(或图7的第二DAC电路402B)可以在第二DAC电路的采集阶段期间(在第一DAC电路的采集阶段之后)接收输入信号VIN的第二样本。
在框506处，方法500可以包括接收、使用由第一和第二DAC电路共享的噪声整形电路、第一DAC电路的残余电荷和第二DAC电路的残余电荷。例如，图4的噪声整形电路304(或图7的噪声整形电路404)可以接收第一DAC电路302A的残余电荷、第二DAC电路302B的残余电荷(或第一DAC电路402A的残余电荷、图7的第二DAC电路402的残余电荷)。
应当注意，尽管在本公开中使用两个或三个DAC电路描述了时间交织技术，但是可以使用多于三个的DAC电路。另外，应该注意，为了简单起见，已经使用单端ADC配置绘制了附图。然而，本发明的技术可应用于差分配置。在差分配置中，图7的两个DAC电路402A、402B(例如，第一组DAC电路)和噪声整形电路404可以被复制并应用于比较器电路406的第二输入432(而不是第二输入432被接地)。
类似地，在差分配置中，图4的三个DAC电路302A-302C(例如，第一组DAC电路)和噪声整形电路304可以被复制并应用于比较器电路306的第二输入332(而不是第二输入332接地)。
各种注释
本文描述的每个非限制性方面或示例可以独立存在，或者可以以各种排列组合或与一个或多个其他示例组合。
以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施例在本文中也称为“示例”。这些示例可以包括除了示出或描述的那些之外的元件。然而，本发明人还考虑了仅提供所示出或描述的那些元件的实例。此外，本发明人还考虑使用所示或所述的那些元件(或其一个或多个方面)的任何组合或置换的示例，关于特定示例(或其一个或多个方面)，或关于本文示出或描述的其他示例(或其一个或多个方面)。
如果本文档与通过引用并入的任何文档之间的使用不一致，则以本文档中的用法为准。
在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，例如“A或B”包括“A但不是B”、“B但不是A”“A和B”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包括”和“其中”的等同词。此外，在以下权利要求中，术语“包括”和“包含”是开放式的，即，除了在权利要求中的该术语之后列出的元件之外的元件的系统、装置、物品、组合物、配方或工艺仍被认为属于该权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并不旨在对其对象施加数字要求。
这里描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子设备以执行如以上示例中描述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、更高级语言代码等。此类代码可包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。此外，在示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如光盘和数字视频盘)、磁带、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述之后，例如本领域普通技术人员可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。而且，在以上详细描述中，各种特征可以组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，发明主题可能在于少于特定公开实施例的所有特征。因此，以下权利要求作为示例或实施例被并入到具体实施方式中，其中每个权利要求自身作为单独的实施例，并且可以预期这些实施例可以以各种组合或置换彼此组合。本发明的范围应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。

Claims (15)

1.一种操作噪声整形逐次逼近寄存器模数转换器(ADC)电路的方法，包括利用共享噪声整形电路的时间交织信号采集，该方法包括：
在第一DAC电路的采集阶段期间，使用第一数模转换器(DAC)电路以第一速率接收输入信号的第一样本；
在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间，使用第二DAC电路以第一速率接收所述输入信号的第二样本；
组合所述第一DAC电路的残余电荷和所述第二DAC电路的残余电荷；
以低于所述第一速率的第二速率更新所述噪声整形电路；
使用残余电荷的组合产生输出；和
控制所述第一和第二DAC电路与所述噪声整形电路之间的定时，以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
2.如权利要求1所述的方法，包括：
在所述第一DAC电路的位试验阶段之后接收所述第一DAC电路的残余电荷；和
在所述第二DAC电路的位试验阶段之后接收所述第二DAC电路的残余电荷。
3.如权利要求1至2中任一项所述的方法，包括：
在所述第一和第二DAC电路之间整形所述噪声整形电路。
4.如权利要求1至2中任一项所述的方法，其中控制所述第一和第二DAC电路之间的定时以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行包括：
控制第一多个开关，使得所述第一DAC电路在所述第一DAC电路的采集阶段期间接收输入信号的第一样本；和
控制第二多个开关，使得所述第二DAC电路在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间接收所述输入信号的第二样本。
5.如权利要求1至2中任一项所述的方法，还包括：
在第一和第二DAC电路的采集阶段之后发生的第三DAC电路的采集阶段期间，使用第三DAC电路以第一速率接收所述输入信号的第三样本；和
其中控制所述第一和第二DAC电路之间的定时以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行包括：
控制所述第一、第二和第三DAC电路之间的定时以对所述第一、第二和第三DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
6.噪声整形逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括利用共享噪声整形电路的时间交织信号采集，所述ADC电路包括：
第一数模转换器(DAC)电路，被配置为在第一DAC电路的采集阶段期间以第一速率接收输入信号的第一样本；
第二DAC电路，被配置为在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间，以第一速率接收所述输入信号的第二样本；
控制电路，被配置为：
控制所述第一和第二DAC电路与所述噪声整形电路之间的定时，以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行；和
以低于所述第一速率的第二速率更新所述噪声整形电路；和
所述噪声整形电路，被配置为：
组合所述第一DAC电路的残余电荷和所述第二DAC电路的残余电荷；和
使用残余电荷的组合产生输出。
7.如权利要求6所述的噪声整形ADC电路，其中所述噪声整形电路被配置为：
在所述第一DAC电路的位试验阶段之后接收所述第一DAC电路的残余电荷；和
在所述第二DAC电路的位试验阶段之后接收所述第二DAC电路的残余电荷。
8.如权利要求6至7中任一项所述的噪声整形ADC电路，其中所述噪声整形电路由所述第一和第二DAC电路共享。
9.如权利要求6至7中任一项所述的噪声整形ADC电路，
其中所述第一DAC电路包括第一多个开关；
其中所述第二DAC电路包括第二多个开关；和
其中所述控制电路，被配置为控制所述第一和第二DAC电路之间的定时以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行，被配置为：
控制第一多个开关，使得所述第一DAC电路在所述第一DAC电路的采集阶段期间接收输入信号的第一样本；和
控制第二多个开关，使得所述第二DAC电路在第一DAC电路的采集阶段之后发生的第二DAC电路的采集阶段期间接收所述输入信号的第二样本。
10.如权利要求6至7中任一项所述的噪声整形ADC电路，还包括：
第三DAC电路，被配置为在第三DAC电路的采集阶段期间以第一速率接收输入信号的第三样本；
其中所述控制电路被配置为控制所述第一和第二DAC电路之间的定时以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行，被配置为：
控制所述第一、第二和第三DAC电路之间的定时以对所述第一、第二和第三DAC电路的时间交织采集、位试验和残余电荷传输阶段进行。
11.如权利要求10所述的噪声整形ADC电路，其中所述噪声整形电路被配置为：
在所述第一DAC电路的位试验阶段之后接收所述第一DAC电路的残余电荷；
在所述第二DAC电路的位试验阶段之后接收所述第二DAC电路的残余电荷；
在所述第三DAC电路的位试验阶段之后接收所述第三DAC电路的残余电荷；和
组合所述第三DAC电路的残余电荷与所述第一和第二DAC电路的残余电荷。
12.如权利要求11所述的噪声整形ADC电路，其中所述噪声整形电路由所述第一、第二和第三DAC电路共享。
13.如权利要求6至7中任一项所述的噪声整形ADC电路，其中所述噪声整形电路包括至少一个积分器电路。
14.如权利要求6至7中任一项所述的噪声整形ADC电路，其中所述控制电路被配置为控制所述第一和第二DAC电路之间的定时以对所述第一和第二DAC电路的时间交织采集、位试验和残余电荷传输阶段进行，进一步被配置为使得：
所述时间交织包括第一DAC电路，被配置为在第三DAC电路的残余电荷传输阶段期间发生的第二DAC电路的采集阶段期间，在输入信号的第一样本上执行位试验。
15.如权利要求6至7中任一项所述的噪声整形ADC电路，其中所述第一和第二DAC电路形成第一DAC电路组，所述噪声整形SAR ADC电路还包括：
第二DAC电路组，其中所述第一和第二DAC电路组以不同构造布置。
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