CN109727953A - 重布线路结构 - Google Patents

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conductive
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黄子芸
何明哲
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Abstract

提供一种重布线路结构，所述重布线路结构电连接到位于所述重布线路结构之下的管芯。所述重布线路结构包括介电层及导电层。所述介电层局部地覆盖所述管芯，使得所述管芯的导电柱被所述介电层暴露出。所述导电层设置在所述介电层之上且通过所述导电柱电连接到所述管芯。所述导电层包括多层式结构，其中所述多层式结构的一个层的平均粒径小于或等于2μm。还提供一种制作重布线路结构及集成扇出型封装体的方法。

Description

重布线路结构
技术领域
本发明实施例涉及一种重布线路结构。
背景技术
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在大多数情况下，集成密度的此种改进来自于最小特征大小(minimum feature size)的一再减小，以允许更多的较小的组件能够集成在一定的面积中。与先前的封装体相比，这些较小的电子组件也需要利用较小面积的较小的封装体。半导体组件的一些较小类型的封装体包括四面扁平封装体(quad flat package，QFP)、针栅数组(pin grid array，PGA)封装体、球栅数组(ball grid array，BGA)封装体等等。
当前，集成扇出型封装体(integrated fan-out package)因其密集性而趋于热门。在集成扇出型封装体中，重布线路结构的形成在封装体工艺期间至关重要。
发明内容
本发明实施例提供一种重布线路结构，所述重布线路结构电连接到位于所述重布线路结构之下的管芯。所述重布线路结构包括介电层及导电层。所述介电层局部地覆盖所述管芯，使得所述管芯的导电柱被所述介电层暴露出。所述导电层设置在所述介电层之上且通过所述导电柱电连接到所述管芯。所述导电层包括多层式结构，其中所述多层式结构的一个层的平均粒径小于或等于2μm。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图15示出根据一些实施例的制作集成扇出型封装体的工艺流程。
图10’是示出重布线路结构中的导通孔的剖视图。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本揭露也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装体或三维集成电路(3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以容许对三维封装体或三维集成电路进行测试、对探针及/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known gooddie)进行中间验证的测试方法而使用，以提高良率(yield)并降低成本。
图1至图15示出制作根据一些实施例的集成扇出型封装体的工艺流程，且图10’是示出重布线路结构中的导通孔(conductive via)的剖视图。
参照图1，设置上面形成有剥离层(de-bonding layer)DB及介电层DI的载体C，其中剥离层DB在载体C与介电层DI之间。在一些实施例中，举例来说，载体C是玻璃衬底，剥离层DB是形成在所述玻璃衬底之上的光热转换(light-to-heat conversion，LTHC)释放层，而介电层DI是形成在剥离层DB之上的聚苯并恶唑(polybenzoxazole，PBO)层。在一些替代性实施例中，剥离层DB可为光固化释放膜(photo-curable release film)，其粘性(stickiness)通过光固化工艺(photo-curing process)而减小，或者是热固化释放膜(thermal curable release film)，其粘性通过热固化工艺(thermal-curing process)而减小。在一些替代性实施例中，介电层DI可为聚酰亚胺(polyimide，PI)层或其他适合的介电层。
在形成具有剥离层DB及介电层DI于其上的载体C之后，在介电层DI之上形成多个导电穿孔TV。在一些实施例中，所述多个导电穿孔TV是通过光刻(photolithography)、镀覆(plating)及光刻胶剥除(photoresist stripping)工艺来形成。举例来说，导电穿孔TV包括铜柱(copper post)。在一些替代性实施例中，可将由制造商获得的导电穿孔TV安装在介电层DI之上。
参照图2，将管芯100拾取且放置在介电层DI之上，管芯100包括形成于其上的至少一个导电柱110及保护层(protection layer)120。在此实施例中，通过光刻、镀覆及光刻胶剥除工艺在管芯100之上形成多个导电柱110。导电柱110被保护层120包封。在一些实施例中，管芯100可包括有源表面100a。在一些实施例中，管芯100还包括多个接垫102及钝化层(passivation layer)104。接垫102分布在有源表面100a之上且被钝化层104局部地暴露出。钝化层104覆盖管芯100的有源表面100a且局部地覆盖接垫102。导电柱110形成在管芯100的接垫102之上，而保护层120覆盖导电柱110及钝化层104。举例来说，导电柱110为经镀覆铜柱或其他适合的金属柱，而钝化层104为聚苯并恶唑(PBO)层或其他适合的材料。如图2中所示，举例来说，保护层120的顶表面低于导电穿孔TV的顶表面，而保护层120的顶表面高于导电柱110的顶表面。然而，本发明并非仅限于此。
在一些替代性实施例中，保护层120的顶表面与导电穿孔TV的顶表面实质上对齐，而保护层120的顶表面高于导电柱110的顶表面。
如图1及图2中所示，在形成导电穿孔TV之后才将管芯100拾取且放置在介电层DI之上。然而，本发明并非仅限于此。在一些替代性实施例中，在形成导电穿孔TV之前便将管芯100拾取且放置在介电层DI之上。
参照图3，在介电层DI之上形成绝缘材料130以覆盖管芯100及导电穿孔TV。在一些实施例中，绝缘材料130是通过模塑工艺(molding process)而形成的模塑化合物(moldingcompound)。管芯100的导电柱110及保护层120被绝缘材料130覆盖。换句话说，在绝缘材料130的形成期间，管芯100的导电柱110及保护层120未被绝缘材料130暴露出且被绝缘材料130完善地保护。在一些实施例中，绝缘材料130包括环氧树脂(epoxy)或其他适合的树脂。
参照图4，接着研磨绝缘材料130直至暴露出导电柱110的顶表面、导电穿孔TV的顶表面及保护层120的顶表面为止。在绝缘材料130被研磨之后，形成绝缘包封体130’。在所述情形中，管芯100的导电柱110的顶表面被绝缘包封体130’暴露出。在绝缘材料130的研磨工艺期间，研磨部分保护层120以形成保护层120’。在一些实施例中，在绝缘材料130及保护层120的研磨工艺期间，还研磨部分导电穿孔TV。举例来说，绝缘材料130及保护层120是通过化学机械抛光(chemical mechanical polishing，CMP)工艺来研磨。如图4中所示，在一些实施例中，导电穿孔TV的顶表面、绝缘包封体130’的顶表面及导电柱110的顶表面与保护层120’的顶表面实质上共面。
参照图5至图11，在形成绝缘包封体130’及保护层120’之后，在导电穿孔TV的顶表面、绝缘包封体130’的顶表面、导电柱110的顶表面及保护层120’的顶表面之上形成与管芯100的导电柱110电连接的重布线路结构RDL(在图11中示出)。重布线路结构RDL(在图11中示出)被制作成电连接位于重布线路结构RDL之下的至少一个连接件。此处，前述连接件可为管芯100的导电柱110及/或绝缘包封体130’中的导电穿孔TV。结合图5至图11来详细阐述重布线路结构RDL(在图11中示出)的制作。
参照图5，在导电穿孔TV的顶表面、绝缘包封体130’的顶表面、导电柱110的顶表面及保护层120’的顶表面之上形成介电层140。介电层140包括至少一个通孔开口(via hole)O1及至少一个通孔开口O2。在此实施例中，形成在介电层140中的多个通孔开口O1暴露出导电柱110的顶表面；多个通孔开口O2暴露出导电穿孔TV的顶表面。应注意，在一些实施例中，通孔开口O1的数目对应于导电柱110的数目，而通孔开口O2的数目对应于导电穿孔TV的数目。在一些实施例中，介电层140为例如(举例来说，聚苯并恶唑(PBO)层等)聚合物层。通孔开口O1及通孔开口O2是通过光刻、刻蚀(etching)及光刻胶剥除工艺来形成。
参照图6，在形成具有通孔开口O1及通孔开口O2的介电层140之后，例如在介电层140、被通孔开口O1暴露出的导电柱110的顶表面及被通孔开口O2暴露出的导电穿孔TV的顶表面之上共形地溅镀晶种层150。在一些实施例中，晶种层150为例如钛/铜复合层，其中所溅镀的钛薄膜接触介电层140、被通孔开口O1暴露出的导电柱110的顶表面及被通孔开口O2暴露出的导电穿孔TV的顶表面。另外，所溅镀的铜薄膜形成在所溅镀的钛薄膜之上。在一些替代性实施例中，晶种层150可为例如金属、合金、障壁金属(barrier metal)或其组合等其他适合的复合层。
参照图7，在晶种层150之上形成光刻胶图案PR，其中光刻胶图案PR包括至少一个开口O3及至少一个开口O4。在此实施例中，在光刻胶图案PR中形成多个开口O3及多个开口O4。应注意，在一些实施例中，开口O3的数目对应于通孔开口O1的数目，而开口O4的数目对应于通孔开口O2的数目。开口O3位于通孔开口O1上方，而开口O4位于通孔开口O2上方。如图7中所示，晶种层150的部分被开口O3及开口O4暴露出。在一些实施例中，开口O3中的一者与开口O4中的一者连通。在一些替代性实施例中，开口O3中的一者与开口O4中的一者分离。
参照图8，在形成光刻胶图案PR之后，执行镀覆工艺，以在被开口O3及开口O4暴露出的晶种层150的所述部分之上形成导电层160。在一些实施例中，通过镀覆工艺形成的导电层160可包括形成在通孔开口O1及开口O3中的导通孔160A、形成在通孔开口O2及开口O4中的导通孔160B、及形成在导通孔160A与导通孔160B之间的重布线导电层160C。在一些替代性实施例中，导电层160可包括形成在通孔开口O1及开口O3中的导通孔160A及形成在通孔开口O2及开口O4中的导通孔160B，其中导通孔160A与导通孔160B彼此分离。导通孔160A通过通孔开口O1连接到管芯100的导电柱110。导通孔160B通过通孔开口O2连接到导电穿孔TV。在此实施例中，多个导通孔160A及多个导通孔160B镀覆在被光刻胶图案PR暴露出的部分晶种层150之上。应注意，在一些实施例中，导通孔160A的数目对应于导电柱110的数目，而导通孔160B的数目对应于导电穿孔TV的数目。
如图8中所示，导通孔160A镀覆在被开口O3暴露出的部分晶种层150之上，而导通孔160B镀覆在被开口O4暴露出的部分晶种层150之上。导通孔160A形成在导电柱110上方，而导通孔160B形成在导电穿孔TV上方。
在一些实施例中，用于形成导电层160的镀覆工艺可包括单一镀覆步骤、两个镀覆步骤或多个镀覆步骤。以单一镀覆步骤为例，所述单一镀覆步骤的镀覆密度可在0.5安培/平方分米(ampere per square decimeter，ASD)到2ASD范围内，使得导通孔160A形成在开口O3中，导通孔160B形成在开口O4中。在一些实施例中，导电层160是通过两个镀覆步骤来形成的，执行第一镀覆工艺以在被开口O3及开口O4暴露出的晶种层150之上形成第一经镀覆导电层，而接着执行第二镀覆工艺以在所述第一经镀覆导电层之上形成第二经镀覆导电层。第一镀覆工艺与第二镀覆工艺是以不同的工艺参数(例如各种镀覆密度)来执行。应注意，在一些示例性实施例中，第一镀覆工艺是以较高的镀覆密度(例如，大于2ASD)执行，而第二镀覆工艺是以较低的镀覆电流密度(例如，小于2ASD)执行。相反，在一些其他示例性实施例中，第一镀覆工艺是以较低的镀覆电流密度(例如，小于2ASD)执行，而第二镀覆工艺是以较高的镀覆密度(例如，大于2ASD)执行。在一些替代性实施例中，所述镀覆工艺包括多于两个镀覆步骤，且在晶种层150之上形成多于两个经堆叠且经镀覆的导电层。
参照图9，在执行镀覆工艺之后，剥除光刻胶图案PR，进而使得未被导电层160覆盖的晶种层150的部分暴露出。光刻胶图案PR可通过干法剥除(dry strip)、湿法剥除(wetstrip)或其组合来移除。
参照图10，使用导电层160作为硬掩模来移除未被导电层160覆盖的晶种层150的所述部分以形成图案化晶种层150A。在一些实施例中，图案化晶种层150A形成在管芯100的导电柱110与导电层160的导通孔160A之间。在一些替代性实施例中，图案化晶种层150A形成在导电穿孔TV与导电层160的导通孔160B之间。在一些实施例中，晶种层150是通过进行刻蚀直至暴露出介电层140为止来进行图案化。
参照图10及图10’，通过镀覆工艺形成的导电层160(例如，导通孔160A、160B及重布线导电层160C)可为多层式结构(multilayer structure)164。以导通孔160A为例，如图10’中所示，多层式结构164包括沿与管芯100的导电柱110的顶表面垂直的方向彼此堆叠的多个导电子层166。在一些替代性实施例中，多层式结构164还包括中间层(interlayer)168。中间层168位于相邻的两个导电子层166之间。导电子层166的组成与中间层168的组成相似但不相同。在一些实施例中，导电子层166包括例如Cu、Al或其组合等金属。中间层168包括例如Cu、Al或其组合等金属且中间层168中还包含一些杂质。所述杂质可包括C、N、O、S、Cl或其组合。也就是说，中间层168的金属含量(metal content)小于导电子层166的金属含量。换句话说，中间层168的杂质含量(impurity content)大于导电子层166的杂质含量。在其他实施例中，多层式结构164可包括至少两个层。所述至少两个层的顶层的平均粒径(average grain size)大于所述至少两个层的底层的平均粒径。
另外，导通孔160A包括主体部分162A及连接到主体部分162A的侧壁部分162B。主体部分162A设置在第一通孔开口O1中且突出于介电层140的顶表面。侧壁部分162B设置在主体部分162A的上侧壁上且设置在介电层140之上(即，超出第一通孔开口O1)。详细来说，主体部分162A包括第一部分P1及设置在第一部分P1之上的第二部分P2。主体部分162A的第一部分P1填满通孔开口O1，使得主体部分162A的第一部分P1的顶表面与图案化晶种层150A的顶表面共面。侧壁部分162B设置在介电层140之上及主体部分162A的第二部分P2的侧壁之上。从图10’所示剖视图来看，导通孔160A被形成为T型。主体部分162A的底表面与侧壁部分162B的底表面之间存在水平高度差(level height difference)。在一些示例性实施例中，在镀覆工艺期间第一通孔开口O1的中心区处的局部电流密度高于第一通孔开口O1的边缘区(或超出第一通孔开口O1的区域)处的局部电流密度，使得主体部分162A的平均粒径大于侧壁部分162B的平均粒径。主体部分162A的平均粒径可在1.5微米(μm)到2μm范围内，例如为1.6μm、1.7μm、1.8μm或1.9μm。侧壁部分162B的平均粒径可在0.8μm到1.2μm范围内，例如为0.9μm、1.0μm或1.1μm。应注意，在一些实施例中，多层式结构164的导电子层166的一个层的平均粒径小于或等于2μm。与大于2μm的平均粒径相比，具有较小平均粒径的多层式结构164具有较高的抗拉强度(例如，大于289百万帕(Mpa))及较大的伸长率(例如，大于30％)以承受因介电层140与多层式结构164之间的热膨胀系数(coefficient of thermalexpansion，CTE)不匹配造成的应力。因此，可避免导电层在热循环(thermal cycling)或可靠性测试(reliability test)之后出现开裂问题，尤其是交替堆叠的多个多层式结构164的开裂问题。
多层式结构164的各导电子层166在主体部分162A处的厚度T1可相同或不同。多层式结构164的各导电子层166在侧壁部分162B处的厚度T2相同或不同。在同一导电子层166中，主体部分162A的导电子层166的厚度T1大于侧壁部分162B的导电子层166的厚度T2。换句话说，各导电子层166不是共形的层。各中间层168可为或不为共形的层。导电子层166在主体部分162A处的厚度T1在1.5μm到2μm范围内，而多层式结构164的导电子层166在侧壁部分162B处的厚度T2在0.8μm到1.2μm范围内。导电子层166的厚度T1或T2愈小，则导电子层166的层数愈多。在一些实施例中，根据实际设计需要，导电子层166的层数可大于或小于6。
此外，由于主体部分162A的底表面与侧壁部分162B的底表面之间存在水平高度差且镀覆工艺的镀覆密度小于2ASD，因此多层式结构164的导电子层166被形成为沿介电层140以及第一通孔开口O1的表面延伸，且其厚度T2及T1小于介电层140的厚度T3。从图10’所示剖视图来看，导电子层166及中间层168在主体部分162A处分别为U型。每一导电子层166在主体部分162A处具有凹陷部(recess)R。凹陷部R的宽度及深度从底部到顶部减小。在一些实施例中，最顶部导电子层166在主体部分162A处的顶表面上仍具有凹陷部R。换句话说，主体部分162A的顶表面低于侧壁部分162B的顶表面。最顶部导电子层166的顶表面是不平整的表面。在一些替代性实施例中，最顶部导电子层166的顶表面是为平整的表面。换句话说，主体部分162A的顶表面与侧壁部分162B的顶表面共面。
相似地，在一些实施例中，导通孔160B还可为包括沿与导电穿孔TV的顶表面垂直的方向交替地堆叠的多个导电子层的多层式结构。多层式结构的导电子层的平均粒径小于或等于2μm。
参照图11，在形成介电层140及导电层160之后，可将图5至图10中所示各步骤重复至少一次以在管芯100及绝缘包封体130’之上制作重布线路结构RDL。详细来说，在介电层140及导电层160之上形成另一介电层142。所述另一介电层142包括暴露出导电层160的顶表面的一部分的多个通孔开口O5及O6。在所述另一介电层142之上形成另一晶种层(图中未示出)。所述另一晶种层覆盖通孔开口O5及O6以及导电层160的顶表面的所述一部分。在所述另一晶种层之上形成另一光刻胶图案(图中未示出)。所述另一光刻胶图案包括与通孔开口O5及O6对应的多个光刻胶开口(图中未示出)。执行另一镀覆工艺以在通孔开口O5及O6中形成另一导电层260(包括导通孔260A及260B)。所述另一导电层260电连接到导电层160。移除所述另一光刻胶图案。使用所述另一导电层260作为硬掩模来移除未被所述另一导电层260覆盖的所述另一晶种层。重复进行前述步骤，以形成包括交替堆叠的多个介电层与多个导电层的重布线路结构RDL。
在一些实施例中，重布线路结构RDL的最顶部图案化导电层可包括用于电连接导电球的多个球下金属(under-ball metallurgy，UBM)图案170及/或用于电连接至少一个无源组件或外部组件的至少一个连接接垫172。在此实施例中，形成多个球下金属图案170及多个连接接垫172。球下金属图案170及连接接垫172的数目在本发明中并无限制。
应注意，在一些实施例中，重布线路结构RDL的导电层的数目为多个。在一些实施例中，多个导电层彼此堆叠。如图11中所示，举例来说，导通孔160A、260A、360A及连接接垫172彼此堆叠。详细来说，通孔开口O1、O5、O7及O9对应于管芯100的导电柱110，使得形成在通孔开口O1、O5、O7及O9中的导通孔160A、260A、360A及连接接垫172彼此对齐。
在一些实施例中，在与管芯100的导电柱110的顶表面垂直的方向上，用于形成下部导电层(即，导通孔160A)的镀覆密度可小于用于形成上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)的镀覆密度。在一些示例性实施例中，用于形成导电层160的最底部导通孔160A的镀覆密度小于用于形成所述导电层的最顶部连接接垫172的镀覆密度。在一些其他示例性实施例中，用于形成重布线路结构RDL的导电层的镀覆密度从底部(即，导通孔160A)向上(即，连接接垫172)逐渐增大。在一些实施例中，举例来说，用于形成导电层160的导通孔160A的镀覆密度可在0.5ASD到2ASD范围内。举例来说，用于形成所述导电层的连接接垫172的镀覆密度可在3ASD到10ASD范围内。
在与管芯100的导电柱110的顶表面垂直的方向上，下部导电层(即，导电层160的导通孔160A)的平均粒径可小于上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)的平均粒径。在一些示例性实施例中，导电层160的最底部导通孔160A的平均粒径小于最顶部连接接垫172的平均粒径。在一些其他示例性实施例中，重布线路结构RDL的导电层的平均粒径分布从底部(即，导通孔160A)向上(即，连接接垫172)逐渐增大。在一些实施例中，举例来说，导电层160的导通孔160A的平均粒径可小于2μm。举例来说，所述导电层的连接接垫172的平均粒径可在2μm到3μm范围内。
此外，由于下部导电层(即，导电层160的导通孔160A)的平均粒径比上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)的平均粒径小，因此所述下部导电层(即，导电层160的导通孔160A)具有比所述上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)高的抗拉强度及比所述上部导电层大的伸长率。在一些实施例中，在重布线路结构RDL中，导电层的抗拉强度及伸长率分布从最顶部导电层(即，最顶部连接接垫172)到最底部导电层(即，导电层160的导通孔160A)逐渐增大。
另一方面，在一些实施例中，重布线路结构RDL的各导电层具有实质上相同的厚度，由于下部导电层的平均粒径及厚度比上部导电层的平均粒径及厚度小，因此所述下部导电层(即，导电层160的导通孔160A)的导电子层的层数多于所述上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)的导电子层的层数。在一些实施例中，在重布线路结构RDL中，导电层中的导电子层的层数从最底部导电层(即，导通孔160A)到最顶部导电层(即，连接接垫172)逐渐减少。
在一些替代性实施例中，上部导电层(即，最顶部连接接垫172、导电层360的导通孔360A或导电层260的导通孔260A)的导电子层的镀覆密度、平均粒径及层数可等于下部导电层(即，导电层160的导通孔160A)的导电子层的镀覆密度(例如，小于2ASD)及平均粒径(例如，小于2μm)以及层数。
相似地，通孔开口O2、O6及O8对应于导电穿孔TV，使得形成在通孔开口O2、O6及O8中的导通孔160B、260B及360B彼此对齐。因此，在与导电穿孔TV的顶表面垂直的方向上，下部导电层的导通孔(即，导通孔160B)的平均粒径小于或等于上部导电层的导通孔(即，导通孔360B或260B)的平均粒径。如图11中所示，在一些替代性实施例中，球下金属图案170可不与导通孔160B对齐。
参照图12，在形成重布线路结构RDL之后，在球下金属图案170之上放置多个导电球174，而在连接接垫172之上安装多个无源组件176。在一些实施例中，可通过植球工艺(ball placement process)在球下金属图案170之上放置导电球174，且可通过回流工艺(reflow process)在连接接垫172之上安装无源组件176。在一些替代性实施例中，可以其他外部组件来替换无源组件176。应注意，由于导通孔160A、260A、360A及无源组件176彼此对齐，因此管芯100的导电柱110与无源组件176之间的电路径为短的。因此，无源组件176获得更好的电特性。
参照图12及图13，在形成导电球174及无源组件176之后，将介电层DI从剥离层DB剥离，进而使得介电层DI与载体C分离。在一些实施例中，可通过紫外(ultra-violet，UV)激光照射剥离层DB(例如，光热转换释放层)，进而使得介电层DI从载体C脱落(peel)。如图13中所示，接着将介电层DI图案化，进而使得形成多个接触窗开口O10以暴露出导电穿孔TV的底表面。接触窗开口O10的数目对应于导电穿孔TV的数目。
参照图14，在介电层DI中形成接触窗开口O10之后，在被接触窗开口O10暴露出的导电穿孔TV的底表面之上放置多个导电球180。此外，举例来说，对导电球180进行回流以使导电球180与导电穿孔TV的底表面结合。如图14中所示，在形成导电球174及导电球180之后，具有双侧端子的管芯100的集成扇出型封装体制作完成。
参照图15，接着设置另一封装体190。在一些实施例中，封装体190为例如存储器装置。封装体190堆叠在图14中所示集成扇出型封装体之上并通过导电球180电连接到所述集成扇出型封装体，进而使得制作出叠层封装体(package-on-package，POP)结构。
根据本发明的一些实施例，提供一种重布线路结构，所述重布线路结构电连接到位于所述重布线路结构之下的管芯。所述重布线路结构包括介电层及导电层。所述介电层局部地覆盖所述管芯，使得所述管芯的导电柱被所述介电层暴露出。所述导电层设置在所述介电层之上且通过所述所述管芯的所述导电柱电连接到所述管芯。所述导电层包括多层式结构，且所述多层式结构的一个层的平均粒径小于或等于2μm。
在一些实施例中，所述导电层包括导通孔，且所述导通孔包括主体部分以及侧壁部分。主体部分包括位于所述介电层中的第一部分及位于所述第一部分上的第二部分。侧壁部分设置在所述介电层之上和所述主体部分的所述第二部分的侧壁处，其中所述主体部分的平均粒径大于所述侧壁部分的平均粒径。
在一些实施例中，所述主体部分的所述平均粒径在1.5μm到2μm范围内，且所述侧壁部分的所述平均粒径在0.8μm到1.2μm范围内。
在一些实施例中，所述多层式结构的一个层在所述主体部分处的厚度大于所述多层式结构的所述一个层在所述侧壁部分处的厚度。
在一些实施例中，所述主体部分的顶表面与所述侧壁部分的顶表面共面或低于所述侧壁部分的所述顶表面。
在一些实施例中，所述多层式结构包括多个导电子层及多个中间层，且所述导电子层与所述中间层交替地堆叠。
在一些实施例中，所述导电层的数目是多个，且多个导电层交替地堆叠在所述介电层中。
在一些实施例中，所述导电层的最顶部导电层是用于电连接到无源组件或外部组件的球下金属(UBM)层。
在一些实施例中，在与所述管芯的所述导电柱的顶表面垂直的方向上，所述导电层中的一个导电层的平均粒径小于所述导电层中比所述一个导电层高的另一导电层的平均粒径。
在一些实施例中，在与所述管芯的所述导电柱的顶表面垂直的方向上，所述导电层的平均粒径分布从最底部导电层到最顶部导电层逐渐增大。
根据本发明的替代性实施例，一种集成扇出型封装体包括管芯、绝缘包封体及重布线路结构。所述管芯包括导电柱。所述绝缘包封体包封所述管芯。所述管芯的所述导电柱被所述绝缘包封体暴露出。所述重布线路结构设置在所述管芯及所述绝缘包封体之上。所述重布线路结构电连接到所述管芯的所述导电柱。所述重布线路结构包括介电层及多个导电层。所述介电层局部地覆盖所述绝缘包封体且局部地覆盖所述管芯，使得所述管芯的所述导电柱的一部分被所述介电层暴露出。所述导电层设置在所述介电层之上且通过所述管芯的所述导电柱电连接到所述管芯。所述导电层中的一者包括至少两个层，且所述至少两个层中的顶层的平均粒径大于所述至少两个层中的底层的平均粒径。
在一些实施例中，所述导电层包括导通孔，且所述导通孔包括主体部分以及侧壁部分。主体部分包括位于所述介电层中的第一部分及位于所述第一部分上的第二部分。侧壁部分设置在所述介电层之上和所述主体部分的所述第二部分的侧壁处，其中所述主体部分的平均粒径大于所述侧壁部分的平均粒径。
在一些实施例中，所述多层式结构的一个层在所述主体部分处的厚度大于所述多层式结构的所述一个层在所述侧壁部分处的厚度。
在一些实施例中，所述多个导电层中的一者具有多层式结构，且所述多层式结构包括多个导电子层及多个中间层，所述导电子层与所述中间层交替地堆叠。
在一些实施例中，所述多个导电子层的平均粒径小于或等于2μm。
根据本发明的又一替代性实施例，提供一种制作重布线路结构的方法，所述重布线路结构电连接到位于所述重布线路结构之下的管芯。所述方法包括以下步骤。形成第一介电层以局部地覆盖所述管芯。所述第一介电层包括第一通孔开口，所述第一通孔开口暴露出所述管芯的导电柱。在所述第一介电层之上形成第一晶种层。所述第一晶种层覆盖所述第一通孔开口及所述管芯的所述导电柱。在所述第一晶种层之上形成第一光刻胶图案。所述第一光刻胶图案包括与所述第一通孔开口对应的第一光刻胶开口。执行第一镀覆工艺，以在所述第一通孔开口及所述第一光刻胶开口中形成第一导电层。所述第一导电层通过所述导电柱电连接到所述管芯。所述第一导电层包括多层式结构。所述多层式结构的一个层的平均粒径小于或等于2μm。移除所述第一光刻胶图案。移除未被所述第一导电层覆盖的所述第一晶种层。
在一些实施例中，所述第一镀覆工艺的镀覆密度在0.5ASD到2ASD范围内。
在一些实施例中，在所述第一镀覆工艺期间，所述第一通孔开口的中心区处的局部电流密度高于在所述第一通孔开口的边缘区处的局部电流密度，使得所述第一导电层的主体部分的平均粒径大于所述第一导电层的侧壁部分的平均粒径，其中所述侧壁部分设置在所述主体部分的上侧壁。
在一些实施例中，在移除未被所述第一导电层覆盖的所述第一晶种层之后，还包括以下步骤。在所述第一介电层及所述第一导电层之上形成第二介电层，所述第二介电层包括第二通孔开口以暴露出所述第一导电层的顶表面的一部分；在所述第二介电层之上形成第二晶种层，所述第二晶种层覆盖所述第二通孔开口及所述第一导电层的所述顶表面的所述一部分；在所述第二晶种层之上形成第二光刻胶图案，所述第二光刻胶图案包括与所述第二通孔开口对应的第二光刻胶开口；执行第二镀覆工艺以在所述第二通孔开口及所述第二光刻胶开口中形成第二导电层，所述第二导电层电连接所述第一导电层；移除所述第二光刻胶图案；移除未被所述第二导电层覆盖的所述第二晶种层；以及重复上述步骤，以形成交替堆叠的多个导电层。
在一些实施例中，所述第二镀覆工艺的镀覆密度大于或等于所述第一镀覆工艺的镀覆密度。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不悖离本发明的精神及范围，而且可在不悖离本发明的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种重布线路结构，电连接到位于所述重布线路结构之下的管芯，其特征在于，所述重布线路结构包括：
介电层，局部地覆盖所述管芯，使得所述管芯的导电柱被所述介电层暴露出；以及
导电层，设置在所述介电层之上且通过所述导电柱电连接到所述管芯，其中所述导电层包括多层式结构，且所述多层式结构的一个层的平均粒径小于或等于2μm。
CN201810045170.XA 2017-10-27 2018-01-17 重布线路结构 Pending CN109727953A (zh)

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