CN109638072A - 制造半导体装置的方法和半导体装置 - Google Patents

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Abstract

本公开涉及一种制造半导体装置的方法和半导体装置。制造半导体装置的方法包括:制备半导体基板;和形成肖特基电极,所述肖特基电极与所述半导体基板的表面肖特基接触。所述肖特基电极由含有预定浓度的氧原子的金属材料制成。

Description

制造半导体装置的方法和半导体装置
技术领域
本公开涉及制造半导体装置的方法和半导体装置。
背景技术
日本未审查专利申请公开第2010-225877号公开了一种半导体装置,其包括半导体基板和与半导体基板的表面肖特基接触的肖特基电极。肖特基电极具有金属层和金属氧化物层,并且通过金属氧化物层与半导体基板的表面接触。结果,可以使半导体基板和肖特基电极之间的肖特基势垒高度高。因此,减小了反向漏电流值。
发明内容
在半导体装置中,肖特基电极需要具有至少金属层和金属氧化物层这两层。因此,肖特基电极的制造工艺可能变得复杂。
本公开提供了一种技术,用于更容易地形成相对于半导体基板具有更高肖特基势垒高度的肖特基电极。
本公开的第一方案涉及一种制造半导体装置的方法。所述方法包括:制备半导体基板;和形成肖特基电极,所述肖特基电极与所述半导体基板的表面肖特基接触。所述肖特基电极由含有预定浓度的氧原子的金属材料制成。
在根据本公开的第一方案的方法中,所述半导体基板可以是碳化硅基板。所述金属材料可以是钼。所述预定浓度可以是1.0E19cm-3至1.0E22cm-3的范围内的值。
在根据本公开的第一方案的方法中,所述肖特基电极可以具有所述金属材料的单层结构。
在根据本公开的第一方案的方法中,所述肖特基电极的形成可以通过将含氧原子的气体添加到气氛气体中的反应溅射方法来进行。
在根据本公开的第一方案的方法中,所述肖特基电极的形成可以通过使用含有所述金属材料的氧化物的靶的溅射方法来进行。
在根据本公开的第一方案的方法中,在形成肖特基电极时,可以在所述半导体基板的所述表面上形成具有交替层叠的所述金属材料的层和所述金属材料的氧化物的层的层叠结构,并且可以对其上形成有所述层叠结构的所述半导体基板进行退火处理以将氧原子从所述金属材料的所述氧化物的所述层向所述金属材料的所述层扩散。
在根据本公开的第一方案的方法中,在形成肖特基电极时,可以将所述半导体基板的所述表面氧化,可以在所述半导体基板的氧化后的所述表面上形成所述金属材料的膜,并且可以对其上形成有所述膜的所述半导体基板进行退火处理以将氧原子从所述半导体基板向所述膜扩散。
本公开的第二方案涉及一种半导体装置。所述半导体装置包括:半导体基板;和肖特基电极,其与所述半导体基板的上表面肖特基接触。所述肖特基电极由含有预定浓度的氧原子的金属材料制成。
利用上述构造,肖特基电极由含有预定浓度的氧原子的金属材料制成。结果,与金属材料不含氧原子的情况相比,可以使肖特基电极和半导体基板之间的肖特基势垒高度更高。形成肖特基电极的金属材料含有氧原子。然而,由于金属材料具有相对低的氧原子浓度并且不同于金属氧化物,因此充分保持了肖特基电极的导电性。在使用上述金属材料的情况下,即使以单层结构也可以形成肖特基电极。于是,可以抑制肖特基电极的制造工艺变得复杂。因此,可以更容易地形成相对于半导体基板具有更高肖特基势垒高度的肖特基电极。
附图说明
下面将参照附图描述本发明的示例性实施例的特征、优点以及技术和工业重要性,附图中相同的数字表示相同的元件,并且其中:
图1是示出根据本公开的实施例的半导体装置的剖视图;
图2A是示出肖特基电极的氧含量与肖特基势垒高度之间的关系的图示;
图2B是示出肖特基电极的氧含量与肖特基势垒高度之间的关系的图示;
图3是示出反向施加电压和漏电流值之间的关系的图示;
图4示出用于溅射法的装置;
图5A是示出形成第一示例的肖特基电极的步骤的说明图;
图5B是示出金属材料中含有的氧原子浓度与气氛气体中的氧浓度之间的关系的图示;
图6A是示出形成第二示例的肖特基电极的步骤的说明图;
图6B是示出金属材料中含有的氧原子浓度与靶中的金属材料和金属氧化物的混合比之间的关系的图示;
图7是示出形成第三示例的肖特基电极的步骤的说明图;
图8A是与第三示例的肖特基势垒高度相关的图示;
图8B是与第三示例的肖特基势垒高度相关的图示;
图9是示出形成第四示例的肖特基电极的步骤的说明图;和
图10是示出在等离子体处理条件和肖特基势垒高度之间的关系的图示。
具体实施方式
在本公开的实施例中,半导体基板可以是碳化硅基板,并且金属材料可以是钼。在这种情况下,与氧原子相关的预定浓度可以是1.0E19cm-3至1.0E22cm-3的范围内的值。利用上述构成,可以将肖特基势垒高度调节到0.9eV至1.25eV的范围内的值。然而,在另一个实施例中,半导体基板和金属材料可以由其他物质形成。在这种情况下,预定浓度可以不是上述范围内的值。
在本公开的实施例中,肖特基电极可以具有含有氧原子的金属材料的单层结构。利用上述构成,可以更容易地形成肖特基电极。
在本公开的实施例中,肖特基电极的形成可以通过将含有氧原子的气体添加到气氛气体中的反应溅射方法来进行。利用上述构成,改变了添加到气氛气体中的具有氧原子的气体的浓度,从而可以调节金属材料中含有的氧原子的浓度。这里,作为含有氧原子的气体,例如,可例举出氧气(O2),二氧化碳气体(CO2),水蒸气(H2O)等。
在本公开的实施例中,肖特基电极的形成可以通过使用含有金属材料的氧化物的靶的溅射方法来进行。利用上述构成,改变作为靶的氧化物中的金属原子与氧原子的比率,由此可以调节金属材料中含有的氧原子的浓度。
在本发明的实施例中,在形成肖特基电极时,可以在半导体基板的表面上形成具有交替层叠的金属材料的层和金属材料的氧化物的层的层叠结构,并且可以对其上形成有层叠结构的半导体基板进行退火处理,以将氧原子从金属材料的氧化物的层向金属材料的层扩散。利用上述构成,改变要形成的金属材料的氧化物的层的数量或厚度,由此可以调节金属材料中含有的氧原子的浓度。可以形成至少一个金属材料的氧化物的层。金属材料的氧化物的层数没有特别限制。
在本公开的实施例中,在形成肖特基电极时,可以氧化半导体基板的表面,可以在半导体基板的氧化表面上形成金属材料的膜,并且可以对其上形成膜的半导体基板进行退火处理,以将氧原子从半导体基板向膜扩散。利用上述构成,改变半导体基板的表面的氧化程度,从而可以对金属材料中含有的氧原子的预定浓度进行调节。
在本公开的实施例中,半导体装置包括半导体基板,以及与半导体基板的上表面肖特基接触的肖特基电极。肖特基电极可以由含有预定浓度的氧原子的金属材料制成。利用上述构成,与金属材料不含有氧原子的情况相比,可以使肖特基电极和半导体基板之间的肖特基势垒高度更高。形成肖特基电极的金属材料含有氧原子。然而,由于金属材料具有相对低的氧原子浓度并且不同于金属氧化物,因此充分保持了肖特基电极的导电性。在使用上述金属材料的情况下,即使以单层结构,也可以形成肖特基电极。于是,可以抑制肖特基电极的制造工艺变得复杂。因此,可以更容易地形成相对于半导体基板具有更高肖特基势垒高度的肖特基电极。
首先,将参考图1描述根据本公开的实施例的半导体装置10。图1是示出半导体装置10的剖视图。半导体装置10包括半导体基板12、上表面电极14、下表面电极16、绝缘膜20和保护膜22。上表面电极14与半导体基板12的上表面接触。下表面电极16与半导体基板12的下表面接触。绝缘膜20和保护膜22在半导体基板12的上表面上形成在半导体装置10的周缘部分中。
半导体基板12是n型半导体基板。在本公开的实施例中,尽管没有特别限制,但是半导体基板12是碳化硅基板。半导体基板12包括n型下层44和n型漂移层42,n型漂移层42具有的载流子浓度低于下层44的载流子浓度。下层44位于半导体基板12的下层中,并暴露于半导体基板12的下表面。漂移层42形成在下层44上,并暴露于半导体基板12的上表面。
半导体基板12具有p型接触层38,p型降低表面场(RESURF)层39和p型保护环层40。层38,39,40暴露于半导体基板12的上表面,并且在半导体基板12内被漂移层42包围。层38,39,40通过漂移层42与下层44绝缘。
上表面电极14包括表面电极30、中间电极32和肖特基电极34。表面电极30和中间电极32形成在肖特基电极34上。在本公开的实施例中,例如,表面电极30由铝制成。中间电极32由钛制成。然而,本公开不限于上述那些,并且可以使用具有足够导电性的材料。肖特基电极34与半导体基板12的上表面接触,并且与暴露于上表面的漂移层42肖特基接触。在本公开的实施例中,肖特基电极34由含有氧原子的钼(下文中,称为“含氧钼”)制成。这将在下面详细描述。表面电极30和中间电极32与肖特基电极34一起形成一体的上表面电极14。然而,表面电极30和中间电极32不影响肖特基电极34和半导体基板12之间的肖特基接触。根据以上描述,表面电极30和中间电极32是不包括在说明书中的“肖特基电极”中的构成。
下表面电极16与半导体基板12的下表面欧姆接触。下表面电极16的材料没有特别限制,只要下表面电极16可以与半导体基板12的下表面欧姆接触即可。
绝缘膜20位于半导体基板12的上表面上,特别是位于p型RESURF层39和p型保护环层40上。绝缘膜20与p型RESURF层39上的肖特基电极34接触。在本公开的实施例中,尽管绝缘膜20由氧化硅(SiO2)制成,但是绝缘膜20的材料不限于氧化硅,并且可以使用具有足够绝缘性的材料。
保护膜22沿着半导体基板12的周缘延伸,并且覆盖上表面电极14和绝缘膜20的周缘。在本公开的实施例中,虽然保护膜22由聚酰亚胺制成,但是保护膜22的材料不限于聚酰亚胺,可以使用具有足够绝缘性的材料。
利用上述结构,根据本公开实施例的半导体装置10嵌入有肖特基势垒二极管,该肖特基势垒二极管具有作为阳极的上表面电极14和作为阴极的下表面电极16。如上所述,肖特基电极34由含氧的钼(即,含氧原子的钼)制成。含氧钼含有氧原子。然而,由于金属材料具有相对低的氧原子浓度并且不同于氧化钼(特别是三氧化钼),因此充分保持了肖特基电极的导电性。改变含氧钼中氧原子的浓度,从而可以调节在肖特基电极34和半导体基板12之间的肖特基势垒高度。肖特基电极34也与p型接触层38与p型RESURF层39接触。肖特基电极34与层38,39欧姆接触。
图2A和图2B是示出含氧钼中的氧原子浓度与肖特基电极34和半导体基板12之间的肖特基势垒高度之间的关系的图示。如图2A所示,可以理解,当含氧钼中的氧原子的浓度增加时,肖特基势垒高度(φB)增加。本发明人通过实验发现,含氧钼中的氧原子的浓度被调节到1.0E19cm-3至1.0E22cm-3的范围内的值,从而将肖特基势垒高度(φB)调节为在0.9eV至1.25eV的范围内的值。发明人进一步发现了由图2B中所示的两条直线指示的等式被获得,并且即使含氧钼中的氧原子浓度相同,肖特基势垒高度(φB)也在这两条直线之间波动。这些值只是通过实验获得的值的示例,并且可以采用其他值。氧原子的浓度与肖特基势垒高度之间的关系不限于钼,并且估计该关系存在于可以用作肖特基电极34的材料的其他金属中。
如上所述,在肖特基电极34由含氧钼制成的情况下,调节含氧钼中的氧原子的浓度,由此可以调节肖特基电极34与半导体基板12之间的肖特基势垒高度。结果,例如,可以充分地减小漏电流值。另外,在半导体装置10中,在p型接触层38和漂移层42之间形成pn结表面。结果,当施加反向偏压时,夹在p型接触层38之间的漂移层42完全耗尽,由此泄漏电流值被显著降低。
图3为形成肖特基电极34的含氧钼的氧原子的每个浓度区别地示出了与根据本公开的实施例的半导体装置10的漏电流值有关的特性。在图3中,曲线Y1表示形成肖特基电极34的含氧钼的氧原子的浓度为1.2E19cm-3的情况。此时的肖特基势垒高度(φB)为0.93eV。曲线Y2表示形成肖特基电极34的含氧钼的氧原子的浓度为3.0E19cm-3的情况。此时的肖特基势垒高度(φB)为1.22eV。作为示例,图线X表示对于半导体装置10要求的标准值。如图3所示,可以确认,当含氧钼中的氧原子的浓度变高时,肖特基势垒高度(φB)变高,漏电流值降低。
将描述根据本公开的实施例的半导体装置10的制造方法。半导体基板12、绝缘膜20和保护膜22的内部结构可以通过各种现有方法制造。因此,这里将省略对制造方法的详细描述。在下文中,将仅描述半导体基板12的内部结构和在半导体装置10的半成品150中形成肖特基电极34的步骤,其中形成有绝缘膜20。
在本公开的实施例中,肖特基电极34通过反应溅射形成。图4示出了用于形成肖特基电极34的溅射装置100。溅射装置100包括支架110、真空室120和平台160。支架110和平台160设置在真空室120内。支架110被构成为保持靶140,并且连接到外部电源。平台160构成为支撑半导体装置10的半成品150,并且电接地。真空室120具有气体出口130和气体入口170。
在形成肖特基电极34时,首先,靶140和半成品150设置在真空室120内。靶140由钼制成,钼成为肖特基电极34的主要成分。接下来,在真空室120充分减压后,将气氛气体从气体入口170引入真空室120。作为气氛气体,使用以氩气为主要成分的惰性气体。向气氛气体中加入少量氧气。含有氧原子的另一种气体,例如二氧化碳气体或水蒸气,可以加入到气氛气体中,代替氧气或附加地加入。
将参考图5A和图5B描述第一示例。如图5A所示,引入的气氛气体通过真空室120内的放电而被电离。即,如图中的(1)所示,引入的氧气和氩气被电离。接下来,如图中的(2)所示,氩离子和氧离子与靶140碰撞。于是,钼原子或钼原子与氧原子的结合体从靶140释放。接下来,如(3)所示,一部分释放的钼原子与氧离子碰撞并与氧离子结合。然而,大量的钼原子在不发生反应的情况下朝向半成品150移动。如图中的(4)所示,钼原子或钼原子与氧原子的结合体沉积在半成品150的表面上。因此,形成由含氧钼制成的肖特基电极34。
图5B是表示加入到气氛气体(这里是氩气)中的氧气的浓度与以上述方式形成的肖特基电极34(即含氧钼)中的氧原子的浓度之间的关系的图示。如图5B所示,确认当气氛气体中的氧原子的浓度变高时,肖特基电极34的氧原子的浓度变高。已经证实,在将气氛气体中的氧原子的浓度调节至小于15%的情况下,含氧钼中的氧原子的浓度变得小于1.0E22cm-3。在这种情况下,抑制了氧化物的产生,由此含氧钼可以保持足够的导电性。
在第一示例中,肖特基电极34由含有预定浓度的氧原子的钼制成。结果,与钼不含氧原子的情况相比,可以使肖特基电极34和半导体基板12之间的肖特基势垒高度更高。形成肖特基电极34的含氧钼含有氧原子。然而,由于金属材料具有相对低的氧原子的浓度并且不同于氧化钼,因此充分保持肖特基电极34的导电性。结果,肖特基电极34甚至可以形成为单层结构。于是,可以抑制肖特基电极的制造工艺变得复杂。因此,可以更容易地形成相对于半导体基板12具有更高肖特基势垒高度的肖特基电极34。
在第一示例中,肖特基电极34的形成通过使用含氧原子的气氛气体的反应溅射方法来进行。利用上述构成,改变了气氛气体中氧原子的浓度,从而可以调节肖特基电极34(在第一示例中,含氧钼)中含有的氧原子的浓度。
将参考图6A和图6B描述第二示例。在第二示例中,形成肖特基电极34的步骤与第一示例不同。因此,在下文中,将仅描述形成肖特基电极34的步骤,并且将省略其他描述。即使在第二示例中,肖特基电极34也使用图4的溅射装置100形成。
如图6A中所示,在第二实施例中,在靶140中含有作为肖特基电极34的主要成分的钼的氧化物。然而,靶140可以是钼粉末和三氧化钼(MoO3)粉末的混合物的烧结体。作为气氛气体,可以使用惰性气体,例如氩气。如果需要,可以将含有氧原子的气体添加到气氛气体中。
根据上述方法,首先,如图中的(1)所示,引入的氩气(或其他惰性气体)被电离。接下来,如图中的(2)所示,氩离子与靶140碰撞。于是,钼原子和氧原子从靶140释放。如图中的(3)所示,释放的钼原子和氧原子沉积在半成品150的表面上。因此,形成由含氧钼制成的肖特基电极34。
图6B是示出靶140中的钼粉末与三氧化钼(MoO3)粉末的混合比与以上述方式形成的肖特基电极34(即含氧钼)的氧原子的浓度之间的关系的图表。如图5B所示,使靶140中的三氧化钼的混合比变高,由此可以使肖特基电极34中的氧原子的浓度更高。
即使在第二示例中,也可以更容易地形成相对于半导体基板12具有更高肖特基势垒高度的肖特基电极34。在第二示例中,形成靶140的混合物中的钼粉末和三氧化钼(MoO3)粉末的混合比改变,由此可以调节肖特基电极34(在第二示例中,含氧钼)中含有的氧原子的浓度。
随后,将参考图7、图8A和图8B描述第三示例。在第三示例中,形成肖特基电极34的步骤与第一示例不同。因此,在下文中,将仅描述形成肖特基电极34的步骤,并且将省略其他描述。即使在第三示例中,肖特基电极34也可以使用图4所示的溅射装置100形成。
如图7所示,在第三实例中,首先,在半导体基板12的上表面上交替层叠由钼制成的钼层34a和由氧化钼制成的氧化钼层34b。此后,形成待作为肖特基电极34的层叠结构34c。在图7所示的示例中,形成四个钼层34a和三个氧化钼层34b。然而,层叠的钼层34a和氧化钼层34b的数量没有特别限制。在层叠结构34c中,可以包括至少一个钼层34a和至少一个氧化钼层34b。形成氧化钼层34b的氧化钼可以是由MoO、MoO2、MoO3、以及Mo2O3的任何式表示的形式。
在形成钼层34a和氧化钼层34b时,可以使用图4中所示的溅射装置100。在这种情况下,靶140或气氛气体被改变,由此可以选择性地形成钼层34a和氧化钼层34b。或者,氧化钼层34b的形成不限于反应溅射。例如,可以通过溅射形成钼层,然后可以氧化钼层,从而形成氧化钼层。氧化钼层的方法没有特别限制。例如,在气氛暴露下或在含氧气氛下进行热处理等。
形成钼层34a和氧化钼层34b的层叠结构34c。随后,进行层叠结构34c的退火处理。由此,氧化钼层34b中含有的氧原子被向相邻的钼层34a扩散。结果,钼层34a和氧化钼层34b的层叠结构34c变为由含氧钼制成的一体的金属层。由此,形成由含氧钼制成的肖特基电极34。
图8A是示出与在通过第三示例的制造方法形成肖特基电极34的情况下的肖特基势垒高度相比、肖特基电极34仅由钼制成的情况下的肖特基势垒高度的图示。如图8A所示,利用通过第三示例的制造方法形成的肖特基电极34,与肖特基电极34仅由钼制成的情况相比,确认肖特基势垒高度增加0.2eV。
图8B是表示要形成的层叠结构34c的层叠层的数量与肖特基电极34的肖特基势垒高度(φB)之间的关系的图示。如图8B所示,层叠结构34c的叠层的数量增加,从而可以增加肖特基电极34的肖特基势垒高度。此外,改变氧化钼层34b的厚度,从而可以调节肖特基电极34的肖特基势垒高度。
即使在第三示例中,也可以更容易地形成相对于半导体基板12具有更高肖特基势垒高度的肖特基电极34。在第三示例中,改变氧化钼层的数量或厚度,由此可以调节肖特基电极34(在第三个例子中,含氧钼)中含有的氧原子的浓度。
随后,将参考图9和图10描述第四示例。在第四示例中,形成肖特基电极34的步骤与第一示例不同。首先,将参考图9描述形成第四示例的肖特基电极34的步骤。为了便于理解,在图9中,未示出绝缘膜20和形成在半导体基板12中的层38、39和40。
在图9中,首先,通过使用氧气的等离子体处理来氧化半导体基板12的表面,以在半导体基板12上形成氧化物层34x。接下来,通过上述的溅射等在所形成的氧化物层34x上形成由钼制成的钼层34a。等等。然后,对其中形成钼层34a的半导体基板12进行退火处理,以将氧原子从氧化物层34x向钼层34a扩散,并形成由含氧钼制成的肖特基电极34。
图10是示出在等离子体处理条件与肖特基电极34的肖特基势垒高度之间的关系的图示。等离子体处理条件包括等离子体处理的处理时间,等离子体处理中使用的氧气浓度,等离子体处理中的等离子体功率。如图10所示,延长处理时间,使得氧气浓度高,或者使等离子体功率大,从而进一步氧化半导体基板12的表面。结果,可以进一步增加肖特基电极34的肖特基势垒高度。
即使在第四示例中,也可以更容易地形成相对于半导体基板12具有更高肖特基势垒高度的肖特基电极34。在第四示例中,氧化半导体基板12的表面的程度改变,由此可以对肖特基电极34(即,含氧钼)中含有的氧原子的预定浓度进行调节。
尽管上面已经详细描述了本公开的具体示例,但是这些仅仅是为了说明而不是为了限制权利要求。说明书或附图中描述的技术特征在技术上可以单独使用或以各种组合使用,并且不限于最初要求保护的组合。说明书或附图中示出的技术可以同时实现多个目的,并且其技术意义在于实现其中一个目的。

Claims (8)

1.一种制造半导体装置的方法,所述方法的特征在于包括:
制备半导体基板;和
形成肖特基电极,所述肖特基电极与所述半导体基板的表面肖特基接触,
其中所述肖特基电极由含有预定浓度的氧原子的金属材料制成。
2.根据权利要求1所述的方法,其特征在于:
所述半导体基板是碳化硅基板;
所述金属材料是钼;并且
所述预定浓度是1.0E19cm-3至1.0E22cm-3的范围内的值。
3.根据权利要求1或2所述的方法,其特征在于,所述肖特基电极具有所述金属材料的单层结构。
4.根据权利要求1至3中任一项所述的方法,其特征在于,所述肖特基电极的所述形成通过将含有氧原子的气体添加到气氛气体中的反应溅射方法来进行。
5.根据权利要求1至3中任一项所述的方法,其特征在于,所述肖特基电极的所述形成通过使用含有所述金属材料的氧化物的靶的溅射方法来进行。
6.根据权利要求1或2所述的方法,其特征在于:
在形成所述肖特基电极时,
在所述半导体基板的所述表面上形成具有交替层叠的所述金属材料的层和所述金属材料的氧化物的层的层叠结构;并且
对其上形成有所述层叠结构的所述半导体基板进行退火处理,以将氧原子从所述金属材料的所述氧化物的所述层向所述金属材料的所述层扩散。
7.根据权利要求1至3中任一项所述的方法,其特征在于:
在形成所述肖特基电极时,
将所述半导体基板的所述表面氧化;
在所述半导体基板的氧化后的所述表面上形成所述金属材料的膜;并且
对其上形成有所述膜的所述半导体基板进行退火处理,以将氧原子从所述半导体基板向所述膜扩散。
8.一种半导体装置,其特征在于包括:
半导体基板;和
肖特基电极,其与所述半导体基板的上表面肖特基接触,
其中所述肖特基电极由含有预定浓度的氧原子的金属材料制成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086509A (zh) * 2019-06-13 2020-12-15 三菱电机株式会社 半导体装置及半导体装置的制造方法
CN112242451A (zh) * 2019-07-17 2021-01-19 株式会社电装 半导体器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7369302B2 (ja) * 2020-08-27 2023-10-25 新電元工業株式会社 ワイドギャップ半導体装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227495A (ja) * 2006-02-22 2007-09-06 Mitsubishi Electric Corp SiC半導体装置の製造方法及びSiC半導体装置
US20080121934A1 (en) * 2006-11-24 2008-05-29 Eudyna Devices Inc. Semiconductor device having schottky junction and method for manufacturing the same
US20100244049A1 (en) * 2009-03-24 2010-09-30 Denso Corporation Silicon carbide semiconductor device with schottky barrier diode and method of manufacturing the same
JP2011082392A (ja) * 2009-10-08 2011-04-21 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
CN102938421A (zh) * 2012-11-14 2013-02-20 东南大学 一种梯形终端的碳化硅结势垒肖特基二极管器件
JP2014194469A (ja) * 2013-03-28 2014-10-09 Fujifilm Corp 太陽光集光用フィルムミラー及びその製造方法、並びに太陽光反射板
CN104392918A (zh) * 2014-12-10 2015-03-04 中国电子科技集团公司第四十七研究所 肖特基势垒制作方法及肖特基势垒
US20150129896A1 (en) * 2012-06-06 2015-05-14 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
CN105453272A (zh) * 2013-08-19 2016-03-30 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
US9391136B1 (en) * 2015-03-24 2016-07-12 Sanken Electric Co., Ltd. Semiconductor device
CN107068773A (zh) * 2015-12-18 2017-08-18 Flosfia株式会社 半导体装置
CN110890280A (zh) * 2019-11-27 2020-03-17 山东大学 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017118048A (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227495A (ja) * 2006-02-22 2007-09-06 Mitsubishi Electric Corp SiC半導体装置の製造方法及びSiC半導体装置
US20080121934A1 (en) * 2006-11-24 2008-05-29 Eudyna Devices Inc. Semiconductor device having schottky junction and method for manufacturing the same
US20100244049A1 (en) * 2009-03-24 2010-09-30 Denso Corporation Silicon carbide semiconductor device with schottky barrier diode and method of manufacturing the same
JP2011082392A (ja) * 2009-10-08 2011-04-21 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
US20150129896A1 (en) * 2012-06-06 2015-05-14 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
CN102938421A (zh) * 2012-11-14 2013-02-20 东南大学 一种梯形终端的碳化硅结势垒肖特基二极管器件
JP2014194469A (ja) * 2013-03-28 2014-10-09 Fujifilm Corp 太陽光集光用フィルムミラー及びその製造方法、並びに太陽光反射板
US20160197202A1 (en) * 2013-08-19 2016-07-07 Idemitsu Kosan Co., Ltd. Oxide semiconductor substrate and schottky barrier diode
CN105453272A (zh) * 2013-08-19 2016-03-30 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
CN104392918A (zh) * 2014-12-10 2015-03-04 中国电子科技集团公司第四十七研究所 肖特基势垒制作方法及肖特基势垒
US9391136B1 (en) * 2015-03-24 2016-07-12 Sanken Electric Co., Ltd. Semiconductor device
CN106024850A (zh) * 2015-03-24 2016-10-12 三垦电气株式会社 半导体装置
CN107068773A (zh) * 2015-12-18 2017-08-18 Flosfia株式会社 半导体装置
CN110890280A (zh) * 2019-11-27 2020-03-17 山东大学 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086509A (zh) * 2019-06-13 2020-12-15 三菱电机株式会社 半导体装置及半导体装置的制造方法
US11935919B2 (en) 2019-06-13 2024-03-19 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
CN112086509B (zh) * 2019-06-13 2024-09-06 三菱电机株式会社 半导体装置及半导体装置的制造方法
CN112242451A (zh) * 2019-07-17 2021-01-19 株式会社电装 半导体器件
CN112242451B (zh) * 2019-07-17 2023-10-20 株式会社电装 半导体器件

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