CN109546850B - 无桥功率因数改善电路 - Google Patents

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Abstract

本发明提供一种减小与各桥臂的开关元件连接的缓冲电路整体的安装面积的无桥功率因数改善电路，具备：第一桥臂(4)，其由二极管(11)及FET(12)的串联电路构成；第二桥臂(5)，其由二极管(13)及FET(14)的串联电路构成，并且与第一桥臂(4)并联；平滑电容器(6)，其与第一桥臂(4)并联；缓冲电路(7)，其连接于第一连接点(A)和第二连接点(B)之间，所述第一连接点(A)为经由第一电感器(9)连接交流电源(41)的一端的第一桥臂(4)中的二极管(11)及FET(12)的连接点，所述第二连接点(B)为经由第二电感器(10)连接交流电源(41)的另一端的第二桥臂(5)中的二极管(13)及FET(14)的连接点；控制电路(8)，其执行对各FET(12)、(14)的开/关控制。

Description

无桥功率因数改善电路
技术领域
本发明涉及一种无桥功率因数改善电路。
背景技术
作为这种无桥功率因数改善电路(下面，简称为功率因数改善电路)的基本电路，已知有一种下述的专利文献1所公开的功率因数改善电路(AC－DC转换器)的结构。如图4所示，该功率因数改善电路51具备：各自将串联了整流元件52、53(在该例中，以二极管为一例)和主开关元件54、55(在该例中，以MOSFET为一例)的两组上下臂(也称为桥臂)56、57并联而形成的主开关电路58、与各主开关元件54、55分别并联的缓冲电容器59、60、与各主开关元件54、55分别反并联的二极管61、62、经由平滑用电抗器(电感器)63、64连接于转换器的交流端子即两组上下臂56、57的串联点A、B之间来输出交流电压Vac的交流电源65、及并联于输出直流电压Vdc的转换器的直流端子(输出端子)66a、66b即主开关电路58的两端之间的平滑用电容器67。另外，该功率因数改善电路51具备对各主开关元件54、55进行开/关控制的控制单元(控制电路)68，该控制单元68在从交流电源65输出的交流电压Vac的半周期内，在将主开关元件54、55中的一个固定于开的状态下，使主开关元件54、55中的另一个开/关。
现有技术文献
专利文献
专利文献1：日本特开2010－154582号公报(第2－7页，图1)
发明内容
发明要解决的技术问题
然而，在上述的功率因数改善电路中，在构成两组上下臂(也称为桥臂)的主开关元件(开关元件)各自之上并联有缓冲电容器，但对于这种功率因数改善电路，希望减小缓冲电容器(缓冲电路)整体的安装面积。
本发明是根据该请求而创建的，主要目的在于提供一种可以减小与开关元件连接的缓冲电路整体的安装面积的无桥功率因数改善电路。
用于解决问题的技术方案
为了实现上述目的，本发明提供了一种无桥功率因数改善电路，其具备：第一桥臂，其由第一整流元件及第一开关元件的串联电路构成；第二桥臂，其由第二整流元件及第二开关元件的串联电路构成，并且与所述第一桥臂并联；平滑电容器，其与所述第一桥臂并联；缓冲电路，其连接于第一连接点和第二连接点之间，所述第一连接点为经由第一电感器连接交流电源的一端的所述第一桥臂中的所述第一整流元件及所述第一开关元件的连接点，所述第二连接点为经由第二电感器连接该交流电源的另一端的所述第二桥臂中的所述第二整流元件及所述第二开关元件的连接点；控制电路，其执行对所述第一开关元件及所述第二开关元件的开/关控制。
在该无桥功率因数改善电路中，控制电路例如在从交流电源输出的交流电压的正极性期间，执行相对于第二开关元件维持常开状态的控制，同时，执行相对于第一开关元件进行开关操作(开/关操作)的控制，此时，缓冲电路维持经由开状态的第二开关元件与第一开关元件等效并联的状态。另外，控制电路在从交流电源输出的交流电压的负极性期间，执行相对于第一开关元件维持常开状态的控制，同时，执行相对于第二开关元件进行开关操作(开/关操作)的控制，此时，缓冲电路维持经由开状态的第一开关元件与第二开关元件等效并联的状态。因此，根据该无桥功率因数改善电路，因为连接于第一及第二连接点之间的一个缓冲电路成为在各开关元件中可共享的结构，所以与将缓冲电路分别并联于各开关元件的结构相比，能够减小缓冲电路整体的安装面积。
另外，本发明提供了一种无桥功率因数改善电路，所述无桥功率因数改善电路成为在所述第一开关元件及所述第二开关元件的各个未并联其它的缓冲电路的结构。因此，根据该无桥功率因数改善电路，与将缓冲电路分别并联于各开关元件的结构相比，能够减小缓冲电路整体的安装面积的一半。
发明效果
根据本发明的无桥功率因数改善电路，将缓冲电路连接于第一桥臂中的第一连接点和第二桥臂中的第二连接点之间，从而该一个缓冲电路成为在各开关元件中可共享的结构，因此，与将缓冲电路分别并联于各开关元件的结构相比，能够减小缓冲电路整体的安装面积。
附图说明
图1是表示功率因数改善电路1的结构的框图；
图2是关于缓冲电路7的一例的电路图；
图3是关于缓冲电路7的另一例的电路图；
图4是表示无桥功率因数改善电路51的基本结构的框图。
符号说明
1功率因数改善电路
4第一桥臂
5第二桥臂
6平滑电容器
7缓冲电路
8控制电路
11、13二极管(第一、第二整流元件)
12、14FET(第一、第二开关元件)
41交流电源
A第一连接点
B第二连接点
具体实施方式
下面，参照附图对无桥功率因数改善电路的实施方式进行说明。
首先，参照图1对作为无桥功率因数改善电路的一例的无桥功率因数改善电路1(下面，简称为功率因数改善电路1)的结构进行说明。该功率因数改善电路1具备一对输入端子2a、2b(下面，在没有特别区别时，也称为“输入端子2”)、一对输出端子3a、3b(下面，在没有特别区别时，也称为“输出端子3”)、第一桥臂4、第二桥臂5、平滑电容器6、缓冲电路7、控制电路8、第一电感器9及第二电感器10，构成为可以将输入到输入端子2之间的交流电压Vac转换成直流电压Vdc，从输出端子3之间进行输出。
第一桥臂4由第一整流元件11及第一开关元件(主开关元件)12的串联电路构成。在本例中，作为一例，第一整流元件11由二极管构成(下面，也称为二极管11)，且第一开关元件12由n型MOSFET构成(下面，也称为FET12)，由于二极管11的阳极端子和FET12的漏极端子连接，从而可构成上述的串联电路。另外，在FET12上并联有二极管12a。该二极管12a可以由与FET12分体的整流元件构成，在FET12那样的具有寄生二极管(体二极管)的开关元件的情况下，也可以由该寄生二极管构成。
第二桥臂5由第二整流元件13及第二开关元件(主开关元件)14的串联电路构成。在本例中，作为一例，第二整流元件13由二极管构成(下面，也称为二极管13)，且第二开关元件14由n型MOSFET构成(下面，也称为FET14)，由于二极管13的阳极端子和FET14的漏极端子连接，从而可构成上述的串联电路。另外，在FET14上并联有二极管14a。该二极管14a可以由与FET14分体的整流元件构成，在FET14那样的具有寄生二极管(体二极管)的开关元件的情况下，也可以由该寄生二极管构成。
另外，各自的二极管11、13的阴极端子彼此连接、且各自的FET12、14的源极端子彼此连接，因此第一桥臂4及第二桥臂5相互并联。
平滑电容器6的一端与构成第一桥臂4的二极管11的阴极端子及构成第二桥臂5的二极管13的阴极端子连接，且另一端与构成第一桥臂4的FET12的源极端子及构成第二桥臂5的FET14的源极端子连接，从而平滑电容器6与第一桥臂4及第二桥臂5双方并联。另外，在本例中，如图1所示，采用使用电解电容器等有极性电容器作为平滑电容器6的结构，但不限于此，也可以采用使用薄膜电容器或陶瓷电容器等无极性电容器的结构。
向两端之间输出交流电压Vac的交流电源41的一端与输入端子2a连接，交流电源41的另一端与输入端子2b连接。另外，输入端子2a(即，交流电源41的一端)经由第一电感器9与第一桥臂4中的二极管11及FET12的第一连接点A(也为二极管11的阳极端子，也为FET12的漏极端子)连接。另外，输入端子2b(即，交流电源41的另一端)经由第二电感器10与第二桥臂5中的二极管13及FET14的第二连接点B(也为二极管13的阳极端子，也为FET14的漏极端子)连接。在本例中，作为一例，各电感器9、10被规定为相同的电感值。
缓冲电路7的一端7a与第一连接点A连接，且另一端7b与第二连接点B连接，从而缓冲电路7连接于第一连接点A和第二连接点B之间。具体而言，缓冲电路7作为仅由图2所示的电容器31构成的C缓冲电路、及由图3所示的电容器31及电阻32的串联电路构成的RC缓冲电路中的任一个缓冲电路(即，包含电容器的缓冲电路)而构成。
控制电路8例如由计算机或DSP(Digital Signal Processor)构成，来执行对FET12、14的开/关控制。具体而言，控制电路8对交流电压Vac的极性(例如，以输入端子2b的电位为基准输入端子2a是否为成为正电压的正极性，以输入端子2b的电位为基准输入端子2a是否为成为负电压的负极性)、及直流电压Vdc的电压值进行检测，同时在交流电压Vac为正极性期间，相对于第二桥臂5的FET14维持常开状态，且根据对第一桥臂4的FET12进行了检测的直流电压Vdc的电压值变更占空比，同时执行进行开关操作的控制。另一方面，控制电路8在交流电压Vac为负极性期间，反而相对于第一桥臂4的FET12维持常开状态，且根据对第二桥臂5的FET14进行了检测的直流电压Vdc的电压值变更占空比，同时执行进行开关操作的控制。
接下来，对功率因数改善电路1的动作进行说明。
首先，在交流电压Vac为正极性期间(交流电压Vac的正极性的半周期)，如上所述，控制电路8执行相对于FET14维持常开状态的控制，同时执行对FET12进行开关操作(开/关操作)的控制。由此，在FET12为开状态时，电流沿从交流电源41的一端，经由输入端子2a、第一电感器9、第一连接点A、FET12、FET14(及二极管14a)、第二连接点B、第二电感器10及输入端子2b到交流电源41的另一端为止的路径流通，将能量储存至各电感器9、10。另外，FET12为关状态时，电流沿从交流电源41的一端，经由输入端子2a、第一电感器9、第一连接点A、二极管11、平滑电容器6、FET14(及二极管14a)、第二连接点B、第二电感器10及输入端子2b到交流电源41的另一端为止的路径流通，将储存于各电感器9、10的能量与来自交流电源41的能量一同供给到平滑电容器6(生成直流电压Vdc)。
在对该各FET12、14进行控制的执行中，缓冲电路7的另一端7b维持经由常开状态的FET14与FET12的源极端子连接的状态。由此，缓冲电路7维持经由FET14与FET12等效并联的状态。因此，因为可以通过缓冲电路7来抑制关于开关操作中的FET12中的源极－漏极之间电压的dv/dt，所以可以降低因FET12进行开关操作而产生的噪音。
接着，在交流电压Vac为负极性期间(交流电压Vac的负极性的半周期)，如上所述，控制电路8执行相对于FET12维持常开状态的控制，同时执行对FET14进行开关操作(开/关操作)的控制。由此，在FET14为开状态时，电流沿从交流电源41的另一端，经由输入端子2b、第二电感器10、第二连接点B、FET14、FET12(及二极管12a)、第一连接点A、第一电感器9及输入端子2a到交流电源41的一端为止的路径流通，将能量储存于各电感器9、10。另外，在FET14为关状态时，电流沿从交流电源41的另一端，经由输入端子2b、第二电感器10、第二连接点B、二极管13、平滑电容器6、FET12(及二极管12a)、第一连接点A、第一电感器9及输入端子2a到交流电源41的一端为止的路径流通，将储存于各电感器9、10的能量与来自交流电源41的能量一同供给到平滑电容器6(生成直流电压Vdc)。
在对该各FET12、14的控制的执行中，缓冲电路7的一端7a维持经由常开状态的FET12与FET14的源极端子连接的状态。由此，缓冲电路7维持经由FET12与FET14等效并联的状态。因此，因为可以通过缓冲电路7来抑制关于开关操作中的FET14中的源极－漏极之间电压的dv/dt，所以可以降低因FET14进行开关操作而产生的噪音。
这样，在该功率因数改善电路1中，在交流电压Vac为正极性期间，缓冲电路7与FET12并联，另外，在交流电压Vac为负极性期间，缓冲电路7与FET14并联，即，在该功率因数改善电路1中，一个缓冲电路7成为在各FET12、14中可共享的结构。因此，根据该功率因数改善电路1，与在背景技术中说明的一般功率因数改善电路51的结构(即，如图4所示，将作为缓冲电路的缓冲电容器59、60分别并联于各主开关元件(FET)54、55的结构)相比，在缓冲电路7与该功率因数改善电路51中的缓冲电路同样仅由电容器构成时(图2所示的结构时)，以与缓冲电容器59、60相同的容量，且仅将同等耐压的一个电容器31作为缓冲电路7安装即可，因此，能够减小与FET12、14连接的缓冲电路7整体的安装面积(具体而言，减小一半)。
另外，在图4所示的一般功率因数改善电路51的结构中，有时采用由虚线所示的电容器及电阻的串联电路构成缓冲电路来分别与各主开关元件(FET)54、55并联的结构来代替缓冲电容器59、60。即使在该情况下，根据该功率因数改善电路1，与通过设定图3所示的结构的缓冲电路7，将缓冲电路分别并联于各主开关元件(FET)54、55的一般功率因数改善电路相比，仍然能够减小与FET12、14连接的缓冲电路7整体的安装面积(具体而言，减小一半)。
此外，在上述的功率因数改善电路1中，采用将缓冲电路7仅连接于第一桥臂4的第一连接点A和第二桥臂5的第二连接点B之间的最优结构(可减小一半安装面积的结构)来代替将缓冲电路并联于FET12、14各自之上的结构，但不限于该结构。例如，在上述的一般功率因数改善电路51的结构(即，如图4所示，将各主开关元件54、55分别并联于作为缓冲电路的缓冲电容器59、60的结构)中，为了进一步等效增加各缓冲电容器59、60的容量，也可以采用将缓冲电路7(图2或图3所示的结构的缓冲电路)连接于串联点A、B之间的结构。根据该结构的功率因数改善电路，与分别增加各缓冲电容器59、60的容量的结构(例如，将未图示的电容器(或，电容器和电阻的串联电路)进一步并联来分别增加容量的结构构成)相比，能够将增加的电容器(或，电容器和电阻的串联电路)的数量从两个减少到一个(即，减小缓冲电路整体的安装面积)。
另外，在上述的功率因数改善电路1中，采用使用二极管作为第一整流元件11及第二整流元件13的结构，虽未图示，但也可以由通过控制电路8进行同步整流控制的FET构成第一整流元件11及第二整流元件13来代替该结构。
另外，如图1中虚线所示，功率因数改善电路1当然也可以为将二极管42以同图所示的极性连接于输入端子2a和输出端子3b(也为FET12、14的各源极端子)之间，并且将二极管43以同图所示的极性连接于输入端子2b和输出端子3b之间的结构。
在上述的实施方式中，控制电路8根据交流电压Vac的极性，将FET12、14中的一个FET设为常开，同时执行对另一个FET进行开关操作的控制(例如，在交流电压Vac为正极性的情况下，FET14成为常开，FET12成为开关操作)，但不限于此，例如，也可以为，根据交流电压Vac的极性，将FET12、14中的一个FET设为常关，同时，执行对另一个FET进行开关操作的控制(例如，在交流电压Vac为正极性的情况下，FET14成为常关，FET12成为开关操作)。在将该一个FET控制为常关的结构中，与将一个FET控制为常开的结构(进行同步整流的结构)时同样，利用FET12、14中采用的FET的寄生二极管的恢复时间，能够使缓冲电路7作为缓冲器来发挥作用。即，在根据交流电源Vac的极性将一个FET控制为常关的结构中，该关状态的一个FET通过内部的寄生二极管导通而成为短路状态，因此，与根据交流电源Vac的极性将一个FET控制为常开的同步整流的结构同样，缓冲电路7等效并联于另一个FET的漏极－源极之间而作为缓冲器来发挥作用。
另外，由上述可知，控制电路8使FET12和FET14分别进行基于功率因数改善控制的开关操作(开/关)，从而即使不根据交流电压Vac的极性将一个FET设为常开或常关，因为利用采用的FET的寄生二极管的恢复时间，通过一个FET的内部的寄生二极管导通而成为短路状态，所以也能够设为与缓冲电路7并联于另一个FET的漏极－源极之间等效。

Claims (2)

1.一种无桥功率因数改善电路，具备：
第一桥臂，其由第一整流元件及第一开关元件的串联电路构成；
第二桥臂，其由第二整流元件及第二开关元件的串联电路构成，并且与所述第一桥臂并联；
平滑电容器，其与所述第一桥臂并联；
作为二端子电路的缓冲电路，所述二端子电路仅由电容器或仅由电容器和电阻器的串联电路构成，所述二端子电路的一端仅连接于经由第一电感器连接交流电源的一端的所述第一桥臂中的所述第一整流元件及所述第一开关元件的第一连接点，所述二端子电路的另一端仅连接于经由第二电感器连接该交流电源的另一端的所述第二桥臂中的所述第二整流元件及所述第二开关元件的第二连接点；以及
控制电路，其执行对所述第一开关元件及所述第二开关元件的开/关控制。
2.根据权利要求1所述的无桥功率因数改善电路，其中，
在所述第一开关元件及所述第二开关元件的各个未并联其它的缓冲电路。
CN201810993263.5A 2017-09-22 2018-08-29 无桥功率因数改善电路 Active CN109546850B (zh)

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