JP6911671B2 - ブリッジレス力率改善回路 - Google Patents

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Description

本発明は、ブリッジレス力率改善回路に関するものである。
この種のブリッジレス力率改善回路(以下、単に力率改善回路ともいう)の基本的なものとして、下記の特許文献1に開示された力率改善回路(AC−DCコンバータ)の構成が知られている。この力率改善回路51は、図4に示すように、各々が整流素子52,53(この例では一例としてダイオード)と主スイッチング素子54,55(この例では一例としてMOSFET)とを直列接続した2組の上下アーム(レグともいう)56,57を並列接続して形成された主スイッチング回路58、各主スイッチング素子54,55にそれぞれ並列接続されたスナバコンデンサ59,60、各主スイッチング素子54,55にそれぞれ逆並列接続されたダイオード61,62、コンバータの交流端子である2組の上下アーム56,57の直列接続点A,B間に、平滑用リアクトル(インダクタ)63,64を介して接続されて交流電圧Vacを出力する交流電源65、および直流電圧Vdcを出力するコンバータの直流端子(出力端子)66a,66bである主スイッチング回路58の両端間に並列接続された平滑用コンデンサ67を備えている。また、この力率改善回路51は、各主スイッチング素子54,55をオン・オフ制御する制御手段(制御回路)68を備え、この制御手段68は、交流電源65から出力される交流電圧Vacの半周期内において、主スイッチング素子54,55の一方をオンに固定した状態で、主スイッチング素子54,55の他方をオン/オフさせる。
特開2010−154582号公報(第2−7頁、第1図)
ところで、上記の力率改善回路では、2組の上下アーム(レグともいう)を構成する主スイッチング素子(スイッチ素子)のそれぞれにスナバコンデンサが並列接続されているが、この種の力率改善回路に対して、スナバコンデンサ(スナバ回路)全体の実装面積の低減が望まれている。
本発明は、かかる要請に応えるべくなされたものであり、スイッチ素子に接続されるスナバ回路全体の実装面積を低減し得るブリッジレス力率改善回路を提供することを主目的とする。
上記目的を達成すべく、本発明に係るブリッジレス力率改善回路は、第1の整流素子および第1のスイッチ素子の直列回路で構成された第1のレグと、第2の整流素子および第2のスイッチ素子の直列回路で構成されると共に前記第1のレグに並列接続された第2のレグと、前記第1のレグに並列接続された平滑コンデンサと、コンデンサのみ、またはコンデンサおよび抵抗の直列回路のみで構成された二端子回路であって、当該二端子回路の一端が、交流電源の一端が第1のインダクタを介して接続される前記第1のレグにおける前記第1の整流素子および前記第1のスイッチ素子の第1の接続点にのみ接続されると共に、当該二端子回路の他端が、当該交流電源の他端が第2のインダクタを介して接続される前記第2のレグにおける前記第2の整流素子および前記第2のスイッチ素子の第2の接続点にのみ接続されたスナバ回路と、前記第1のスイッチ素子および前記第2のスイッチ素子に対するオン・オフ制御を実行する制御回路とを備えている。
このブリッジレス力率改善回路では、制御回路は、例えば、交流電源から出力される交流電圧の正極性の期間においては、第2のスイッチ素子に対して常時オン状態に維持する制御を実行しつつ、第1のスイッチ素子に対してスイッチング動作(オン・オフ動作)させる制御を実行するが、このときには、スナバ回路はオン状態の第2のスイッチ素子を介して第1のスイッチ素子に等価的に並列に接続された状態に維持される。また、制御回路は、交流電源から出力される交流電圧の負極性の期間においては、第1のスイッチ素子に対して常時オン状態に維持する制御を実行しつつ、第2のスイッチ素子に対してスイッチング動作(オン・オフ動作)させる制御を実行するが、このときには、スナバ回路はオン状態の第1のスイッチ素子を介して第2のスイッチ素子に等価的に並列に接続された状態に維持される。したがって、このブリッジレス力率改善回路によれば、第1および第2の接続点間に接続された1つのスナバ回路が各スイッチ素子において共有される構成となるため、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を低減することができる。
また、本発明に係るブリッジレス力率改善回路は、前記第1のスイッチ素子および前記第2のスイッチ素子のそれぞれには、他のスナバ回路が並列に接続されていない構成となっている。したがって、このブリッジレス力率改善回路によれば、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を半分に低減することができる。
本発明のブリッジレス力率改善回路によれば、第1のレグにおける第1の接続点と第2のレグにおける第2の接続点との間にスナバ回路を接続したことにより、この1つのスナバ回路が各スイッチ素子において共有される構成となるため、スナバ回路を各スイッチ素子にそれぞれ並列接続する構成と比較して、スナバ回路全体の実装面積を低減することができる。
力率改善回路1の構成を示す構成図である。 スナバ回路7の一例についての回路図である。 スナバ回路7の他の例についての回路図である。 基本的なブリッジレス力率改善回路51の構成を示す構成図である。
以下、ブリッジレス力率改善回路の実施の形態について、図面を参照しつつ説明する。
まず、ブリッジレス力率改善回路の一例としてのブリッジレス力率改善回路1(以下、単に力率改善回路1ともいう)の構成について図1を参照して説明する。この力率改善回路1は、一対の入力端子2a,2b(以下、特に区別しないときには「入力端子2」ともいう)、一対の出力端子3a,3b(以下、特に区別しないときには「出力端子3」ともいう)、第1のレグ4、第2のレグ5、平滑コンデンサ6、スナバ回路7、制御回路8、第1のインダクタ9および第2のインダクタ10を備え、入力端子2間に入力された交流電圧Vacを直流電圧Vdcに変換して、出力端子3間から出力可能に構成されている。
第1のレグ4は、第1の整流素子11および第1のスイッチ素子(主スイッチング素子)12の直列回路で構成されている。本例では一例として、第1の整流素子11はダイオードで構成され(以下、ダイオード11ともいう)、かつ第1のスイッチ素子12はn型のMOSFETで構成されて(以下、FET12ともいう)、ダイオード11のアノード端子とFET12のドレイン端子とが接続されることで、上記の直列回路が構成されている。また、FET12には並列にダイオード12aが接続されている。このダイオード12aは、FET12とは別体の整流素子で構成することもできるし、FET12のような寄生ダイオード(ボディダイオード)を有するスイッチ素子のときには、この寄生ダイオードで構成することもできる。
第2のレグ5は、第2の整流素子13および第2のスイッチ素子(主スイッチング素子)14の直列回路で構成されている。本例では一例として、第2の整流素子13はダイオードで構成され(以下、ダイオード13ともいう)、かつ第2のスイッチ素子14はn型のMOSFETで構成されて(以下、FET14ともいう)、ダイオード13のアノード端子とFET14のドレイン端子とが接続されることで、上記の直列回路が構成されている。また、FET14には並列にダイオード14aが接続されている。このダイオード14aは、FET14とは別体の整流素子で構成することもできるし、FET14のような寄生ダイオード(ボディダイオード)を有するスイッチ素子のときには、この寄生ダイオードで構成することもできる。
また、第1のレグ4および第2のレグ5は、それぞれのダイオード11,13のカソード端子同士、およびそれぞれのFET12,14のソース端子同士が接続されることで、互いに並列に接続されている。
平滑コンデンサ6は、一端が第1のレグ4を構成するダイオード11のカソード端子および第2のレグ5を構成するダイオード13のカソード端子に接続され、かつ他端が第1のレグ4を構成するFET12のソース端子および第2のレグ5を構成するFET14のソース端子に接続されることにより、第1のレグ4および第2のレグ5の双方に並列接続されている。また、本例では図1に示すように、平滑コンデンサ6として電解コンデンサなどの有極性コンデンサを使用する構成を採用しているが、これに限定されるものではなく、フィルムコンデンサやセラミックコンデンサなどの無極性コンデンサを使用する構成を採用することもできる。
両端間に交流電圧Vacを出力する交流電源41の一端は入力端子2aに接続され、交流電源41の他端は入力端子2bに接続されている。また、入力端子2a(つまり、交流電源41の一端)は、第1のレグ4におけるダイオード11およびFET12の第1の接続点A(ダイオード11のアノード端子でもあり、FET12のドレイン端子でもある)に第1のインダクタ9を介して接続されている。また、入力端子2b(つまり、交流電源41の他端)は、第2のレグ5におけるダイオード13およびFET14の第2の接続点B(ダイオード13のアノード端子でもあり、FET14のドレイン端子でもある)に第2のインダクタ10を介して接続されている。各インダクタ9,10は、本例では一例として同じインダクタンス値に規定されている。
スナバ回路7は、一端7aが第1の接続点Aに接続され、かつ他端7bが第2の接続点Bに接続されて、第1の接続点Aと第2の接続点Bとの間に接続されている。具体的には、スナバ回路7は、図2に示すようなコンデンサ31のみで構成されたCスナバ回路、および図3に示すようなコンデンサ31および抵抗32の直列回路で構成されたRCスナバ回路のうちのいずれか一方のスナバ回路(つまり、コンデンサを含むスナバ回路)として構成されている。
制御回路8は、例えば、コンピュータやDSP(Digital Signal Processor)で構成されて、FET12,14に対するオン・オフ制御を実行する。具体的には、制御回路8は、交流電圧Vacの極性(例えば、入力端子2bの電位を基準として入力端子2aが正電圧となる正極性であるか、入力端子2bの電位を基準として入力端子2aが負電圧となる負極性であるか)、および直流電圧Vdcの電圧値を検出しつつ、交流電圧Vacが正極性の期間では、第2のレグ5のFET14に対しては常時オン状態に維持し、かつ第1のレグ4のFET12に対しては検出した直流電圧Vdcの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。一方、制御回路8は、交流電圧Vacが負極性の期間では、逆に、第1のレグ4のFET12に対しては常時オン状態に維持し、かつ第2のレグ5のFET14に対しては検出した直流電圧Vdcの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。
次に、力率改善回路1の動作について説明する。
まず、交流電圧Vacが正極性の期間(交流電圧Vacの正極性の半周期)では、上記したように、制御回路8が、FET14に対しては常時オン状態に維持する制御を実行しつつ、FET12に対してはスイッチング動作(オン・オフ動作)させる制御を実行する。これにより、FET12がオン状態のときには、交流電源41の一端から、入力端子2a、第1のインダクタ9、第1の接続点A、FET12、FET14(およびダイオード14a)、第2の接続点B、第2のインダクタ10および入力端子2bを経由して交流電源41の他端に至る経路に電流が流れて、各インダクタ9,10にエネルギーが蓄積される。また、FET12がオフ状態のときには、交流電源41の一端から、入力端子2a、第1のインダクタ9、第1の接続点A、ダイオード11、平滑コンデンサ6、FET14(およびダイオード14a)、第2の接続点B、第2のインダクタ10および入力端子2bを経由して交流電源41の他端に至る経路に電流が流れて、各インダクタ9,10に蓄積されていたエネルギーが交流電源41からのエネルギーと共に平滑コンデンサ6に供給される(直流電圧Vdcが生成される)。
この各FET12,14に対する制御の実行中においては、スナバ回路7の他端7bは、常時オン状態のFET14を介してFET12のソース端子に接続された状態に維持される。これにより、スナバ回路7は、FET14を介して等価的にFET12に並列に接続された状態に維持される。したがって、スイッチング動作しているFET12におけるソース−ドレイン間電圧についてのdv/dtをスナバ回路7によって抑制することが可能なため、FET12がスイッチング動作することに起因して生じるノイズを低減することが可能となっている。
次いで、交流電圧Vacが負極性の期間(交流電圧Vacの負極性の半周期)では、上記したように、制御回路8が、FET12に対しては常時オン状態に維持する制御を実行しつつ、FET14に対してはスイッチング動作(オン・オフ動作)させる制御を実行する。これにより、FET14がオン状態のときには、交流電源41の他端から、入力端子2b、第2のインダクタ10、第2の接続点B、FET14、FET12(およびダイオード12a)、第1の接続点A、第1のインダクタ9および入力端子2aを経由して交流電源41の一端に至る経路に電流が流れて、各インダクタ9,10にエネルギーが蓄積される。また、FET14がオフ状態のときには、交流電源41の他端から、入力端子2b、第2のインダクタ10、第2の接続点B、ダイオード13、平滑コンデンサ6、FET12(およびダイオード12a)、第1の接続点A、第1のインダクタ9および入力端子2aを経由して交流電源41の一端に至る経路に電流が流れて、各インダクタ9,10に蓄積されていたエネルギーが交流電源41からのエネルギーと共に平滑コンデンサ6に供給される(直流電圧Vdcが生成される)。
この各FET12,14に対する制御の実行中においては、スナバ回路7の一端7aは、常時オン状態のFET12を介してFET14のソース端子に接続された状態に維持される。これにより、スナバ回路7は、FET12を介して等価的にFET14に並列に接続された状態に維持される。したがって、スイッチング動作しているFET14におけるソース−ドレイン間電圧についてのdv/dtをスナバ回路7によって抑制することが可能なため、FET14がスイッチング動作することに起因して生じるノイズを低減することが可能となっている。
このように、この力率改善回路1では、交流電圧Vacが正極性の期間においては、スナバ回路7はFET12に並列接続され、また交流電圧Vacが負極性の期間においては、スナバ回路7はFET14に並列接続される、すなわち、この力率改善回路1では、1つのスナバ回路7が各FET12,14において共有される構成となっている。したがって、この力率改善回路1によれば、背景技術で説明した一般的な力率改善回路51の構成(つまり、図4に示すように、スナバ回路としてのスナバコンデンサ59,60を各主スイッチング素子(FET)54,55にそれぞれ並列接続する構成)と比較して、スナバ回路7がこの力率改善回路51でのスナバ回路と同様にしてコンデンサのみで構成されるとき(図2に示す構成のとき)には、スナバコンデンサ59,60と同じ容量で、かつ同じ耐圧の1つのコンデンサ31だけをスナバ回路7として実装すればよいことから、FET12,14に接続されるスナバ回路7全体の実装面積を低減(具体的には半分に低減)することができる。
また、図4に示す一般的な力率改善回路51の構成において、スナバコンデンサ59,60に代えて、破線で示すようなコンデンサおよび抵抗の直列回路でスナバ回路を構成して各主スイッチング素子(FET)54,55にそれぞれ並列接続する構成が採用されることもある。この場合であっても、この力率改善回路1によれば、図3に示す構成のスナバ回路7とすることにより、やはり、各主スイッチング素子(FET)54,55にそれぞれスナバ回路を並列接続する一般的な力率改善回路と比較して、FET12,14に接続されるスナバ回路7全体の実装面積を低減(具体的には半分に低減)することができる。
なお、上記の力率改善回路1では、FET12,14のそれぞれにスナバ回路を並列接続する構成に代えて、第1のレグ4の第1の接続点Aと第2のレグ5の第2の接続点Bとの間にのみスナバ回路7を接続する最も好ましい構成(実装面積を半分に低減し得る構成)を採用しているが、この構成に限定されるものではない。例えば、上記した一般的な力率改善回路51の構成(つまり、図4に示すように、スナバ回路としてのスナバコンデンサ59,60を各主スイッチング素子54,55にそれぞれ並列接続する構成)において、さらに各スナバコンデンサ59,60の容量を等価的に増やすために、直列接続点A,B間にスナバ回路7(図2や図3に示す構成のスナバ回路)を接続する構成を採用することもできる。この構成の力率改善回路によれば、各スナバコンデンサ59,60の容量をそれぞれ増加させる構成(例えば、不図示のコンデンサ(またはコンデンサと抵抗の直列回路)を並列にさらに接続して容量をそれぞれ増加させる構成)と比較して、増加するコンデンサ(またはコンデンサと抵抗の直列回路)の数を2個から1個に減らすこと(つまり、スナバ回路全体の実装面積を低減すること)ができる。
また、上記の力率改善回路1では、第1の整流素子11および第2の整流素子13としてダイオードを使用する構成を採用しているが、この構成に代えて、図示はしないが、制御回路8によって同期整流制御されるFETで第1の整流素子11および第2の整流素子13を構成することもできる。
また、力率改善回路1は、図1において破線で示すように、入力端子2aと出力端子3b(FET12,14の各ソース端子でもある)との間に同図に示す極性でダイオード42が接続されると共に、入力端子2bと出力端子3bとの間に同図に示す極性でダイオード43が接続された構成であってもよいのは勿論である。
上記の実施の形態では、制御回路8が、交流電圧Vacの極性に応じて、FET12,14のうちの一方のFETを常時オンにしつつ、他方のFETをスイッチング動作させる制御を実行している(例えば、交流電圧Vacが正極性の場合、FET14が常時オンとなり、FET12がスイッチング動作となる)が、これに限らず、例えば、交流電圧Vacの極性に応じて、FET12,14のうちの一方のFETを常時オフにしつつ、他方のFETをスイッチング動作させる制御を実行することもできる(例えば、交流電圧Vacが正極性の場合、FET14が常時オフとなり、FET12がスイッチング動作となる)。この一方のFETを常時オフに制御する構成では、FET12,14に採用するFETの寄生ダイオードのリカバリー時間を利用して、一方のFETを常時オンに制御する構成(同期整流させる構成)のときと同様にして、スナバ回路7をスナバとして作用させることができる。つまり、交流電源Vacの極性に応じて一方のFETを常時オフに制御する構成においても、このオフ状態の一方のFETは内部の寄生ダイオードが導通することによってショート状態となるため、交流電源Vacの極性に応じて一方のFETを常時オンに制御する同期整流の構成と同様にして、スナバ回路7が他方のFETのドレイン−ソース間に等価的に並列に接続されてスナバとして作用する。
また、以上のことから、制御回路8が、FET12とFET14とをそれぞれ力率改善制御によるスイッチング動作(オン・オフ)させることにより、交流電圧Vacの極性によって一方のFETを常時オンまたは常時オフにしなくても、採用するFETの寄生ダイオードのリカバリー時間を利用して、一方のFETの内部の寄生ダイオードが導通することによってショート状態となるため、スナバ回路7が他方のFETのドレイン−ソース間に並列に接続されているのと等価とすることができる。
1 力率改善回路
4 第1のレグ
5 第2のレグ
6 平滑コンデンサ
7 スナバ回路
8 制御回路
11,13 ダイオード(第1,第2の整流素子)
12,14 FET(第1,第2のスイッチ素子)
41 交流電源
A 第1の接続点
B 第2の接続点

Claims (2)

  1. 第1の整流素子および第1のスイッチ素子の直列回路で構成された第1のレグと、
    第2の整流素子および第2のスイッチ素子の直列回路で構成されると共に前記第1のレグに並列接続された第2のレグと、
    前記第1のレグに並列接続された平滑コンデンサと、
    コンデンサのみ、またはコンデンサおよび抵抗の直列回路のみで構成された二端子回路であって、当該二端子回路の一端が、交流電源の一端が第1のインダクタを介して接続される前記第1のレグにおける前記第1の整流素子および前記第1のスイッチ素子の第1の接続点にのみ接続されると共に、当該二端子回路の他端が、当該交流電源の他端が第2のインダクタを介して接続される前記第2のレグにおける前記第2の整流素子および前記第2のスイッチ素子の第2の接続点にのみ接続されたスナバ回路と、
    前記第1のスイッチ素子および前記第2のスイッチ素子に対するオン・オフ制御を実行する制御回路とを備えているブリッジレス力率改善回路。
  2. 前記第1のスイッチ素子および前記第2のスイッチ素子のそれぞれには、他のスナバ回路が並列に接続されていない請求項1記載のブリッジレス力率改善回路。
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