CN109461467A - 门极控制电路 - Google Patents

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Abstract

实施方式提供能够抑制消耗电力的门极控制电路。实施方式的门极控制电路具备控制器、延迟电路、电源电路、升压电路、第1晶体管及控制电路。控制器基于来自外部的控制信号，输出第1及第2控制信号。延迟电路使第1控制信号延迟。电源电路能够基于延迟后的第1控制信号，控制输出的电源电压。升压电路能够将所输入的电压升压并输出。第1晶体管，一端与升压电路的输出节点连接，另一端接地。控制电路能够基于第2控制信号，控制第1晶体管的栅极电压。

Description

门极控制电路
【关联申请】
本申请享受以日本专利申请2017－171468号(申请日：2017年9月6日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
实施方式涉及MOSFET的门极控制电路。
背景技术
已知有能够通过控制被连接在输入输出间的MOSFET，来控制在输入输出间流通的电流的门极控制电路。
发明内容
实施方式提供能够抑制消耗电力的门极控制电路。
实施方式的门极控制电路具备控制器、延迟电路、电源电路、升压电路、第1晶体管及控制电路。控制器基于来自外部的控制信号，输出第1及第2控制信号。延迟电路使第1控制信号延迟。电源电路能够基于延迟后的第1控制信号，控制输出的电源电压。升压电路能够将所输入的电压升压后输出。第1晶体管，一端与升压电路的输出节点连接，另一端接地。控制电路能够基于第2控制信号，控制第1晶体管的栅极电压。
附图说明
图1是表示实施方式的门极控制电路及输出部的构成例的框图。
图2是表示实施方式的门极控制电路所包括的控制器、延迟电路及内部电源电路的电路构成的一例的图。
图3是表示实施方式的门极控制电路的动作例的时序图。
图4是表示实施方式的比较例的门极控制电路及输出部的构成例的框图。
图5是表示实施方式的比较例的门极控制电路的动作例的时序图。
图6是表示实施方式的变形例的门极控制电路所包括的控制器、延迟电路及内部电源电路的电路构成的一例的图。
图7是表示实施方式的变形例的门极控制电路所包括的控制器、延迟电路及内部电源电路的电路构成的一例的图。
图8是表示实施方式的变形例的门极控制电路所包括的延迟电路的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的。另外，在以下的说明中，对于具有大致相同的功能及构成的构成要素附以同一符号，避免重复说明。
[1]实施方式
以下，对实施方式的门极控制电路进行说明。
[1－1]构成
图1表示实施方式的门极控制电路10及输出部20的构成例。如图1所示，门极控制电路10具备控制器11、延迟电路12、内部电源电路13、升压电路14、下拉电阻15、晶体管16及开关控制电路17。
控制器11基于从输入VIN供给的电源电压而动作，能够控制门极控制电路10整体的动作。另外，控制器11能够基于来自例如外部的设备的控制信号CNT，分别生成控制内部电源电路13的控制信号S1、控制升压电路14的控制信号S2及控制开关控制电路17的控制信号S3。
延迟电路12被连接在控制器11与内部电源电路13之间，使由控制器11生成的控制信号S1延迟。并且，延迟电路12将延迟后的控制信号S1输入至内部电源电路13。
内部电源电路13能够对门极控制电路10内供给内部电源电压。具体而言，内部电源电路13能够使用从输入VIN供给的电源电压，生成内部电源电压VREG，并将所生成的电压供给至例如升压电路14及开关控制电路17。另外，内部电源电路13包含VREG控制电路30。VREG控制电路30能够基于通过延迟电路12延迟后的控制信号S1，抑制内部电源电路13的消耗电流。
升压电路14基于控制器11生成的控制信号S2，将内部电源电压VREG作为电源电压而升压，生成升压电压。并且，输出将升压电压加上输入VIN而得到的电压VG。为内部电源电压VREG使由温度、工艺偏差引起的变动减小的电路。通过使内部电源电压VREG为升压电路14的电源电压，升压电压的偏差变小。升压电路14的输出节点与节点ND1连接。
下拉电阻15是为了避免在输出部20成为截止状态时或输入VIN为0V时，节点ND1成为浮动状态而追加的电阻元件，将节点VG的电位下拉。下拉电阻15的一端与节点VG连接，下拉电阻15的另一端接地。下拉电阻15中，在升压电路14动作时始终流通有电流。下拉电阻15通过例如5MΩ左右的较大的电阻构成，以使升压电路14的升压能力的降低减小。
晶体管16是例如NMOS晶体管，能够基于开关控制电路17的控制来控制节点ND1的电压。晶体管16的漏极与节点ND1连接，晶体管16的源极接地，晶体管16的栅极与开关控制电路17连接。
开关控制电路17是通过被供给内部电源电压VREG而动作的逻辑电路。开关控制电路17能够基于由控制器11生成的控制信号S3，控制对晶体管16的栅极施加的电压VSW。
输出部20被连接于输入VIN与输出VOUT之间，包含串联连接的晶体管21及22。晶体管21及22是例如NMOS晶体管，被设为使源极对置的构成(BacktoBack)。这是为了应对输入VIN的电压低于输出VOUT的电压的情况下的逆电流的构成。例如，NMOS晶体管21及22如图1所示，分别包括将源极作为阳极、将漏极作为阴极的内部寄生二极管23及24。在单一的NMOS晶体管中，输入VIN的电压低于输出VOUT的电压的情况下，从NMOS晶体管的源极经由内部寄生二极管而流通逆电流。与此相对，通过设为使2个NMOS晶体管21及22的源极对置的构成，将输出VOUT侧的NMOS晶体管22的漏极与输出VOUT连接。由此，能够形成逆电流不易流通的方向的内部寄生二极管24，因此能够抑制从输出VOUT向输入VIN的电流。NMOS晶体管21及22的栅极与节点ND1连接，基于节点ND1的电压值变化为导通状态或截止状态。即，关于输出部20，通过由门极控制电路10控制对NMOS晶体管21及22的栅极施加的电压VG，能够控制输入VIN与输出VOUT的连接(导通/截止)。另外，在没有逆电流的规定的情况下，实施方式中的输出部20的构成不限定于此，也能够通过单一的NMOS晶体管来设计。在此情况下，NMOS晶体管的漏极与输入VIN连接，NMOS晶体管的源极与输出VOUT连接。
接下来，使用图2对门极控制电路10的详细的电路构成进行说明。图2表示实施方式的门极控制电路10中包括的控制器11、延迟电路12及内部电源电路13的电路构成的一例。如图2所示，控制器11包括变换器INV，延迟电路12包括电阻元件R1及电容元件C1，内部电源电路13还包括电压供给电路31、BGR(BandGapReference)电路32及LDO(LowDropOut)电路33。另外，图2追加表示出连接有输入VIN的电源线40及与GND连接的接地线50。
在控制器11中，变换器INV基于电源线40与接地线50之间的电位差而动作，从外部的设备输入控制信号CNT。并且，变换器INV将所输入的控制信号CNT反转，并将反转后的控制信号CNT作为控制信号S1对延迟电路12输出。
在延迟电路12中，电阻元件R1的一端与变换器INV的输出连接，电阻元件R1的另一端与节点ND2连接。电容元件C1的一端与节点ND2连接，电容元件C1的另一端与接地线50连接。电阻元件R1的电阻值与电容元件C1的电容被设计为，经由延迟电路12所发送的控制信号S1的延迟时间达到所期望的延迟时间。
在内部电源电路13中，电压供给电路31是生成对BGR电路32供给的电压的电路。电压供给电路31包括例如晶体管TR1～TR4、恒流源CC1及电阻元件R2。晶体管TR1及TR2是例如PMOS晶体管，构成能够将流过节点ND3的电流镜像变换到节点ND4的电流反射镜电路。晶体管TR1及TR2的源极与电源线40连接，晶体管TR1及TR2的漏极分别与节点ND3及ND4连接，晶体管TR1的栅极与晶体管TR2的栅极和节点ND3连接。晶体管TR3及TR4是例如NMOS晶体管，通过晶体管TR3的基板偏置效应，决定节点ND4的电压(例如3V)。晶体管TR3的漏极与晶体管TR3的栅极和节点ND4连接。晶体管TR4的漏极与晶体管TR4的栅极和晶体管TR3的源极连接，晶体管TR4的源极与接地线50连接。恒流源CC1连接于晶体管TR5的源极与接地线50之间，将流通的电流调整为一定量。电压供给电路31被设计为，在例如减电压时在晶体管TR2中流通的电流变多，以抑制由基于元件偏差及温度特性等的电流电容不足所引起的动作不良发生。电阻元件R2连接于节点ND4与接地线50之间。电阻元件R2是为了使流过节点ND4的电流中的成为剩余的电流流通而设计的。
VREG控制电路30包括例如晶体管TR5及TR6。晶体管TR5是例如NMOS晶体管，晶体管TR6是例如PMOS晶体管。晶体管TR5的漏极与ND3连接，晶体管5的源极与恒流源CC1连接，晶体管TR5的栅极与节点ND2连接。晶体管TR6的源极与电源线40连接，晶体管TR6的漏极与节点ND3连接，晶体管TR6的栅极与节点ND2连接。
BGR电路32是生成对LDO电路33供给的恒定电压的电路。BGR电路32包括例如恒流源CC2、电阻元件R3～R5、晶体管TR7及TR8以及运算放大器OP1。恒流源CC2连接于节点ND4与节点ND5之间。电阻元件R3连接于节点ND5与节点ND6之间。电阻元件R4连接于节点ND5与节点ND7之间。电阻元件R5的一端与节点ND7连接。晶体管TR7及TR8是例如PNP型双极晶体管。晶体管TR7的发射极与节点ND6连接，晶体管TR7的基极及集电极，与接地线50连接。晶体管TR8的发射极与电阻元件R5的另一端连接，晶体管TR8的基极及集电极与接地线50连接。运算放大器OP1基于节点ND4与接地线50之间的电位差而动作。并且，运算放大器OP1的输出与节点ND5连接并被反馈，节点ND6的电位与节点ND7的电位成为相同电位。BGR电路32将此时的节点ND5的电压设为BGR输出电压(例如1.2V)，并输出至LDO电路33。
LDO电路33是输入输出间必要最低限的电位差较低的线性调节器，以通过BGR电路32生成的恒定电压为基准，输出内部电源电压VREG。LDO电路33包括例如运算放大器OP2、晶体管TR9以及电阻元件R6及R7。运算放大器OP2基于电源线40与接地线50的电位差而动作。并且，运算放大器OP2控制晶体管TR9的栅极电压，以使得从BGR电路输出的参照电压与节点ND8的电压相同。晶体管TR9是例如PMOS晶体管，晶体管TR9的源极与电源线40连接，晶体管TR9的漏极与节点ND9连接。电阻元件R6连接于节点ND8与节点ND9之间，电阻元件R7连接于节点ND8与接地线50之间。
在如以上那样的内部电源电路13的构成中，节点ND9的电压作为内部电源电压VREG，被供给至升压电路14及开关控制电路17。内部电源电路13的消耗电流因为通过BGR电路32和LDO电路33构成而为例如数十μA。
另外，门极控制电路10的电路构成不限定于此。例如，内部电源电路13的电路构成可以是其他的电路构成，只要包括能够基于控制信号CNT控制内部电源电路13的消耗电流的VREG控制电路30即可。
[1－2]动作
图3是表示实施方式的门极控制电路10的动作例的时序图，示出了对晶体管16的栅极施加的电压VSW、内部电源电压VREG、对晶体管21及22的栅极施加的电压VG及门极控制电路10的内部电源启动所必要的消耗电流。该消耗电流中不包括在控制器11、升压电路14及开关控制电路17流过的电流。另外，在以下的说明中，设为，“L”电平相当于PMOS晶体管及NMOS晶体管分别为导通状态及截止状态的电压，“H”电平相当于PMOS晶体管及NMOS晶体管分别为截止状态及导通状态的电压。另外，以下，将门极控制电路10以使电流在输入VIN与输出VOUT间流通的方式控制输出部20的状态称为栅极导通状态，将门极控制电路10以将输入VIN与输出VOUT间的电流路径切断的方式控制输出部20的状态称为栅极截止状态。
如图3所示，在时刻t0，门极控制电路10成为栅极导通状态。具体而言，控制器11基于指示栅极导通状态的控制信号CNT，生成控制信号S1、S2及S3。此时，对于内部电源电路13的VREG控制电路30中所包括的晶体管TR5及TR6的栅极，基于控制信号S1而施加“H”电平的电压，晶体管TR5及TR6分别成为导通状态及截止状态。由此在节点ND3与恒流源CC1间形成电流路径，电压供给电路31、BGR电路32及LDO电路33动作。并且，内部电源电路13将例如3V的内部电源电压VREG供给至升压电路14及开关控制电路17。开关控制电路17基于控制信号S3，将电压VSW设为“L”电平，栅极被施加了“L”电平的电压的晶体管16成为截止状态。升压电路14基于控制信号S2，将使内部电源电压VREG升压而得到的电压施加至晶体管21及22的栅极，在VIN＝5V的情况下，电压VG为例如10V。为了将输出部20的NMOS晶体管设为导通状态，需要例如输入VIN+3V～10V左右的电压VG，该电压基于所选择的NMOS晶体管的特性及输入VIN的值而变化。例如，被施加了10V的电压VG的晶体管21及22成为导通状态，输出部20在输入VIN与输出VOUT间形成电流路径。在该状态下门极控制电路10的内部电源启动所必要的消耗电流，为例如100μA。
在时刻t1，外部的装置使用控制信号CNT，对门极控制电路10指示从栅极导通状态向栅极截止状态的转移。于是，控制器11基于指示栅极截止状态的控制信号CNT，生成控制信号S1、S2及S3。升压电路14基于控制信号S2，使内部电源电压VREG的升压和将升压后的电压对节点ND1的施加停止。开关控制电路17基于控制信号S3，使电压VSW从“L”电平上升为“H”电平。晶体管16在栅极为“H”电平时成为导通状态，在节点ND1与GND间形成电流路径，节点ND1的电压开始下降。此时，通过控制器11所生成的控制信号S1通过延迟电路12而延迟，因此对晶体管TR5及TR6的栅极施加的电压维持“H”电平。
在时刻t2，从时刻t1下降后的电压VG成为例如0V。该时刻t1及t2间的电压VG的下降时间，是基于晶体管21及22的栅极电容和晶体管16的导通电阻的时间常数。即，晶体管21及22的栅极电压的下降时间，基于晶体管21及22的栅极电容和晶体管16的导通电阻。
在时刻t3，控制信号S1相对于内部电源电路13的变化被传递至晶体管TR5及TR6的栅极，对晶体管TR5及TR6的栅极施加的电压从“H”电平变为“L”电平。于是，晶体管TR5及TR6分别成为截止状态及导通状态，节点ND3与恒流源CC1间的电流路径被切断，节点ND3的电位被晶体管TR6固定为“H”电平。由此，晶体管TR1及TR2成为截止状态，电压供给电路31对BGR电路32及LDO电路33的电流的供给被停止。于是，内部电源电压VREG成为例如0V，门极控制电路10的消耗电流成为例如0μA。
另外，在以上的说明中所使用的数值只不过是一例，不限定于此。例如，电压VSW、VREG及VG等的电压值，基于输入VIN、门极控制电路10及输出部20的电路构成、晶体管的特性等而适当变化。
另外，在以上的说明中，对门极控制电路10从栅极导通状态向栅极截止状态转移的情况进行了叙述，但门极控制电路10也能够从栅极截止状态向栅极导通状态转移。在该情况下，控制器11基于控制信号CNT，将晶体管TR5和晶体管TR6的栅极电压设为“H”电平，从而使内部电源电路13重新开始内部电源电压VREG的供给。并且，控制器11使升压电路14输出对输入VIN加上使内部电源电压VREG升压后的电压而得到的电压，使开关控制电路17将电压VSW设为“L”电平而将晶体管16设为截止状态。于是，节点ND1的电压VG成为例如10V，晶体管21及22成为导通状态，在输入VIN与输出VOUT间形成电流路径。
[1－3]实施方式的效果
通过以上说明的实施方式的门极控制电路10，能够抑制栅极截止状态时的消耗电流。以下，对实施方式的门极控制电路10的详细的效果进行说明。
控制MOSFET的栅极电压的门极控制电路的比较例被示于图4。如图4所示，比较例的门极控制电路60的构成，与使用图1说明的实施方式的门极控制电路10的构成中省略了延迟电路12及VREG控制电路30后的构成是同样的。即，在比较例的门极控制电路60中，例如图2所示的内部电源电路13的VREG控制电路30被省略，节点ND3与恒流源CC1间直接连接。该比较例的门极控制电路60中的动作的一例被示于图5。
如图5所示，比较例的门极控制电路60的动作，相对于使用图3说明的实施方式的门极控制电路10的动作，不同点在于电压VREG的波形与门极控制电路10的内部电源启动所必要的消耗电流的波形不同。具体而言，比较例的门极控制电路60，在电压VSW从“L”电平变化为“H”电平后也使内部电源电压VREG维持在例如3V。并且，门极控制电路60的内部电源启动所必要的消耗电流，在时刻t2以后也维持在例如100μA附近。
因此，在实施方式的门极控制电路10中，设置有能够控制内部电源电路13的导通/截止的VREG控制电路30及使对于VREG控制电路30的控制信号S1延迟的延迟电路12。并且，实施方式的门极控制电路10中，构成为，延迟电路12的延迟时间比从外部的装置对控制器11指示了从栅极导通状态向栅极截止状态转移后、晶体管21及22的栅极电压VG从例如内部电源电压VREG一直下降到接地电压为止的时间更长。换言之，在实施方式的门极控制电路10中，延迟电路12的延迟时间被设计为，对栅极电压VG、基于晶体管21及22的栅极电容和晶体管16的导通电阻的时间常数加上余量而得到的时间。
并且，VREG控制电路30基于通过延迟电路12延迟后的控制信号S1，使对内部电源电路13的电压供给电路31、BGR电路32及LDO电路33供给的电流停止。即，在实施方式中延迟电路12及VREG控制电路30能够在晶体管21及22的栅极电压VG下降到例如接地电压后，使内部电源电路13的动作停止。
这样，实施方式的门极控制电路10，能够在输出部20的晶体管21及22成为截止状态后，抑制内部电源电路13的消耗电流。因此，实施方式的门极控制电路10能够抑制栅极截止状态下的门极控制电路10的消耗电力。
[2]变形例等
实施方式的门极控制电路10具备控制器、延迟电路、电源电路、升压电路、第1晶体管及控制电路。控制器基于来自外部的控制信号，输出第1及第2控制信号。延迟电路使第1控制信号延迟。电源电路能够基于延迟后的第1控制信号，控制输出的电源电压。升压电路能够将被输入的电压升压后输出至第1节点。第1晶体管为，一端与上述第1节点连接，另一端接地。控制电路能够基于第2控制信号，控制第1晶体管的栅极电压。由此，能够提供能够抑制消耗电力的门极控制电路。
另外，在上述实施方式中，以门极控制电路10和输出部20分别构成的情况为例进行了说明，但不限定于此。例如，门极控制电路10与输出部20也可以构成为1个模块。在该情况下，门极控制电路10与输出部20组合而成的模块被称为例如负载开关。
另外，在上述实施方式中，延迟电路12的延迟时间，通过调整例如构成延迟电路12的电阻元件R1的电阻值和电容元件C1的电容而设定。生成所期望的延迟时间的延迟电路12的构成不限定于此，延迟电路12的构成也可以是例如图6及图7所示那样的构成。图6及图7表示实施方式的变形例的门极控制电路10中包括的控制器11、延迟电路12及内部电源电路13的电路构成的一例，相对于在实施方式中使用图2说明的构成，不同点在于延迟电路12的电路构成。
图6所示的变形例中的延迟电路12，包括变换器组件DEL。变换器组件DEL通过例如串联连接的4个变换器而构成。变换器组件DEL中所包括的变换器，基于电源线40与接地线50的电位差而动作，从控制器11输出的控制信号S1被输入至变换器组件DEL的输入。并且，变换器组件DEL将通过使控制信号S1反转四次而延迟的控制信号S1输出至VREG控制电路30。另外，变换器组件DEL包括的变换器INV的个数不限定于此，变换器组件DEL只要通过串联连接的偶数个变换器构成即可。
图7所示的变形例中的延迟电路12，包括D型触发电路DFF。D型触发电路DFF的时钟，被输入未图示的振荡电路的时钟信号CLK，复位端RST，被输入控制信号S1，输入D与输出QB连接，输出Q与节点ND2连接。例如，D型触发电路DFF，在控制信号S1从“H”电平向“L”电平移转时开始时钟信号CLK的计数，在计数时钟信号CLK后将输出Q设为“H”电平。即，D型触发电路DFF的输出Q与延迟后的控制信号S1的输出对应。在这样的延迟电路12中，同时钟信号CLK的脉冲宽度与计数次数之积对应的时间成为延迟时间。另外，在使计数次数增加的情况下，如图8所示那样D型触发电路DFF串联连接有多个。图8示出了在延迟电路12中串联连接了3个D型触发电路的情况的一例。
如图8所示那样串联连接了D型触发电路DFF1～DFF3的情况下，延迟电路12还包括NAND电路AD及变换器INV。触发电路DFF1的输出QB被输入至NAND电路AD的第1输入端子，NAND电路AD的输出被输入至变换器INV。变换器INV的输出被输入至触发电路DFF1的输入D。对触发电路DFF2的时钟输入触发电路DFF1的输出QB，触发电路DFF3的时钟上连接触发电路DFF2的输出QB。触发电路DFF3的输出Q与延迟电路12的输出对应，并且被输入至NAND电路AD的第2输入端子。关于其他的连接关系，与如图7所示的D型触发电路DFF是同样的。在这种电路构成中，延迟电路12的计数次数为8次(2的3次方)。例如，在延迟电路12中，在使振荡电路的频率为50kHz、并将6个D型触发电路DFF直接连接而使计数次数为64(2的6次方)时，时钟信号CLK的脉冲宽度为10us，其延迟时间为10us×64＝640us。如以上那样，在实施方式中，延迟电路12能够应用各种各样的构成的电路。
另外，在上述实施方式中，假定各电路中的晶体管为NMOS晶体管或PMOS晶体管进行了说明，但不限定于此。例如，晶体管16能够由PMOS晶体管构成。在该情况下，开关控制电路17的动作为，使用图3说明的动作中电压VSW反转后的动作。
另外，在本说明书中，所谓的“连接”，表示电气上的连接，不排除例如中间夹着别的元件的情况。另外，在本说明书中，所谓的“切断”，表示该开关为断开状态，不排除例如晶体管的漏电流那样的微小的电流流通的情况。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，意图不是限定发明的范围。这些新的实施方式，能够以其他各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形，包含于发明的范围及主旨中，并且包含于权利要求书所记载的发明及其等同的范围中。

Claims (7)

1.一种门极控制电路，具备：
控制器，基于来自外部的控制信号，输出第1及第2控制信号；
延迟电路，使上述第1控制信号延迟；
电源电路，能够根据来自外部的输入电压，生成电源电压，并基于延迟后的上述第1控制信号，控制输出的上述电源电压；
升压电路，能够将所输入的电压升压并输出；
第1晶体管，一端与上述升压电路的输出节点连接，另一端接地；以及
控制电路，能够基于上述第2控制信号，控制上述第1晶体管的栅极电压。
2.根据权利要求1所述的门极控制电路，其中，
上述控制电路基于上述第2控制信号使上述第1晶体管的栅极电压从第1逻辑电平变化为第2逻辑电平时，上述输出节点的电压从第1电压下降，在上述输出节点的电压下降到第2电压后，上述电源电路基于延迟后的上述第1控制信号，抑制上述电源电压的输出。
3.根据权利要求1或2所述的门极控制电路，其中，
上述升压电路升压的电压是上述输入电压。
4.根据权利要求1或2所述的门极控制电路，其中，
上述第1晶体管是NMOS晶体管。
5.根据权利要求1或2所述的门极控制电路，其中，
上述延迟电路通过电阻元件及电容元件构成。
6.根据权利要求1或2所述的门极控制电路，其中，
上述延迟电路通过串联连接的偶数个变换器构成。
7.根据权利要求1或2所述的门极控制电路，其中，
上述延迟电路通过D型触发电路构成。
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