CN109314115A - 具有屏蔽层的三维存储器件及其形成方法 - Google Patents

具有屏蔽层的三维存储器件及其形成方法 Download PDF

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Abstract

公开了具有屏蔽层的三维(3D)存储器件以及用于形成所述3D存储器件的方法的实施例。在示例中，一种3D存储器件包括：衬底、设置在所述衬底上的外围器件、设置在所述外围器件上方的半导体层、均在所述半导体层上竖直延伸的多个存储器串、以及设置在所述外围器件和所述半导体层之间的屏蔽层。所述屏蔽层包括被配置为在所述3D存储器件的操作期间接收接地电压的导电区。

Description

具有屏蔽层的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性，而且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元的密度限制。3D存储器架构包括存储器阵列以及用于控制到和来自存储器阵列的信号的外围器件。
发明内容
文中公开了具有屏蔽层的3D存储器件及其制造方法的实施例。
在一个示例中，3D存储器件包括：衬底、设置在所述衬底上的外围器件、设置在所述外围器件上方的半导体层、均在所述半导体层上竖直延伸的多个存储器串、以及设置在所述外围器件和所述半导体层之间的屏蔽层。所述屏蔽层包括被配置为在所述3D存储器件的操作期间接收接地电压的导电区。
在另一个示例中，3D存储器件包括：衬底、均在所述衬底上竖直延伸的多个存储器串、设置在所述多个存储器串上方的半导体层、设置在所述半导体层上的外围器件、以及设置在所述多个存储器串和所述半导体层之间的屏蔽层。所述屏蔽层包括被配置为在所述3D存储器件的操作期间接收接地电压的导电区。
在不同的示例中，公开了用于形成3D存储器件的方法。在衬底上形成外围器件。在外围器件上方形成包括第一多个互连的第一互连层。在所述第一互连层上方形成包括导电区的屏蔽层。在所述屏蔽层上方形成包括第二多个互连的第二互连层。所述屏蔽层的导电区覆盖所述第一互连层中的第一多个互连以及所述第二互连层中的第二多个互连的区域。形成多个存储器串，每个存储器串在所述第二互连层上方竖直延伸。
在另一示例中，公开了用于形成3D存储器件的方法。形成多个存储器串，每个存储器串在衬底上竖直延伸。在所述多个存储器串上方形成包括第一多个互连的第一互连层。在所述第一互连层上方形成包括导电区的屏蔽层。在所述屏蔽层上方形成包括第二多个互连的第二互连层。所述屏蔽层的导电区覆盖所述第一互连层中的第一多个互连以及所述第二互连层中的第二多个互连的区域。在所述第二互连层上方形成外围器件。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例的具有屏蔽层的示例性3D存储器件的截面图。
图1B示出了根据一些实施例的具有屏蔽层的另一示例性3D存储器件的截面图。
图2示出了根据一些实施例的示例性屏蔽层的平面图。
图3A示出了根据一些实施例的屏蔽层的示例性布局。
图3B示出了根据一些实施例的屏蔽层的另一示例性布局。
图4A-图4H示出了根据一些实施例的用于形成具有屏蔽层的示例性3D存储器件的制造过程。
图5是根据一些实施例的用于形成具有屏蔽层的示例性3D存储器件的方法的流程图。
图6A-图6G示出了根据一些实施例的用于形成具有屏蔽层的另一示例性3D存储器件的制造过程。
图7是根据一些实施例的用于形成具有屏蔽层的另一示例性3D存储器件的方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在一些3D存储器件中，外围电路和存储器阵列是堆叠的，以节省晶圆面积并提高存储单元密度。堆叠存储器件架构往往需要额外的金属布线，其可能带来额外的电容和电阻。随后，在噪声系数增大时，信号在传输期间可能发生畸变，并因此不能保持信号完整性。此外，外围电路和存储器阵列之间的耦合效应变为严重问题，因为与在非堆叠架构中相比，在堆叠存储器件架构中，它们的金属互连要接近得多，由此在存储器操作期间使信号失真恶化。
根据本公开的各种实施例提供了在堆叠外围电路和存储器阵列之间具有屏蔽层的3D存储器件，并且在存储器操作期间，接地电压被施加到所述屏蔽层上。施加至屏蔽层中的导电材料(例如，金属、金属合金、金属硅化物和/或掺杂半导体)的接地电压可以屏蔽金属互连或者任何其它电路段之间的电能转移，并且因而在3D存储器件的操作期间减少乃至避免在3D存储器件中的堆叠外围电路和存储器阵列之间的耦合效应。
图1A示出了根据本公开的一些实施例的具有屏蔽层102的示例性3D存储器件100的截面图。3D存储器件100代表单片3D存储器件的示例。术语“单片”是指3D存储器件100的部件形成在单个衬底上。3D存储器件100可以包括衬底104，衬底104可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当材料。
3D存储器件100可以包括衬底104上的外围器件。外围器件可以形成在衬底104“上”，其中，外围器件的全部或部分形成在衬底104中(例如，低于衬底104的顶表面)和/或直接形成在衬底104上。外围器件可以包括形成于衬底104上的多个晶体管106。隔离区108和掺杂区(例如，晶体管106的源极区和漏极区)也可以形成在衬底104中。
在一些实施例中，外围器件可以包括用于促进3D存储器件100的操作的任何适当数字、模拟和/或混合信号外围电路。例如，外围器件可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考、或者电路中的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术(又称为“CMOS芯片”)将外围器件形成在衬底104上。
3D存储器件100可以包括处于晶体管106上方的互连层110(文中称为“外围互连层”)，以传递到和来自晶体管106的电信号。外围互连层110可以包括多个互连(文中又称为“触点”)，多个互连包括横向互连线112和竖直互连接入(通孔)触点114。如文中使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中间工序(MEOL)互连和后段工序(BEOL)互连。外围互连层110可以进一步包括一个或多个层间电介质(ILD)层(又称为“金属间电介质(IMD)层”)，可以在所述ILD层中形成互连线112和通孔触点114。也就是说，外围互连层110可以包括处于多个ILD层中的互连线112和通孔触点114。外围互连层110中的互连线112和通孔触点114可以包括导体材料，所述导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层110中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
3D存储器件100可以包括处于外围器件上方的存储器阵列器件。应当指出，x和y轴被添加至图1A，以进一步示出3D存储器件100中的部件的空间关系。衬底104包括沿x方向(横向或者宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用，半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”还是“下方”是当衬底在y方向(竖直方向或厚度方向)上被定位在半导体器件的最低平面中时，沿y方向相对于半导体器件的衬底(例如，衬底104)确定的。在本公开中将通篇采用相同的概念来描述空间关系。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中存储单元被提供为NAND存储器串116的阵列的形式，每个NAND存储器串116在设置于外围器件(例如，晶体管106)上方的半导体层118上竖直延伸。半导体层118可以包括通过例如物理气相沉积(PVD)、化学气相沉积(CVD)或者原子层沉积(ALD)沉积的多晶硅或非晶硅。可以对半导体层118进行掺杂以形成掺杂区，在掺杂区中可以形成NAND存储器串116的源极区。应当理解，在图1A中，由于3D存储器件100是存储器阵列器件设置于外围器件上方的单片式3D存储器件，因而NAND存储器串116直接形成在沉积的半导体层118上，而不是在衬底104(例如，单晶硅)上。
存储器阵列器件可以包括NAND存储器串116，其竖直延伸通过多个对，每一对包括导体层120和电介质层122(本文中被称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中又称为“交替导体/电介质堆叠层”124。交替导体/电介质堆叠层124可以形成在半导体层118上。交替导体/电介质堆叠层124中的导体层120和电介质层122沿竖直方向交替。换言之，除了在交替导体/电介质堆叠层顶部和底部的层之外，每个导体层120可以在两侧上邻接两个电介质层122，并且每个电介质层122可以在两侧上邻接两个导体层120。导体层120可以均具有相同厚度或不同厚度。类似地，电介质层112可以均具有相同厚度或者不同厚度。导体层120可以包括导体材料，所述导体材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层122可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。
如图1A所示，每个NAND存储器串116可以包括半导体沟道126和电介质层128(又称为“存储器膜”)。在一些实施例中，半导体沟道126包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，电介质层128是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合层。每个NAND存储器串116可以具有圆柱形形状(例如，柱形形状)。根据一些实施例，半导体沟道126、隧穿层、存储层和阻挡层按此顺序沿从柱的中间向柱的外表面的方向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)或者二氧化铪(HfO2)或者氧化钽(Ta2O5)层等。
在一些实施例中，存储器阵列器件进一步包括竖直延伸通过交替导体/电介质堆叠层124的栅缝隙(GLS)130。GLS 130可以用于通过栅极替换工艺形成交替导体/电介质堆叠层124中的导体/电介质层对。在一些实施例中，首先利用诸如氧化硅、氮化硅或其任何组合的电介质材料填充GLS 130以用于将NAND存储器串阵列分成不同的区(例如，存储器指和/或存储器块)。之后，利用诸如W、Co、多晶硅或其任何组合的导电和/或半导体材料填充GLS 130以用于对阵列公共源极(ACS)进行电控制。
在一些实施例中，存储器阵列器件进一步包括处于交替导体/电介质堆叠层124的阶梯结构区中的字线通孔触点132。字线通孔触点132可以在电介质层内竖直延伸。每个字线通孔触点132可以使其下端与交替导体/电介质堆叠层124中的对应导体层120接触，从而对存储器阵列器件的对应字线进行单独寻址。如文中所使用的，部件(例如，字线通孔触点132)的“上端”是在y方向上离衬底104较远的端部，并且部件的“下端”是在y方向上离衬底104较近的端部。字线通孔触点132可以是利用导体(例如，W)填充的接触孔和/或接触沟槽。在一些实施例中，除了导体之外，还利用阻挡层、粘合胶层和/或晶种层填充接触孔和/或接触沟槽。
与外围器件类似，3D存储器件100的存储器阵列器件还可以包括用于向和从NAND存储器串116传递电信号的互连层。如图1A所示，3D存储器件100可以包括处于NAND存储器串116和半导体层118下方的互连层134(文中称为“下阵列互连层”)以及处于NAND存储器串116和半导体层118上方的互连层136(文中称为“上阵列互连层”)。
上阵列互连层136可以形成在交替导体/电介质堆叠层124上方，并且包括多个互连，所述多个互连包括处于一个或多个ILD层中的互连线138和通孔触点140。在一些实施例中，上阵列互连层136中的互连包括位线和位线触点，它们每者与对应NAND存储器串116的上端接触，从而对对应NAND存储器串116进行单独寻址。在一些实施例中，上阵列互连层136中的互连还包括与NAND存储器串116的阵列公共源极接触的源极线。在一些实施例中，上阵列互连层136进一步包括能够在3D存储器件100和外围电路之间传递电信号的任何其它适当BEOL互连。上阵列互连层136中的互连线138和通孔触点140可以包括导体材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。上阵列互连层136中的ILD层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
下阵列互连层134可以包括多个互连，所述多个互连包括处于一个或多个ILD层中的互连线142和通孔触点144。在一些实施例中，下阵列互连层134中的互连包括通孔触点144，通孔触点144均与对应NAND存储器串116的下端接触并且竖直延伸通过半导体层118。在一些实施例中，下阵列互连层134中的互连用于存储器阵列器件的背面金属布线。
在一些实施例中，存储器阵列器件进一步包括竖直延伸通过交替导体/电介质堆叠层124和半导体层118的一个或多个贯穿阵列触点(TAC)146。TAC 146的上端可以接触上阵列互连层136中的互连，并且TAC 146的下端可以接触下阵列互连层134中的另一互连。因而，TAC 146能够在外围互连层110和上阵列互连层136之间进行电连接，并将电信号从外围器件传送至存储器阵列器件的BEOL互连。
在3D存储器件100的操作期间(在3D存储器件100在使用中时，例如，执行单元读、写/编程、擦除、设置、升压等)时，外围互连层110和下阵列互连层134中的互连之间的耦合效应能够引起信号失真。为了解决该问题，如图1A所示，3D存储器件100包括处于晶体管106和半导体层118之间的屏蔽层102。在一些实施例中，屏蔽层102形成在外围互连层110和下阵列互连层134之间，以在3D存储器件100的操作期间降低相邻互连层中的互连之间的耦合效应。如图1A所示，外围互连层110设置在晶体管106和屏蔽层102之间，并且下阵列互连层134设置在NAND存储器串116和屏蔽层102之间。
屏蔽层102可以包括一个或多个导电区148以及一个或多个隔离区150。导电区148可以包括导电材料，该导电材料的电导率高于诸如非掺杂硅(例如，非晶硅、单晶硅或多晶硅)的非掺杂半导体材料的电导率。在一些实施例中，导电区148在大约20℃下具有至少大约1×104S/m的电导率，例如，在20℃下至少1×104S/m。在一些实施例中，导电区148在大约20℃下具有处于大约1×104S/m到大约1×108S/m之间的电导率，例如，在20℃下为1×104S/m到1×108S/m之间(例如，在20℃下，1×104S/m、1×105S/m、5×105S/m、1×106S/m、2×106S/m、3×106S/m、4×106S/m、5×106S/m、6×106S/m、7×106S/m、8×106S/m、9×106S/m、1×107S/m、2×107S/m、3×107S/m、4×107S/m、5×107S/m、6×107S/m、7×107S/m、8×107S/m、9×107S/m、1×108S/m、所述下端与这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所定义的任何范围)。导电区148中的导电材料可以包括但不限于金属、金属合金、金属硅化物和掺杂半导体。在一些实施例中，导电区148包括一种或多种金属，例如W、Cu、Co、Al、镍(Ni)和钛(Ti)。导电区148还可以包括任何其它适当金属，例如银(Ag)、金(Au)、铂(Pt)、钌(Ru)等。在一些实施例中，导电区148包括一种或多种金属合金，这些金属合金中的每者是Cu、Co、Ni、Ti和W中的至少两种的合金(例如，TiNi合金或者TiNi合金与TiW合金的组合)，或者是例如Ag、Al、Au、Pt、铁(Fe)、铬(Cr)等构成的任何其它适当金属合金。在一些实施例中，导电区148包括一种或多种金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛和硅化钨。导电区148还可以包括任何其它适当金属硅化物，例如硅化银、硅化铝、硅化金、硅化铂等。在一些实施例中，导电区148包括利用某一浓度的掺杂剂掺杂的半导体材料，以使得导电区148的电导率提高到上文描述的范围内。
在一些实施例中，屏蔽层102具有处于大约1nm和大约1μm之间的厚度，例如，所述厚度处于1nm和1μm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、所述下端与这些值中的任何值所界定的任何范围、或者这些值中的任何两个值所定义的任何范围)。在一些实施例中，屏蔽层102具有处于大约1μm和大约20μm之间的厚度，例如，所述厚度处于1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、所述下端与这些值中的任何值所界定的任何范围、或者这些值中的任何两个值所定义的任何范围)。在一些实施例中，屏蔽层102是具有多个膜(例如，一个或多个导电膜和电介质膜)的复合层。上文描述的厚度范围可以指复合屏蔽层的总厚度或者复合屏蔽层中的(多个)导电膜的厚度。
屏蔽层102可以被图案化，以形成具有采用不同布置的不同数量的导电区148和隔离区150的任何适当布局。如图1A所示，为了将处于3D存储器件100的不同平面上的堆叠存储器阵列器件(例如，NAND存储器串116)和外围器件(例如，晶体管106)电连接，在外围互连层110与阵列互连层134、136之间形成互连。结果，3D存储器件100可以包括竖直延伸通过屏蔽层102的通孔触点152。通孔触点152可以与外围互连层110中的互连和下阵列互连层134中的互连接触。通孔触点152还可以与外围互连层110中的互连以及TAC 146接触，以与上阵列互连层136中的互连进行电连接。
在一些实施例中，隔离区150延伸跨过屏蔽层102的整个厚度，以使导电区148与通孔触点152电隔离。隔离区150可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、任何其它适当电介质材料或其任何组合。可以使用图案化工艺(例如，光刻和干法/湿法刻蚀)对屏蔽层102中的隔离区150进行图案化。之后，可以在经图案化的区中通过对电介质材料的热生长和/或薄膜沉积而形成隔离区150。
例如，图2示出了根据一些实施例的示例性屏蔽层202的平面图。如图2中所示，屏蔽层202包括导电区204和隔离区206，所述隔离区用于使导电区204与延伸通过屏蔽层202的通孔触点208电隔离。除了被隔离区206和通孔触点208占据的区域以外，导电区204可以覆盖衬底200的基本上全部区域。
除了容纳穿过屏蔽层102的通孔触点152之外，屏蔽层102的布局可以相对于其覆盖的区域而发生变化。例如，图3A-图3B示出了根据各种实施例的屏蔽层302和310的示例性布局。如图3A所示，相邻互连层中的互连306和308在竖直方向上被屏蔽层302分隔开。不管互连306和308的布局如何，屏蔽层302的导电区304覆盖衬底300的基本上全部区域(除了被隔离区和通孔触点占据的区域之外，未示出)。如图3B中所示，屏蔽层310的导电区312不再覆盖衬底300的基本上全部区域，而是覆盖相邻互连层(例如，图1A中的外围互连层110和下阵列互连层134)中的互连306和互连308的被屏蔽层310分隔开的区域。应当理解，屏蔽层的布局不限于上文示出的示例，并且在不同的实施例中可以发生变化，只要屏蔽层的导电区至少覆盖相邻互连层中的互连的由屏蔽层隔开的区域即可。
返回参考图1A，屏蔽层102的导电区148被配置为在3D存储器件100的操作期间接收接地电压。导电区148可以在3D存储器件100的操作期间电连接至电压源154(或地)。在一些实施例中，接地电压处于大约0.1V到大约50V之间，例如处于0.1V到50V之间(例如，0.1V、0.2V、0.3V、0.4V、0.5V、0.6V、0.7V、0.8V、0.9V、1V、2V、3V、4V、5V、6V、7V、8V、9V、10V、15V、20V、25V、30V、35V、40V、45V、50V、所述下端与这些值中的任何值所界定的任何范围、或者这些值中的任何两个值所定义的任何范围)。应当理解，可以基于屏蔽层102的各种属性(例如厚度和电导率)来调整接地电压。在3D存储器件100的操作期间，施加至屏蔽层102的导电区148的接地电压能够降低(或者避免)在外围互连层110和下阵列互连层134中的互连之间的耦合效应。
图1B示出了根据本公开的一些实施例的具有屏蔽层103的另一示例性3D存储器件101的截面图。与上文在图1A中所述的3D存储器件100类似，3D存储器件101代表其中外围器件和存储器阵列器件被堆叠并且由屏蔽层103分隔开的单片式3D存储器件的示例。不同于上文在图1A中所述的其中外围器件处于存储器阵列器件下方的3D存储器件100，图1B中的3D存储器件101包括设置在存储器阵列器件上方的外围器件。应当理解，下文可能不再重复3D存储器件100和3D存储器件101这两者中的类似结构的细节(例如，材料、制造工艺、功能等)。
3D存储器件101可以包括处于衬底105上的存储器阵列器件。在一些实施例中，NAND存储器串107的阵列均竖直延伸通过衬底105上的交替导体/电介质堆叠层109。交替导体/电介质堆叠层109可以包括多个对，每一对包括导体层111和电介质层113。如图1B所示，每个NAND存储器串107可以包括半导体沟道115和电介质层117(又称为“存储器膜”)。
在一些实施例中，存储器阵列器件进一步包括竖直延伸通过交替导体/电介质堆叠层109的GLS 119。GLS 119可以用于通过栅极替换工艺形成交替导体/电介质堆叠层109中的导体/电介质层对。在一些实施例中，首先利用诸如氧化硅、氮化硅或其任何组合的电介质材料填充GLS 119，以用于将NAND存储器串阵列分成不同的区(例如，存储器指和/或存储器块)。在一些实施例中，存储器阵列器件进一步包括处于交替导体/电介质堆叠层109的阶梯结构区中的字线通孔触点121。字线通孔触点121可以在电介质层内竖直延伸。每个字线通孔触点121可以使其下端与交替导体/电介质堆叠层109中的对应导体层111接触，以对存储器阵列器件的对应字线进行单独寻址。
3D存储器件101可以包括处于NAND存储器串107上方的互连层123(文中称为“阵列互连层”)，以向和从NAND存储器串107传递电信号。阵列互连层123可以包括多个互连，所述多个互连包括互连线125和通孔触点127。在一些实施例中，阵列互连层123中的互连包括位线和位线触点，每个位线触点与对应NAND存储器串107的上端接触，以对对应的NAND存储器串107进行单独寻址。在一些实施例中，阵列互连层123中的互连还包括与NAND存储器串107的阵列公共源极接触的源极线。在一些实施例中，阵列互连层123进一步包括能够在堆叠存储器阵列器件和外围器件之间传递电信号的任何其它适当BEOL互连。
3D存储器件101可以包括形成于设置在存储器阵列器件(例如，NAND存储器串107)上方的半导体层129上的外围器件。半导体层129可以包括多晶硅或非晶硅。应当理解，在图1B中，由于3D存储器件101是其中外围器件设置在存储器阵列器件上方的单片式3D存储器件，因而外围器件(例如，晶体管131)直接形成在沉积的半导体层129上，而不是在衬底105(例如，单晶硅)上。隔离区133和掺杂区(例如，晶体管131的源极区和漏极区)也可以形成在半导体层129中。在一些实施例中，外围器件可以包括用于促进3D存储器件101的操作的任何适当数字、模拟和/或混合信号外围电路。
与存储器阵列器件类似，3D存储器件101的外围器件还可以包括用于向和从晶体管131传递电信号的互连层。如图1B所示，3D存储器件101可以包括处于晶体管131和半导体层129下方的互连层135(文中称为“下外围互连层”)以及处于晶体管131和半导体层129上方的互连层137(文中称为“上外围互连层”)。
上外围互连层137可以形成在晶体管131上方，并且包括多个互连，所述多个互连包括处于一个或多个ILD层中的互连线139和通孔触点141。在一些实施例中，上外围互连层137包括能够在3D存储器件101和外围电路之间传递电信号的任何适当BEOL互连。下外围互连层135可以包括多个互连，所述多个互连包括处于一个或多个ILD层中的互连线143和通孔触点145。在一些实施例中，下外围互连层135中的互连包括竖直延伸通过半导体层129的通孔触点145。在一些实施例中，下外围互连层135中的互连用于外围器件(例如，晶体管131)的背面金属布线。
在3D存储器件101的操作期间(在3D存储器件101在使用中时，例如，在执行单元读、写/编程、擦除、设置、升压等时)，在阵列互连层123和下外围互连层135中的互连之间的耦合效应能够引起信号失真。为了解决该问题，如图1B所示，3D存储器件101包括处于NAND存储器串107和半导体层129之间的屏蔽层103。在一些实施例中，屏蔽层103形成在阵列互连层123与下外围互连层135之间，以减小在3D存储器件101的操作期间在相邻互连层中的互连之间的耦合效应。如图1B所示，阵列互连层123设置在NAND存储器串107和屏蔽层103之间，并且下外围互连层135设置在晶体管131和屏蔽层103之间。
屏蔽层103可以包括一个或多个导电区147以及一个或多个隔离区149。屏蔽层103可以被图案化，以形成具有采用不同布置的不同数量的导电区147和隔离区149的任何适当布局。如图1B所示，为了将处于3D存储器件101的不同平面上的堆叠存储器阵列器件(例如，NAND存储器串107)和外围器件(例如，晶体管131)电连接，在阵列互连层123与外围互连层135和137之间形成互连。结果，3D存储器件101可以包括竖直延伸通过屏蔽层103的通孔触点151。通孔触点151可以与阵列互连层123中的互连以及下外围互连层135中的互连接触。在一些实施例中，隔离区149延伸跨过屏蔽层103的整个厚度，以使导电区147和通孔触点151电隔离。
在一些实施例中，屏蔽层103的导电区147被配置为在3D存储器件101的操作期间接收接地电压。导电区147可以在3D存储器件101的操作期间电连接至电压源153(或地)。应当理解，可以基于屏蔽层103的各种属性(例如，厚度和电导率)来调整接地电压。在3D存储器件101的操作期间，施加至屏蔽层103的导电区147的接地电压能够减小(或者避免)在阵列互连层123和下外围互连层135中的互连之间的耦合效应。应当理解，屏蔽层103(及其导电区147和隔离区149)的其它属性可以与上文联系图1A、图2以及图3A-图3B中的屏蔽层102所述的那些属性类似。
图4A-图4H示出了根据本公开的一些实施例的用于形成具有屏蔽层的示例性3D存储器件的制造过程。图5是根据一些实施例的用于形成具有屏蔽层的示例性3D存储器件的方法500的流程图。图4A-图4H以及图5中所示的3D存储器件的示例包括图1A中所示的3D存储器件100。将一起描述图4A-图4H以及图5。应当理解，方法500中所示的操作不是穷举的，并且也可以在所示操作中的任何操作之前、之后或者之间执行其它操作。此外，所述操作中的一些可以是同时执行的，或者可以是按照与图5所示的顺序不同的顺序执行的。
参考图5，方法500开始于操作502，其中，在衬底上形成外围器件。衬底可以是硅衬底。如图4A所示，在硅衬底402上形成外围器件。外围器件可以包括形成于硅衬底402上的多个晶体管404。晶体管404可以是通过多种工艺形成的，所述工艺包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)以及任何其它适当工艺。在一些实施例中，掺杂区形成在硅衬底402中，其起着例如晶体管404的源极区和/或漏极区的作用。在一些实施例中，还通过湿法/干法刻蚀以及薄膜沉积在硅衬底402中形成隔离区406(例如，浅沟槽隔离(STI))。
方法500进行至操作504，如图5所示，其中，在外围器件上方形成第一互连层(例如，外围互连层)。第一互连层可以包括处于一个或多个ILD层中的第一多个互连。如图4B所示，外围互连层408可以形成在硅衬底402上以及晶体管404上方。外围互连层408可以包括互连，所述互连包括处于多个ILD层中的MEOL和/或BEOL的互连线410和通孔触点412，以与外围器件(例如，晶体管404)进行电连接。
在一些实施例中，外围互连层408包括通过多种工艺形成的多个ILD层以及位于其中的互连。例如，互连线410和通孔触点412可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用于形成互连线410和通孔触点412的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或者任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。图4B中所示的ILD层和互连可以被统称为“互连层”(例如，外围互连层408)。
方法500进行至操作506，如图5所示，其中，在第一互连层(例如，外围互连层)上方形成屏蔽层。操作506可以包括在第一互连层上方形成导电区和隔离区。导电区可以覆盖第一互连层中的互连的区域。在一些实施例中，屏蔽层的导电区基本上覆盖衬底的区域。方法500可以进一步包括用于形成竖直延伸通过屏蔽层并与第一互连层中的互连接触的触点(例如，通孔触点)的额外操作。可以通过隔离区使所述触点与屏蔽层中的导电区电隔离。
如图4C所示，导电膜414可以形成在外围互连层408的顶表面上。导电膜414中的导电材料可以包括但不限于金属、金属合金、金属硅化物和掺杂半导体。在一些实施例中，导电膜414包括一种或多种金属，例如Cu、Co、Ni、Ti、W或者任何其它适当金属。在一些实施例中，导电膜414包括一种或多种金属合金，它们中的每者是Cu、Co、Ni、Ti、W中的至少两种的合金(例如，TiNi合金或者TiNi合金与TiW合金的组合)、或者任何其它适当金属合金。在一些实施例中，导电膜414包括一种或多种金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛、硅化钨或者任何其它适当金属硅化物。在一些实施例中，导电膜414包括一种或多种掺杂半导体，例如，掺杂多晶硅、掺杂非晶硅或者任何其它适当掺杂半导体。
导电膜414可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。取决于导电膜414中的导电材料，导电膜414的沉积可以包含多种工艺。在一些实施例中，金属硅化物导电膜的沉积包含硅膜的沉积、金属膜的沉积以及通过热处理(例如，退火、烧结或任何其它适当工艺)对硅膜和金属膜的硅化。在一些实施例中，掺杂半导体导电膜的沉积包含半导体膜的沉积以及通过离子注入和/或热扩散利用掺杂剂对半导体膜进行掺杂。
在一些实施例中，沉积的导电膜414具有处于大约1nm到大约1μm之间的厚度，例如，所述厚度处于1nm到1μm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、250nm、300nm、350nm、400nm、450nm、500nm、550nm、600nm、650nm、700nm、750nm、800nm、850nm、900nm、950nm、1μm、所述下端与这些值中的任何值所界定的任何范围、或者这些值中的任何两个值所定义的任何范围)。在一些实施例中，沉积的导电膜414具有处于大约1μm到大约20μm之间的厚度，例如，所述厚度处于1μm到大约20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm、13μm、14μm、15μm、16μm、17μm、18μm、19μm、20μm、所述下端与这些值中的任何值所界定的任何范围、或者这些值中的任何两个值所定义的任何范围)。
如图4C所示，电介质膜416可以形成在导电膜414上。电介质膜416可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。电介质膜416可以是通过热生长和/或一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图4D所示，导电膜414可以被图案化，以形成具有导电区420以及一个或多个隔离区422的屏蔽层418。在一些实施例中，导电膜414被图案化以形成隔离区422，并且导电膜414中的剩余导电材料变为导电区420。导电区420和隔离区422在本文中可以被统称为屏蔽层418。隔离区422可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、任何其它适当电介质材料或其任何组合。可以使用图案化工艺(例如，光刻以及干法/湿法刻蚀)在屏蔽层418中对隔离区422进行图案化。之后，在图案化区中通过对电介质材料的热生长和/或薄膜沉积而形成隔离区422。屏蔽层418可以被图案化以形成采用不同布置的任何适当布局，如上文联系图2以及图3A-图3B所述。
如图4D所示，可以形成穿过电介质膜416和屏蔽层418并且与外围互连层408中的互连410和412接触的一个或多个通孔触点424。通孔触点424可以通过隔离区422与屏蔽层418的导电区420电隔离。在一些实施例中，通过首先使用图案化工艺(例如，对电介质膜416中的电介质材料和屏蔽层418中的导电材料的光刻以及干法/湿法刻蚀)穿过电介质膜416和屏蔽层418图案化出通孔孔洞而形成通孔触点424。之后，利用导体(例如，W)填充通孔孔洞。在一些实施例中，填充通孔孔洞包括在沉积导体之前沉积阻挡层、粘附层和/或晶种层。
方法500进行至操作508，如图5所示，其中，在屏蔽层上方形成第二互连层(例如，下阵列互连层)。第二互连层可以包括处于一个或多个ILD层中的第二多个互连。在操作506处形成的屏蔽层的导电区也可以覆盖第二互连层中的互连的区域。也就是说，屏蔽层中的导电区可以覆盖第一和第二互连层中的第一和第二互连两者的区域。可以在第二互连层上方形成半导体层(例如，硅层)。
如图4E所示，可以在屏蔽层418上方形成下阵列互连层426。下阵列互连层426可以包括互连，所述互连包括处于一个或多个ILD层中的互连线428和通孔触点430，以用于背面金属布线。
在一些实施例中，下阵列互连层426包括通过多种工艺形成的多个ILD层(例如，包括图4D中的电介质膜416)以及其中的互连。例如，互连线428和通孔触点430可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用于形成互连线428和通孔触点430的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或者任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。图4E所示的ILD层和互连以及图4D所示的电介质膜416可以被统称为“互连层”(例如，下阵列互连层426)。
如图4E所示，硅层432可以形成在下阵列互连层426上方。硅层432可以包括通过一种或多种薄膜沉积工艺沉积的多晶硅或非晶硅，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。可以通过以期望掺杂浓度对掺杂剂进行离子注入和/或热扩散而形成硅层432中的掺杂区(例如，阱)。还可以通过湿法/干法刻蚀和薄膜沉积在硅层432中形成隔离区(例如，STI)。
方法500进行至操作510，如图5所示，其中，形成多个存储器串，每个存储器串在第二互连层(和半导体层)上方竖直延伸。为了形成存储器串，可以在半导体层上形成交替导体/电介质堆叠层，并且可以将每个存储器串形成为竖直延伸通过交替导体/电介质堆叠层。可以在交替导体/电介质堆叠层上方形成第三互连层(例如，上阵列互连层)。在一些实施例中，形成竖直延伸通过交替导体/电介质堆叠层和半导体层并且与第二互连层(例如，下阵列互连层)接触的触点(例如，TAC)，以使得第一互连层(例如，外围互连层)电连接至第三互连层(例如，上阵列互连层)。
如图4F所示，在硅层432上形成第一电介质层434和第二电介质层436的对(文中称为“电介质层对”)。堆叠电介质层对可以形成交替电介质堆叠层438。交替电介质堆叠层438可以包括第一电介质层434和不同于第一电介质层434的第二电介质层436的交替堆叠层。在一些实施例中，每个电介质层对包括氮化硅构成的层和氧化硅构成的层。在一些实施例中，第一电介质层434可以均具有相同厚度或者可以具有不同厚度。类似地，电介质层436可以均具有相同厚度或者可以具有不同厚度。交替电介质堆叠层438可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，交替电介质堆叠层438可以被替换为多个导体/电介质层对，即，导体层(例如，多晶硅)和电介质层(例如，氧化硅)的交替堆叠层。
如图4G所示，NAND存储器串440形成在硅层432上方。可以用导体层442替换交替电介质堆叠层438的每个第一电介质层434，由此形成交替导体/电介质堆叠层444中的多个导体/电介质层对。用导体层442替换第一电介质层434可以是通过相对于第二电介质层436有选择地对第一电介质层434进行湿法/干法刻蚀并利用导体层442填充所述结构而执行的。导体层442可以包括导体材料，所述导体材料包括但不限于W、Co、Cu、Al、掺杂硅、多晶硅、硅化物或其任何组合。可以通过诸如CVD、ALD、任何其它适当工艺或其任何组合的薄膜沉积工艺来填充导体层442。NAND存储器串440可以均延伸通过交替导体/电介质堆叠层444。在一些实施例中，交替导体/电介质堆叠层444中的导体层442用于形成NAND存储器串440的选择栅和字线。交替导体/电介质堆叠层444中的导体层442中的至少一些(例如，除了顶部和底部导体层442)可以均用作NAND存储器串440的字线。
在一些实施例中，用于形成NAND存储器串440的制造过程进一步包括形成竖直延伸通过交替导体/电介质堆叠层444的半导体沟道446。在一些实施例中，用于形成NAND存储器串440的制造过程进一步包括在半导体沟道446与交替导体/电介质堆叠层444中的多个导体/电介质层对之间形成电介质层448(存储器膜)。电介质层448可以是复合电介质层，例如包括但不限于隧穿层、存储层和阻挡层的多个电介质层的组合。
隧穿层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。存储层可以包括用于存储电荷以进行存储器操作的材料。存储层材料可以包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。阻挡层可以包括电介质材料，所述电介质材料包括但不限于氧化硅或者氧化硅/氮氧化硅/氧化硅(ONO)的组合。阻挡层可以进一步包括高k电介质层，例如Al2O3层。半导体沟道446和电介质层448可以是通过诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的工艺形成的。
如图4G所示，可以在硅层432上方形成竖直延伸通过交替导体/电介质堆叠层444的GLS 450。GLS 450可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过干法/湿法刻蚀工艺以形成穿过交替导体/电介质堆叠层444的竖直开口，并且随后通过填充工艺以利用电介质材料填充所述开口，来形成GLS 450。可以通过CVD、PVD、ALD、任何其它适当工艺或其任何组合来填充开口。
如图4G所示，在硅层432上形成TAC 452。TAC 452可以竖直延伸通过交替导体/电介质堆叠层444。在一些实施例中，TAC 452的下端被形成为与下阵列互连层426接触。在一些实施例中，用于形成TAC 452的制造过程包括通过干法/湿法刻蚀工艺形成穿过交替导体/电介质堆叠层444的竖直开口，随后利用导体材料和用于隔离目的的其它材料(例如，电介质材料)填充所述开口。TAC 452可以包括导体材料，所述导体材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、电镀、任何其它适当工艺或其任何组合来利用导体材料和其它材料填充TAC 452的开口。
如图4G所示，在硅层432上方形成字线通孔触点454。每个字线通孔触点454可以竖直延伸通过电介质层。在一些实施例中，字线通孔触点454的下端着陆在NAND存储器串440的字线(例如，导体层442)上，以使得每个字线通孔触点454电连接至对应导体层442。在一些实施例中，用于形成字线通孔触点454的制造过程包括使用干法/湿法刻蚀工艺形成竖直开口，随后利用导体材料以及用于导体填充、粘附和/或其它目的的其它材料(例如，阻挡层、粘附层和/或晶种层)来填充所述开口。字线通孔触点454可以包括导体材料，所述导体材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、电镀、任何其它适当工艺或其任何组合利用导体材料和其它材料来填充字线通孔触点454的开口。
如图4H所示，上阵列互连层456可以形成在交替导体/电介质堆叠层444和NAND存储器串440上方。上阵列互连层456可以包括互连，所述互连包括作为所述3D存储器件的BEOL互连的处于一个或多个ILD层中的互连线458和通孔触点460，以用于在3D存储器件和外围电路之间传递电信号。
在一些实施例中，上阵列互连层456包括通过多种工艺形成的多个ILD层和其中的互连。例如，互连线458和通孔触点460可以包括通过一种或多种薄膜沉积工艺沉积的导体材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用于形成互连线458和通孔触点460的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或者任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。图4H所示的ILD层和互连可以被统称为“互连层”(例如，上阵列互连层456)。
图6A-图6G示出了根据本公开的一些实施例的用于形成具有屏蔽层的另一示例性3D存储器件的制造过程。图7是根据一些实施例的用于形成具有屏蔽层的另一示例性3D存储器件的方法700的流程图。图6A-图6G以及图7所示的3D存储器件的示例包括图1B所示的3D存储器件101。将一起描述图6A-图6G以及图7。应当理解，方法700中所示的操作不是穷举的，并且也可以在所示操作中的任何操作之前、之后或者之间执行其它操作。此外，所述操作中的一些可以同时执行，或者可以按照与图7所示的不同的顺序执行。还应当理解，下文可能不再重复由方法500和700形成的这两种3D存储器件中的类似结构的细节(例如，材料、制造过程等)。
参考图7，方法700开始于操作702，其中，形成多个存储器串，每个存储器串在衬底上竖直延伸。为了形成存储器串，可以在衬底上形成交替导体/电介质堆叠层，并且可以将每个存储器串形成为竖直延伸通过交替导体/电介质堆叠层。
如图6A所示，在硅衬底601上形成第一电介质层603和第二电介质层605的对(文中称为“电介质层对”)。多个电介质层对可以形成交替电介质堆叠层607。在一些实施例中，每个电介质层对包括通过一种或多种薄膜沉积工艺形成的氮化硅层和氧化硅层。
如图6B所示，NAND存储器串609形成在硅衬底601上并且竖直延伸通过交替导体/电介质堆叠层613。可以用导体层611替换交替电介质堆叠层607的每个第一电介质层603，由此形成交替导体/电介质堆叠层613中的多个导体/电介质层对。用导体层611替换第一电介质层603可以是通过相对于第二电介质层605有选择地对第一电介质层603进行湿法/干法刻蚀并利用导体层611填充所述结构而执行的。导体层611可以包括通过薄膜沉积工艺填充的导体材料。在一些实施例中，用于形成NAND存储器串609的制造过程进一步包括形成竖直延伸通过交替导体/电介质堆叠层613的半导体沟道615以及在半导体沟道615与交替导体/电介质堆叠层613中的多个导体/电介质层对之间形成电介质层617(存储器膜)。电介质层617可以是复合电介质层，例如，包括但不限于隧穿层、存储层和阻挡层的多个电介质层的组合。
如图6B所示，可以在硅衬底601上形成竖直延伸通过交替导体/电介质堆叠层613的GLS 619。GLS 619可以包括电介质材料，并且可以是通过干法/湿法刻蚀工艺以形成穿过交替导体/电介质堆叠层613的竖直开口，随后通过填充工艺以利用电介质材料填充所述开口，来形成GLS 619。还可以在硅衬底601上形成字线通孔触点621。在一些实施例中，用于形成字线通孔触点621的制造过程包括使用干法/湿法刻蚀工艺形成竖直开口，随后利用导体材料以及用于导体填充、粘附和/或其它目的的其它材料(例如，阻挡层、粘附层和/或晶种层)填充所述开口。
方法700进行至操作704，如图7所示，其中，在存储器串上方形成第一互连层(例如，阵列互连层)。第一互连层可以包括处于一个或多个ILD层中的第一多个互连。如图6C所示，可以在NAND存储器串609上方形成阵列互连层623。阵列互连层623可以包括互连，所述互连包括处于多个ILD层中的MEOL和/或BEOL的互连线625和通孔触点627，以与NAND存储器串609进行电连接。互连线625和通孔触点627可以包括通过一种或多种薄膜沉积工艺沉积的导体材料。
方法700进行至操作706，如图7所示，其中，在第一互连层(例如，阵列互连层)上方形成屏蔽层。操作706可以包括在第一互连层上方形成导电区和隔离区。导电区可以覆盖第一互连层中的互连的区域。在一些实施例中，屏蔽层的导电区基本上覆盖衬底的区域。方法700可以进一步包括用于形成竖直延伸通过屏蔽层并且与第一互连层的互连接触的触点(例如，通孔触点)的额外操作。可以通过隔离区使触点与屏蔽层中的导电区电隔离。
如图6D所示，可以在阵列互连层623的顶表面上形成导电膜629。导电膜629中的导电材料可以包括但不限于通过一种或多种薄膜沉积工艺形成的金属、金属合金、金属硅化物和掺杂半导体。在一些实施例中，沉积的导电膜629具有处于大约1nm到大约1μm之间(例如，1nm到1μm之间)的厚度。在一些实施例中，沉积的导电膜629具有处于大约1μm到大约20μm之间(例如，1μm到20μm之间)的厚度。可以在导电膜629上形成电介质膜631。电介质膜631可以包括通过热生长和/或一种或多种薄膜沉积工艺形成的电介质材料。
如图6E所示，导电膜629可以被图案化，以形成具有导电区635以及一个或多个隔离区637的屏蔽层633。在一些实施例中，导电膜629被图案化以形成隔离区637，并且导电膜629中的剩余导电材料变为导电区635。可以使用图案化工艺(例如，光刻以及干法/湿法刻蚀)在屏蔽层633中图案化出隔离区637。之后，可以通过在图案化区中对电介质材料进行热生长和/或薄膜沉积而形成隔离区637。屏蔽层633可以被图案化以形成采用不同布置的任何适当布局，如上文联系图2以及图3A-图3B所述。
如图6E所示，可以形成穿过电介质膜631和屏蔽层633并且与阵列互连层623中的互连625和627接触的一个或多个通孔触点639。可以通过隔离区637使通孔触点639与屏蔽层633的导电区635电隔离。在一些实施例中，通过首先使用图案化工艺图案化出穿过电介质膜631和屏蔽层633的通孔孔洞，来形成通孔触点639。可以利用导体、阻挡层、粘附层和/或晶种层来填充所述通孔孔洞。
方法700进行至操作708，如图7所示，其中，在屏蔽层上方形成第二互连层(例如，下外围互连层)。第二互连层可以包括处于一个或多个ILD层中的第二多个互连。在操作706处形成的屏蔽层的导电区也可以覆盖第二互连层中的互连的区域。也就是说，屏蔽层的导电区可以覆盖第一和第二互连层中的第一和第二互连两者的区域。可以在第二互连层上方形成半导体层(例如，硅层)。
如图6F所示，可以在屏蔽层633上方形成下外围互连层641。下外围互连层641可以包括互连，所述互连包括处于一个或多个ILD层中的互连线643和通孔触点645，以用于背面金属布线。在一些实施例中，下外围互连层641包括通过多种工艺形成的多个ILD层(例如，包括图6E中的电介质膜631)以及其中的互连。互连线643和通孔触点645可以包括通过一种或多种薄膜沉积工艺沉积的导体材料。
如图6F所示，可以在下外围互连层641上方形成硅层647。硅层647可以包括通过一种或多种薄膜沉积工艺沉积的多晶硅或非晶硅。可以通过以期望掺杂浓度对掺杂剂进行离子注入和/或热扩散来形成硅层647中的掺杂区(例如，阱)。还可以通过湿法/干法刻蚀和薄膜沉积在硅层647中形成隔离区649(例如，STI)。
方法700进行至操作710，如图7所示，其中，在第二互连层(和半导体层)上方形成外围器件。可以在外围器件上方形成第三互连层(例如，上外围互连层)。在一些实施例中，形成竖直延伸通过半导体层的触点(例如，通孔触点)并且所述触点与第二互连层(例如，下外围互连层)接触，以使得第一互连层(例如，阵列互连层)电连接至第三互连层(例如，上外围互连层)。
如图6G所示，在硅层647上形成外围器件。外围器件可以包括形成在硅层647上的多个晶体管651。可以在晶体管651上方形成上外围互连层653。上外围互连层653可以包括互连，所述互连包括作为3D存储器件的BEOL互连的处于一个或多个ILD层中的互连线655和通孔触点657，以用于在3D存储器件和外围电路之间传递电信号。在一些实施例中，上外围互连层653包括通过多种工艺形成的多个ILD层以及其中的互连。例如，互连线655和通孔触点657可以包括通过一种或多种薄膜沉积工艺沉积的导体材料。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (40)

1.一种三维(3D)存储器件，包括：
衬底；
设置在所述衬底上的外围器件；
设置在所述外围器件上方的半导体层；
多个存储器串，每个存储器串在所述半导体层上竖直延伸；以及
设置在所述外围器件和所述半导体层之间的屏蔽层，其中，所述屏蔽层包括被配置为在所述3D存储器件的操作期间接收接地电压的导电区。
2.根据权利要求1所述的3D存储器件，其中，所述导电区在大约20℃下具有至少大约1.0×104S/m的电导率。
3.根据权利要求1所述的3D存储器件，其中，所述导电区包括金属、金属合金、金属硅化物和掺杂半导体。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述屏蔽层的厚度处于大约1nm和大约1μm之间。
5.根据权利要求1-4中的任何一项所述的3D存储器件，其中，所述接地电压处于大约0.1V和大约50V之间。
6.根据权利要求1-5中的任何一项所述的3D存储器件，进一步包括：
设置在所述外围器件和所述屏蔽层之间的第一互连层；以及
设置在所述多个存储器串和所述屏蔽层之间的第二互连层。
7.根据权利要求6所述的3D存储器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且被配置为在所述3D存储器件的操作期间减小在所述第一互连层和所述第二互连层之间的耦合效应。
8.根据权利要求6或7所述的3D存储器件，进一步包括第一触点，所述第一触点竖直延伸通过所述屏蔽层并且与所述第一互连层和所述第二互连层接触。
9.根据权利要求8所述的3D存储器件，其中，所述屏蔽层包括将所述导电区与所述第一触点电隔离的隔离区。
10.根据权利要求6-9中的任何一项所述的3D存储装置，进一步包括：
设置在所述半导体层上的交替导体/电介质堆叠层，其中，所述多个存储器串中的每者竖直延伸通过所述交替导体/电介质堆叠层；以及
设置在所述交替导体/电介质堆叠层上方的第三互连层。
11.根据权利要求10所述的3D存储器件，进一步包括：第二触点，所述第二触点竖直延伸通过所述交替导体/电介质堆叠层和所述半导体层并且与所述第二互连层接触，以使得所述第一互连层电连接至所述第三互连层。
12.根据权利要求6-11中的任何一项所述的3D存储器件，其中：
所述第一互连层和所述第二互连层中的每者包括多个互连；并且
所述屏蔽层的所述导电区覆盖所述第一互连层和所述第二互连层中的多个互连的区域。
13.根据权利要求1-12中的任何一项所述的3D存储器件，其中，所述屏蔽层的所述导电区大体上覆盖所述衬底的区域。
14.根据权利要求1-13中的任何一项所述的3D存储器件，其中，所述半导体层包括多晶硅和非晶硅。
15.一种三维(3D)存储器件，包括：
衬底；
多个存储器串，每个存储器串在所述衬底上竖直延伸；
设置在所述多个存储器串上方的半导体层；
设置在所述半导体层上的外围器件；以及
设置在所述多个存储器串和所述半导体层之间的屏蔽层，其中，所述屏蔽层包括被配置为在所述3D存储器件的操作期间接收接地电压的导电区。
16.根据权利要求15所述的3D存储器件，其中，所述导电区在大约20℃下具有至少大约1.0×104S/m的电导率。
17.根据权利要求15所述的3D存储器件，其中，所述导电区包括金属、金属合金、金属硅化物和掺杂半导体。
18.根据权利要求15-17中的任何一项所述的3D存储器件，其中，所述屏蔽层的厚度处于大约1nm和大约1μm之间。
19.根据权利要求15-18中的任何一项所述的3D存储器件，其中，所述接地电压处于大约0.1V和大约50V之间。
20.根据权利要求15-19中的任何一项所述的3D存储器件，还包括：
设置在所述多个存储器串和所述屏蔽层之间的第一互连层；以及
设置在所述外围器件和所述屏蔽层之间的第二互连层。
21.根据权利要求20所述的3D存储器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且被配置为在所述3D存储器件的操作期间减小在所述第一互连层和所述第二互连层之间的耦合效应。
22.根据权利要求20或21所述的3D存储器件，进一步包括第一触点，所述第一触点竖直延伸通过所述屏蔽层并且与所述第一互连层和所述第二互连层接触。
23.根据权利要求22所述的3D存储器件，其中，所述屏蔽层包括将所述导电区与所述第一触点电隔离的隔离区。
24.根据权利要求20-23中的任何一项所述的3D存储器件，进一步包括：
设置在所述衬底上的交替导体/电介质堆叠层，其中，所述多个存储器串中的每者竖直延伸通过所述交替导体/电介质堆叠层；以及
设置在所述外围器件上方的第三互连层。
25.根据权利要求24所述的3D存储器件，进一步包括：第二触点，所述第二触点竖直延伸通过所述半导体层并且与所述第二互连层接触，以使得所述第一互连层电连接至所述第三互连层。
26.根据权利要求20-25中的任何一项所述的3D存储器件，其中：
所述第一互连层和所述第二互连层中的每者包括多个互连；并且
所述屏蔽层的所述导电区覆盖所述第一互连层和所述第二互连层中的多个互连的区域。
27.根据权利要求15-26中的任何一项所述的3D存储器件，其中，所述屏蔽层的所述导电区大体上覆盖所述的衬底的区域。
28.根据权利要求15-27中的任何一项所述的3D存储器件，其中，所述半导体层包括多晶硅和非晶硅。
29.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成外围器件；
在所述外围器件上方形成包括第一多个互连的第一互连层；
在所述第一互连层上方形成包括导电区的屏蔽层；
在所述屏蔽层上方形成包括第二多个互连的第二互连层，其中，所述屏蔽层的所述导电区覆盖所述第一互连层中的所述第一多个互连和所述第二互连层中的所述第二多个互连的区域；以及
形成多个存储器串，每个存储器串在所述第二互连层上方竖直延伸。
30.根据权利要求29所述的方法，进一步包括：形成竖直延伸通过所述屏蔽层并且与所述第一互连层和所述第二互连层接触的第一触点。
31.根据权利要求30所述的方法，其中，形成所述屏蔽层包括在所述屏蔽层中形成隔离区，以将所述导电区与所述第一触点电隔离。
32.根据权利要求30或31所述的方法，进一步包括：
在所述第二互连层上方形成半导体层；
在所述半导体层上形成交替导体/电介质堆叠层，其中，所述多个存储器串中的每者竖直延伸通过所述交替导体/电介质堆叠层；以及
在所述交替导体/电介质堆叠层上方形成第三互连层。
33.根据权利要求32所述的方法，进一步包括：形成第二触点，所述第二触点竖直延伸通过所述交替导体/电介质堆叠层和所述半导体层并且与所述第二互连层接触，以使得所述第一互连层电连接至所述第三互连层。
34.根据权利要求29-33中的任何一项所述的方法，其中，所述屏蔽层的所述导电区大体上覆盖所述衬底的区域。
35.一种用于形成三维(3D)存储器件的方法，包括：
形成多个存储器串，每个存储器串在衬底上竖直延伸；
在所述多个存储器串上方形成包括第一多个互连的第一互连层；
在所述第一互连层上方形成包括导电区的屏蔽层；
在所述屏蔽层上方形成包括第二多个互连的第二互连层，其中，所述屏蔽层的所述导电区覆盖所述第一互连层中的所述第一多个互连和所述第二互连层中的所述第二多个互连的区域；以及
在所述第二互连层上方形成外围器件。
36.根据权利要求35所述的方法，进一步包括：形成第一触点，所述第一触点竖直延伸通过所述屏蔽层并且与所述第一互连层和所述第二互连层接触。
37.根据权利要求36所述的方法，其中，形成所述屏蔽层包括在所述屏蔽层中形成隔离区，以将所述导电区与所述第一触点电隔离。
38.根据权利要求36或37所述的方法，进一步包括：
在所述衬底上形成交替导体/电介质堆叠层，其中，所述多个存储器串中的每者竖直延伸通过所述交替导体/电介质堆叠层；以及
在所述外围器件上方形成第三互连层。
39.根据权利要求38所述的方法，进一步包括：
在所述第二互连层上方形成半导体层；以及
形成第二触点，所述第二触点竖直延伸通过所述半导体层并且与所述第二互连层接触，以使得所述第一互连层电连接至所述第三互连层。
40.根据权利要求35-39中的任何一项所述的方法，其中，所述屏蔽层的所述导电区大体上覆盖所述衬底的区域。
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