CN109216145A - 蚀刻腔体平台 - Google Patents

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CN109216145A
CN109216145A CN201711320395.3A CN201711320395A CN109216145A CN 109216145 A CN109216145 A CN 109216145A CN 201711320395 A CN201711320395 A CN 201711320395A CN 109216145 A CN109216145 A CN 109216145A
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洪华澧
陈玺中
柳振意
尹宗凡
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Abstract

通过提供导热片于蚀刻腔体中的介环以及静电吸盘之间而改善了蚀刻均匀度。上述导热片提供了连续的被动热路径，以将热从介环以及晶片端缘散逸至静电吸盘。上述导热片有助于将接触或靠近晶片的各种元件的温度控制在较为一致的温度。由于温度可能会影响蚀刻速率(例如:蚀刻虚设栅极形成物上的硬掩模)，可得到更一致的蚀刻速率。上述导热片亦提供横跨整个晶片的蚀刻均匀度而并非仅限于端缘。可于蚀刻工艺中使用上述导热片以经由移除于虚设栅极电极上的硬掩模层进行栅极替换。

Description

蚀刻腔体平台
技术领域
本公开实施例涉及一半导体制造工具，且特别涉及一种蚀刻腔体平台。
背景技术
随着集成电路尺寸不断缩小以及对于集成电路速度的要求越来越高，晶体管需具有越来越小的尺寸以及更高的驱动电流。鳍式场效晶体管(Fin Field-EffectTransistors(FinFETs))因此被开发出来。鳍式场效晶体管包括垂直的半导体鳍片。上述半导体鳍片是被用来形成源极以及漏极区，并形成源极以及漏极区之间的沟道区。浅沟槽隔离区(Shallow Trench Isolation(STI)regions)是被形成来定义半导体鳍片。半导体鳍片亦包括栅极堆叠，上述栅极堆叠形成于半导体鳍片的侧壁以及顶表面上。
在被使用于栅极后(gate-last)工艺中的虚设栅极替换步骤中，可将氮化物及/或氧化物的硬掩模层形成于如多晶硅的虚设栅极电极上。替换虚设栅极的步骤可包括蚀刻上述硬掩模，然而，由于栅极负载效应(gate loading effects)，栅极高度可具有不同的高度以及宽度。蚀刻硬掩模的步骤可能会使得一些栅极矮化，其部分肇因于蚀刻腔体中的栅极负载以及蚀刻速率变异。
在等离子体蚀刻工艺中，先将气体引入至反应腔体中，然后自上述气体产生等离子体。经由使用包括一或多个电极的射频(RF，radio frequency)产生器将上述气体解离(dissociation)成离子、自由基(free radicals)以及电子而达成上述步骤。在上述电极所产生的电场中加速上述电子，被赋能的电子撞击气体分子以形成额外的离子、自由基以及电子(其撞击其他的气体分子)，而上述等离子体最终成为自持的(self-sustaining)。上述等离子体中的离子、自由基以及电子与半导体晶片上的材料膜层以化学的方式反应以形成离开晶片表面的副产品(residual product)而自上述晶片蚀刻掉材料。
发明内容
本公开实施例包括一种蚀刻腔体平台。上述蚀刻腔体平台包括静电吸盘(electrostatic chuck)、围绕上述静电吸盘的遮蔽环(shadow ring)、以及上述遮蔽环的第一嵌入段差(inset step)上的介环(insert ring)。上述介环亦与静电吸盘的嵌入段差重叠。上述介环于其与上述静电吸盘的嵌入段差重叠的一部分中具有底部嵌入段差。一或多个导热片插入于上述介环以及静电吸盘之间。上述一或多个导热片邻近于上述介环的底部嵌入段差与上述静电吸盘的嵌入段差，上述一或多个导热片的热传导率高于上述遮蔽环。
本公开实施例还包括一种方法。上述方法包括将导热片安装至蚀刻腔体中。上述方法亦包括将阶梯形的介环安装至上述蚀刻腔体中，使得上述导热片夹置于上述蚀刻腔体的阶梯形的介环与静电吸盘之间。上述导热片的热传导率高于与上述阶梯形介环接触的蚀刻腔体的其他元件。
本公开实施例又包括一种方法。上述方法包括提供蚀刻剂气体于蚀刻腔体中。上述蚀刻腔体中具有晶片。以上述蚀刻剂气体产生等离子体。使用上述等离子体蚀刻上述晶片上的结构。将热从上述蚀刻腔体的介环经由导热片散逸至上述蚀刻腔体的静电吸盘。上述导热片的传热性(heat transfer)高于与上述介环接触的上述腔体的其他元件。
附图说明
以下将配合所附附图详述本公开实施例的各层面。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开实施例的特征。
图1根据一些实施例绘示出蚀刻腔体。
图2根据一些实施例绘示出蚀刻腔体的一平台。
图3-图5根据不同的实施例绘示出蚀刻平台的剖面的俯视图。
图6A-图6B以及图7A-图7D根据一些实施例绘示出导热片配置。
图8为根据一些实施例的提供导热片的流程图。
图9-图19根据一些实施例绘示出使用导热片形成半导体装置的步骤中的各中间阶段。
图9-图12以及图20-图26根据一些实施例绘示出使用导热片形成半导体装置的步骤中的各中间阶段。
图27A以及图27B根据其他的实施例绘示出使用导热片的晶片蚀刻速率的地形图(topographical maps)。
图28A至图30B根据一些实施例绘示出于使用导热片的蚀刻工艺的各阶段的晶片栅极高度以及硬掩模厚度的地形图。
图31根据一些实施例绘示出鳍式场效晶体管的立体图。
附图标记说明：
10～蚀刻腔体
14～阴极
16～静电吸盘
18～遮蔽环
20～反应腔体
22～顶块
24～侧壁
26～腔体壁衬里
28～进气口
32～起销
34～冷却气体通道
38～轴环
42～热电偶
44、46～基座构件
48～介环
50～绝缘环
52～晶片
54～顶轴环
58～介环
60、60a、60b～导热片
61、61a、61b～空孔
D0、D1、D2、D3、D4、D5、D6、D6a、D6b、D7、D8～尺寸
V1、V2、V3、V3a、V3b、V4～尺寸
110、120、130、140、150、160～步骤
A-A～剖面线
200～半导体材料
201、211、221～虚设栅极堆叠
202、212、222～虚设栅极介电质
204、214、224～虚设栅极电极
206、216、226～第一硬掩模
208、218、228～第二硬掩模
209～第一间隔物层
210、220、230～栅极间隔物
232～第二间隔物
240～源极/漏极区
250～光致抗蚀剂
260～第一层间介电层
301、311、321～金属栅极
302、312、322～栅极介电层
304、314、324～金属栅极电极
306、316、326～接点绝缘层
360～第二层间介电层
361～接点开口
365～硬掩模
370～导电材料
371、372～接点
D11、D12、D13、D14、D15、D16、D17、D18、D19、D21、D22、D23～尺寸
W1、W2、W3～尺寸
630～鳍式场效晶体管
632～基板
634～隔离区域
636～鳍片
638～栅极介电质
640～栅极电极
642、644～源极/漏极区
具体实施方式
以下公开许多不同的实施方法或是例子来实行本公开实施例的不同特征。以下描述具体的元件及其排列以阐述本公开实施例。当然这些实施例仅用以例示，且不该以此限定本公开实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，本公开实施例可能重复各种示例中的附图标记和/或字母。上述重复是为了达到简明和清楚的目的，而非用来限定所讨论的各种实施例和/或配置之间的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
实施例在干蚀刻工艺中于晶片的端缘提供了温度控制以提供更为一致的蚀刻速率。在干蚀刻工艺中，静电吸盘于工艺蚀刻腔体中持定/支撑晶片。将蚀刻剂气体提供至上述腔体中，且以射频产生器制造等离子体并使用电压偏置(voltage bias)控制上述等离子体。数个因素可影响晶片上任一特定点的蚀刻速率。举例而言，于蚀刻工艺中，蚀刻剂气体的位置和可用性(availability)是变化的。温度亦影响蚀刻速率。在一些例子中，蚀刻速率随着温度的升高而下降。虽然静电吸盘的下侧可具有冷却管，但晶片的端缘重叠于静电吸盘平台的端缘以保护静电吸盘免于蚀刻剂工艺的影响。介环(insert ring)位于静电吸盘的周边并持定/支撑晶片的端缘。由于此配置，晶片的端缘的温度可高于朝向晶片中心的温度。于空载腔体时间的期间，留存于介环中的热可传递至晶片端缘，使得晶片端缘的冷却不如晶片中心快速。因此当重新蚀刻时，留存于晶片端缘中的热可能会抑制晶片端缘区域中的蚀刻速率。
当在这样的配置下蚀刻晶片时，晶片的端缘的较热的温度造成了于晶片的端缘较低的蚀刻速率。这是不利的，因为用来完全蚀刻晶片的端缘部分所延长的蚀刻时间可能造成晶片的内部的部分蚀刻超出预期。此外，如果于晶片的端缘要被蚀刻的材料已因工艺变异而较厚，则上述问题将会进一步恶化，且在蚀刻之前以及之后所导致的结构高度差异可能会比蚀刻之前严重。
如后文将详细描述的内容，将导热片放置于介环以及静电吸盘之间，以将热从晶片端缘经由介环散逸至静电吸盘中。因此，如后文所述，晶片可被较均匀地蚀刻并提供横跨多个结构的负载均匀性(loading uniformity)。
图1绘示出蚀刻腔体10。静电吸盘16位于阴极14的顶部上。蚀刻腔体10于反应腔体20中配置有作为等离子体源的线圈天线(coil antenna，未绘示于图中)，反应腔体20具有顶块(ceiling block)22、圆顶状(dome-shaped)侧壁24、腔体壁衬里(chamber wallliner)26以及静电吸盘16。圆顶状侧壁24以及腔体壁衬里26可由石英所形成。腔体壁衬里26可配置有于装载和卸载晶片时的晶片叶片(paddle，未绘示于图中)的沟道开口。可将其自蚀刻腔体10移走以进行清洁。
遮蔽环(shadow ring)18位于反应腔体20中，且可以起销(lifting pins)32将其提升到一工艺位置。当装载或卸载晶片时，起销32将遮蔽环18提升远离晶片52。冷却气体通道34被提供于静电吸盘16中且邻近其顶表面。可经由冷却气体通道34循环高热传导率(heat conductivity)气体(例如:氦)，以提供适当的气体于晶片30的底侧上，以于蚀刻工艺中将热从晶片传递到静电吸盘16。静电吸盘16亦可为水冷式(water cooled，未绘示于图中)。静电吸盘16通过静电吸盘轴环(collar)38校正。经由进气口28将蚀刻气体提供至反应腔体20中。热电偶42安装于顶块22中以监控温度。
为了其高温稳定性，遮蔽环18可包括陶瓷材料，例如:石英(quartz，SiO2)。然而，当以等离子体离子轰炸石英时，可能会从石英释放出氧原子而成为污染危害。石英环可被硅介环48以及硅顶轴环(top collar ring)54覆盖，其可减轻或最小化污染问题并避免遮蔽环18累积蚀刻副产物。
绝缘环50环绕阴极14以用于电性隔离。基座构件44以及46提供平台支撑。
图2根据一些实施例绘示出持定/支撑晶片的蚀刻腔体的平台部分。图2亦绘示出上述平台的放大部分。类似的元件以如上述图1的方式被标记。遮蔽环18在内顶表面(朝向环的中心)上具有段差以提供用于接收介环58的接收部分，上述介环58位于上述段差上并覆盖上述段差。遮蔽环18在外顶表面(远离环的中心)上亦可具有段差以提供用于接收顶轴环54的接收部分。顶轴环54可包括硅且可保护遮蔽环18免于等离子体蚀刻。遮蔽环18亦与绝缘环50以及阴极14接合(interface)。绝缘环50可由任何适当的绝缘材料所形成以用于电性绝缘。可以起销32(参见图1)移动遮蔽环18以装载或卸载晶片52。
上述放大的图示说明了位于介环(或聚焦环(focus ring))58以及静电吸盘16之间的导热片60。导热片60提供了从晶片52以及介环58经由导热片60至静电吸盘16的热散逸。由于静电吸盘16可具有内置的冷却机构(例如:水冷及/或气冷通道)，从静电吸盘16的热散逸可更有效地被用来将热从晶片52的端缘以及介环58散逸出。导热片的组成及制造将于后文进一步说明。
如前文所述，将热从晶片52的端缘散逸的一个好处是晶片52的端缘上装置的蚀刻速率可与晶片52中心的装置的蚀刻速率更为一致。蚀刻速率亦可受数个其他因素影响。举例而言，若介环58是由硅所形成，等离子体蚀刻剂可被吸引至硅的介环且降低于晶片的端缘的蚀刻速率。因此，以其他方式提高晶片52的端缘部分的蚀刻速率是有利的。
图3根据一些实施例绘示出通过图2的剖面线A-A的俯视剖面图。静电吸盘16是在中心且支撑/持定晶片52(以虚线圈的假体表示)。导热片60位于静电吸盘16的阶梯形突出部分以及介环58的阶梯形接收部分之间。介环58与遮蔽环18接合。如图3中所示，所提供的导热片60为单一连续的材料环。
图4根据一些实施例绘示出通过图2的剖面线A-A的俯视剖面图。图4的实施例类似于图3的实施例，除了所提供的导热片60为配合在一起(fit together)的多个区段(segments)所形成的大抵上无间隙的环。
图5根据一些实施例绘示出通过图2的剖面线A-A的俯视剖面图。图5的实施例类似于图3的实施例，除了所提供的导热片60为配合在一起的多个区段所形成的环，且其可具有数个空孔61于导热片区段之间。
图6A以及图6B绘示出使导热片60位于蚀刻腔体的介环58以及静电吸盘16之间的工艺概述。图6A绘示出尚未被修改以接收导热片60的介环48。在一些实施例中，介环48未被修改，但以使用适当的介面元件制造的新的介环(例如:介环58)替代之以接收导热片60。介环48具有段差高度(step height)D1，其对应于静电吸盘16的段差高度D8。介环48具有段差宽度(step width)D0，其大约对应于静电吸盘16的段差宽度D7。介环48的底表面可大抵上为平坦的。在一些实施例中，介环48段差高度D1约为3.5至4.5mm或约为3.95至4.15mm，例如:约为4.05mm。在一些实施例中，介环48段差宽度D0约为6至7mm或约为6.4至6.6mm，例如:约为6.5mm。可使用其他尺寸且通常取决于静电吸盘16段差的尺寸。
于图6B中，将介环48修改成介环58。在一些实施例中，介环48被制造并且作为制造的一部分被修改成介环58。在这样的实施例中，可使用原来的介环48或进一步将其加工成介环58。在一些实施例中，制造介环58以取代晶片蚀刻设备中的介环48。
修改介环48的步骤可包括经由机械研磨或激光切割自介环48移除材料以从介环48的底侧形成一段差。可使用其他适当的工艺以从介环移除材料。所产生的段差的尺寸包括底部段差高度D2以及底部段差宽度D3。可根据导热片60的厚度选择底部段差高度D2。可根据导热片60的宽度选择底部段差宽度D3。残留的中间段差高度D4约等于初始段差高度D1减掉底部段差高度D2。底部段差宽度D3可大约等于或大于介环48段差宽度D0。在一些实施例中，底部段差高度D2约为0.4至0.6mm(例如:约为0.5mm)。在一些实施例中，底部段差宽度D3约为6至7mm或约为6.4至6.5mm，例如:约为6.5mm。在一些实施例中，中间段差高度D4约为3至4mm或约为3.4至3.6mm，例如:约为3.5mm。可使用其他尺寸，且其通常取决于静电吸盘16段差的尺寸。
导热片60具有厚度D5以及宽度D6。厚度D5可对应底部段差高度D2。在一些实施例中，导热片60包括可压缩的材料或粘合剂(adhesive)，导热片60可具有略大于底部段差高度D2的厚度D5。在一些实施例中，导热片60不包括可压缩的材料或粘合剂，为了后续施加粘合剂，厚度D5可略小于底部段差高度D2。导热片60的宽度D6可小于或等于底部段差宽度D3。
导热片60可为适于填充介环58的底部段差的适型材料(conformable material)。导热片60可为导热材料，以将热从介环58以及晶片52导出。在一些实施例中，导热片60由Shin-Etsu Chemical所生产的硅基(silicone-based)热介面材料所形成。举例而言，这些材料可包括弹性体(elastomer)以及金属填充物(metallic fillers)。亦可使用其他材料，例如:热介面材料或高分子。在一些实施例中，导热片60由铸造于模具中的硅氧树脂(silicone resin)所形成。在这样的实施例中，硅氧树脂可包括金属填充物以提升热传导率。在一些实施例中，上述填充物材料可包括金属氧化物或氮化物，例如:氧化铝、氮化铝、氧化铜、氧化铍、氧化铁等。在一些实施例中，上述填充物材料可包括金属或复合物，例如:银、铜、铝、钛、镁、金等或上述的组合。在一些实施例中，导热片60的组成包括碳、氧、铝以及硅。
导热片60的热传导率高于与介环58接触的蚀刻腔体10的其他元件。在一些实施例中，导热片60具有约为4至6W/m·K(例如:约为5W/m·K)的热传导率。
静电吸盘16具有高度为D8且宽度为D7的段差。在一些实施例中，段差高度D8约为4.1至4.3mm，例如:约为4.2mm。在一些实施例中，段差宽度D7约为6.55至6.65mm，例如:约为6.6mm。可使用其他尺寸，且其通常取决于静电吸盘16段差的尺寸。
导热片60可包括于其表面上具有厚度且可被安装(mount)于静电吸盘16或介环58的材料。在一些实施例中，可将粘合剂(未绘示于图中)加入导热片60或静电吸盘16或介环58的配合面(mating surface)以安装导热片60。在一些实施例中，粘合剂可具有导热特性。在一些实施例中，可以物理力移除导热片60(例如:从介环58或静电吸盘16剥离(peeling)或刮除(scraping)导热片60)。在一些实施例中，可离型(release)黏合剂，例如将粘合剂暴露于离型剂、紫外光(UV light)或适当的温度以分解粘合剂而可移除导热片60。
在安装导热片60之后，可重新安装介环58以及顶轴环54。
图7A、图7B、图7C以及图7D绘示出不同配置的导热片60的各种实施例。于图7A中，导热片60的宽度(图6B的D6)小于介环58的底部段差的宽度(图6B的D3)。导热片60与静电吸盘16的侧壁接合。所产生的空孔61位在导热片60的外侧以及介环58与导热片60之间。空孔61可具有宽度V1，其约为宽度D3(请参见图6B)的0％至12％，例如:约为9％至10％(例如:约为9.38％或9.5％)。
于图7B中，导热片60类似于图7A的导热片60，然而将导热片60定位成与介环58具有侧壁介面，且空孔61形成于导热片60的内侧以及导热片60与静电吸盘16之间。空孔61可具有宽度V2，其约为宽度D3(请参见图6B)的0％至12％，例如:约为9％至10％(例如:约为9.38％或9.5％)。
于图7C中，导热片60类似于图7A的导热片60，然而将导热片60定位，使得空孔61a形成于导热片60的一侧而空孔61b形成于导热片60的另一侧。空孔61a可具有宽度V3a，其约为宽度D3(参见图6B)的0％至6％，例如:约为4％至5％(例如:约为4.69％或4.5％)。空孔61b可具有宽度V3b，其约为宽度D3(参见图6B)的0％至6％，例如:约为4％至5％(例如:约为4.69％或4.5％)。总空孔61可具有总宽度V3＝V3a+V3b，其约为宽度D3(请参见图6B)的0％至12％，例如:约为9％至10％(例如:约为9.38％或9.5％)。
于图7D中，所示的导热片60具有两个分开的导热片60a以及60b。导热片60a与介环58具有侧壁介面。导热片60b与静电吸盘16具有侧壁介面。空孔61形成于导热片60a与导热片60b之间。空孔61可具有宽度V4，其约为宽度D3(请参见图6B)的0％至40％，例如:约为30％。导热片60a可具有宽度D6a，其约为宽度D6的(请参见图6B)0％至45％，例如:约为35％。导热片60b可具有宽度D6b，约为宽度D6的(请参见图6B)0％至45％，例如:约为35％。虽然绘示了两个导热片60a以及60b，应理解的是，可提供超过两个导热片60。
应理解的是，图7D的实施例可与图7A、图7B以及图7C的实施例的面向结合。举例而言，图7D的实施例可与图7C的实施例结合以提供空孔61于导热片60a的两侧以及于导热片60b的两侧。亦应理解的是，图7A、图7B、图7C以及图7D的任何实施例(或其组合)可与图3、图4以及图5的实施例结合以提供图3的连续的环状导热片60或者如图4及图5中所示的分段的导热片60。
在一些实施例中，图7A、图7B、图7C以及图7D的空孔61可被环境空气(ambientair)或其他气体(例如:氦)填充。在一些实施例中，可以热介面材料填充空孔61。
图8为根据一些实施例的提供导热片的流程图。于步骤110，移走顶轴环54(若有使用)。于步骤120，移走介环48。于步骤130，视需求修改介环48或提供一新的介环58(其具有用于导热片60的底部段差)。于步骤140，安装一或数个导热片60。可将导热片60安装于静电吸盘16段差上或介环58底部段差上。于步骤150，安装经修改的或新的介环58。于步骤160，安装顶轴环54(若有使用)。
图31以立体图绘示出鳍式场效晶体管(FinFET)630的一个例子。鳍式场效晶体管630包括基板632上的鳍片636。基板632包括隔离区域634，且鳍片636突出高于隔离区域634并形成于相邻的隔离区域634之间。栅极介电质638沿着鳍片636的侧壁并于鳍片636的顶表面上，栅极电极640位于栅极介电质638之上。源极/漏极区642以及644相对于栅极介电质638以及栅极电极640设置于鳍片636的两侧。图31更绘示出用于后续图中的参考剖面。剖面A-A横跨鳍式场效晶体管630的沟道、栅极介电质638以及栅极电极640。后续图沿着与剖面A-A一致的剖面绘示。
图9-图19根据一些实施例绘示出于用于栅极替换以及晶片上半导体装置的形成的蚀刻栅极掩模的步骤中使用导热片的实施例。图9-图12以及图20-图26根据一些实施例绘示出于用于栅极替换以及晶片上半导体装置的形成的蚀刻栅极掩模的步骤中使用导热片的其他实施例。本领域普通技术人员应理解，可于此处具体描述的工艺以外的其他蚀刻工艺中使用导热片。普遍而言，导热片有助于蚀刻速率易受欲蚀刻的材料中的温度变异影响的任何蚀刻工艺。
图9绘示出于形成晶体管结构的中间步骤中的晶体管结构的一部分。图9的视图为形成于半导体材料200上的栅极结构的剖面图。举例而言，半导体材料200可为来自鳍式场效晶体管结构的鳍片(或半导体条状物(strip))的一部分。半导体材料200可为晶片(例如:前文以图2描述的晶片52)的一部分或者是连接至(attached to)晶片。为了方便说明，有时候半导体材料200亦可称为晶片200，其应被理解为如前文关于图1-图7d的晶片52所说明的晶片。上述结构包括虚设栅极堆叠201、211以及221。虚设栅极堆叠201包括虚设栅极介电质202、虚设栅极电极204、第一硬掩模206以及第二硬掩模208。虚设栅极堆叠211包括虚设栅极介电质212、虚设栅极电极214、第一硬掩模216以及第二硬掩模218，虚设栅极堆叠221包括虚设栅极介电质222、虚设栅极电极224、第一硬掩模226以及第二硬掩模228。第一栅极间隔物层209形成于虚设栅极堆叠201/211之上。第二栅极间隔物232形成于虚设栅极堆叠221之上。
可经由逐步沉积虚设栅极材料然后进行图案化而形成虚设栅极堆叠201/211/221的膜层以形成虚设栅极堆叠201/211/221。虚设栅极介电质202/212/222可由沉积于半导体材料200上的虚设栅极介电层所形成。举例而言，虚设栅极介电层可为氧化硅、氮化硅、上述的组合或类似的材料，且可根据适当的技术沉积(举例而言，使用化学气相沉积(CVD)、物理气相沉积(PVD)、上述的组合或类似的沉积工艺)或热成长(举例而言，使用热氧化或类似的工艺)虚设栅极介电层。虚设栅极层形成于虚设介电层上，第一硬掩模层形成于虚设栅极层上，而第二硬掩模层形成于第一硬掩模层上。在一些实施例中，可沉积虚设栅极层于虚设介电层上，接着使用例如化学机械研磨工艺(CMP process)将其平坦化。虚设栅极层可具有为约80nm至120nm的厚度(举例而言，厚度D11可约为95nm)，且可由如多晶硅所形成，但亦可使用其他材料。
可沉积第一硬掩模层于虚设栅极层上。可沉积第二硬掩模层于第一硬掩模层上。举例而言，第一硬掩模层以及第二硬掩模层可包括一或多层的氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似的材料或上述的组合，且可根据适当的技术沉积(举例而言，使用化学气相沉积(CVD)、物理气相沉积(PVD)、上述的组合或类似的沉积工艺)或热成长(举例而言，使用热氧化或类似的工艺)第一硬掩模层以及第二硬掩模层。在实施例中，第一硬掩模层包括由氮化硅形成的膜层而第二掩模层包括由氧化硅形成的膜层。在一些实施例中，第一掩模层的厚度可为约7nm至13nm(举例而言，厚度D12可约为10nm)，第二掩模层的厚度可为约45至130nm(举例而言，厚度D13可约为50nm)。
可使用适当的光刻以及蚀刻技术图案化第二硬掩模层以形成第二硬掩模208/218/228。接着可以适当的蚀刻技术将第二硬掩模208/218/228的图案传递至第一硬掩模层以及虚设栅极层以形成虚设栅极201/211/221。视需求而定，可类似地将第二硬掩模208/218/228的图案传递至虚设介电层(如图9所示)。虚设栅极201/211/221的图案覆盖相应的半导体材料200的沟道区但露出半导体材料200的源极/漏极区(例如:成长源极/漏极外延区240的材料的地方)。若半导体材料200为鳍片的一部分，虚设栅极201/211/221亦可具有大抵上垂直于各鳍片的纵向方向(lengthwise direction)的纵向方向。
虚设栅极堆叠201/211/221的尺寸以及虚设栅极堆叠201/211/221之间的节距可取决于虚设栅极堆叠201/211/221形成于其中的晶粒区域。在一些实施例中，相较于位于晶粒的逻辑区(例如:设置逻辑电路的地方)中的时候，当虚设栅极201/211/221位于晶粒的输入/输出区(例如:设置输入/输出电路的地方)中的时候可具有较大的尺寸以及较大的节距。在一些实施例中，虚设栅极(例如:虚设栅极201/211/221)可具有约为15nm至100nm的宽度。在一些实施例中，虚设栅极(例如:虚设栅极201/211/221)可具有100nm至300nm的宽度。举例而言，于图9中，虚设栅极堆叠201可在逻辑区中并具有约为15nm至30nm(例如:20nm)的宽度W1；虚设栅极堆叠211可在晶粒的输入/输出区中并具有约为80nm至200nm(例如:120nm)的宽度W2；虚设栅极堆叠221可在晶粒的非主动区(例如:被提供以用于测试)中并具有约为15nm至30nm(例如:20nm)的宽度W3。
第一栅极间隔物层209形成于虚设栅极201/211/221的露出的表面上。可使用任何适当的方法形成第一栅极间隔物层209。在一些实施例中，可使用沉积(例如:化学气相沉积(CVD)、原子层沉积(ALD)或类似的工艺)或热氧化工艺形成第一栅极间隔物层209。在一些实施例中，举例而言，第一栅极间隔物层209可包括一或多层的氮化硅(SiN)、氮氧化硅(silicon oxynitride)、碳氮化硅(silicon carbonitride)、碳氧氮化硅(siliconoxycarbonitride，SiOCN)、上述的组合或类似的材料。在一些实施例中，可使用类似于第一栅极间隔物层209的工艺及材料形成第二栅极间隔物232于第一栅极间隔物层209之上。在一些实施例中，在形成第二栅极间隔物232之前，可掩蔽一些栅极以避免于其上形成第二间隔物层。举例而言，于图9中，第二间隔物层仅形成于虚设栅极堆叠221上。在实施例中，第一栅极间隔物层209包括一或多层的SiOCN而第二栅极间隔物层包括SiN。在一些实施例中，第一栅极间隔物层的厚度约为3nm至15nm(例如:约为8nm)，第二栅极间隔物层的厚度约为3nm至15nm(例如:约为8nm)。
于图10中，异向性地(anisotropically)蚀刻第一栅极间隔物层209以沿着虚设栅极堆叠201/211/221的侧壁形成第一栅极间隔物210/220/230。在上述蚀刻工艺中，可移除第一栅极间隔物层209的横向(lateral)部分以露出半导体材料200以及虚设栅极堆叠201/211的第二硬掩模208/218的顶表面。
于移除第一栅极间隔物层209的横向部分的工艺中，由于与工艺变异相关的蚀刻速率差异以及栅极负载变异，导致虚设栅极堆叠201相较于虚设栅极堆叠211/221被蚀刻得更多。举例而言，虚设栅极堆叠211比虚设栅极堆叠201还宽。因此，从第二硬掩模218顶部移除第一栅极间隔物层209的多余部分所花的时间会比从第一虚设栅极堆叠201的第二硬掩模208顶部移除第一栅极间隔物层209的多余部分所花的时间还要长。因此，当异向性地蚀刻第一栅极间隔物层209时，将移除第二硬掩模208上的第一栅极间隔物层209的部分，且在仍然还在蚀刻第二虚设栅极堆叠211上的第一栅极间隔物层209的时候可能会开始蚀刻第二硬掩模208。在图10所绘示的例子中，于移除第一栅极间隔物层209的多余部分的工艺中非预期性地移除了约5nm的第一虚设栅极堆叠201的第二硬掩模208。
第三虚设栅极堆叠221的宽度类似于第一虚设栅极堆叠201。然而，第三虚设栅极堆叠221具有沉积于其上的第二栅极间隔物232，其可于第三虚设栅极堆叠221上避免第一栅极间隔物层209的横向部分的选择性蚀刻。
因此，第一虚设栅极堆叠201的栅极高度(包括硬掩模206/208，不包括虚设栅极介电质202)为高度D14，在一些实施例中高度D14可约为100nm至180nm(例如:约为140nm)。第二虚设栅极堆叠211的栅极高度(包括硬掩模216/218，不包括虚设栅极介电质212)为高度D15，在一些实施例中高度D15可约为135nm至215nm(例如:约为175nm)。第三虚设栅极堆叠221的栅极高度(包括硬掩模226/228以及第一栅极间隔物230与第二栅极间隔物232，不包括虚设栅极介电质222)为高度D16，在一些实施例中高度D16可约为150nm至250nm(例如:约为200nm)。然而，此些尺寸仅为例子且可使用任何适当的尺寸。
请参照图11，可使用任何适当的工艺形成外延源极/漏极区240邻近于虚设栅极(例如:所绘示的虚设栅极堆叠201)。外延源极/漏极区240亦可称为外延源极/漏极结构240。在一些实施例中，可于源极/漏极区中的半导体材料200中蚀刻出凹陷(未绘示于图中)，且可于上述凹陷中形成外延结构以形成外延源极/漏极结构240。在一些实施例中，于上述凹陷中使用有机金属化学气相沉积(metal-organic CVD(MOCVD))、分子束外延(molecular beam epitaxy(MBE))、液相外延(liquid phase epitaxy(LPE))、气相外延(vapor phase epitaxy(VPE))、选择性外延成长(selective epitaxial growth(SEG))、上述的组合或类似的方法外延地成长外延源极/漏极结构240。外延源极/漏极结构240可包括任何适当的材料，例如:任何适用于n型场效晶体管(例如:鳍式场效晶体管)的材料。举例而言，若半导体材料200为硅，外延源极/漏极结构240可包括硅、SiC、SiCP、SiP或类似的材料。外延源极/漏极结构240可具有从相应的半导体材料200的表面凸起的表面且可具有晶面(facets)。在一些实施例中，形成外延源极/漏极结构240于半导体材料200中，使得虚设栅极堆叠201/211/221的每一者可被设置于相应的相邻成对的外延源极/漏极结构240之间。在一些实施例中，未于晶粒的非主动区中(例如:设置虚设栅极堆叠221的地方)形成外延源极/漏极结构240。可于晶粒的输入/输出区中的虚设栅极堆叠221的邻侧上形成或不形成外延源极/漏极结构240。
可以原位(in situ)掺杂的方式于形成期间掺杂外延源极/漏极结构240，或者在形成之后使用适当的n型或p型掺质掺杂外延源极/漏极结构240。
图12-图16根据一些实施例绘示出栅极替换工艺。图20-图26(于后文将进一步描述之)根据其他的实施例绘示出栅极替换工艺。由于在蚀刻虚设栅极堆叠的硬掩模的步骤中使用了导热片，可达到较为一致的栅极高度。
图12绘示出沉积于虚设栅极结构之间以保护源极/漏极外延结构240与半导体材料200的光致抗蚀剂250。可使用任何适当的方法沉积光致抗蚀剂250。在一些光致抗蚀剂250覆盖虚设栅极201/211/221的实施例中，可将光致抗蚀剂250图案化以露出虚设栅极201/211/221的每一者的顶部。残留于栅极结构201/211/221之间的光致抗蚀剂250将具有取决于相邻栅极之间栅极高度与栅极间距(gate spacing)的差异的高度与顶表面轮廓(contour)。
图13绘示出移除第二硬掩模208/218/228以及移除第一硬掩模206/216/226(参见如图12)。可将结构放置于蚀刻腔体(例如:前文以图1至图7D说明的蚀刻腔体10)中，蚀刻腔体具有导热片(例如:导热片60夹置(interposed)于介环与静电吸盘之间)。导热片被配置来将热从晶片200的端缘散逸出来以于栅极负载上(gate loading)达到较为一致的蚀刻。
如前文所述，半导体材料200可对应图1至图7D的晶片52。根据一些实施例，可以多个阶段进行前述的蚀刻第一硬掩模206/216/226以及第二硬掩模208/218/228的蚀刻步骤。所使用的蚀刻剂气体可包括CH3F。蚀刻剂气体亦可包括C4F6、CF4、CO、CHF3、C4F8、CH2F2及/或SF6。可将氧气(O2)加入工艺气体中以减慢蚀刻速率。
由于栅极负载效应(举例而言，虚设栅极堆叠211比虚设栅极堆叠201还要宽，或者虚设栅极堆叠201比虚设栅极堆叠221还要短)，晶片200上可能会有不同的蚀刻速率。此外，由于可以数个阶段进行蚀刻步骤，腔体空载时间(idle time)可能会影响蚀刻速率。举例而言，第一阶段的蚀刻步骤可包括蚀刻虚设栅极堆叠221(以及类似的栅极)上的第二栅极间隔物232的横向部分。第二阶段的蚀刻步骤可包括蚀刻虚设栅极堆叠221(以及类似的栅极堆叠)上的残留的第一栅极间隔物230的横向部分(其原先被第二栅极间隔物232覆盖)。第三阶段的蚀刻步骤可包括从虚设栅极堆叠201/211/221的每一者各自蚀刻掉第二硬掩模208/218/228。第四阶段的蚀刻步骤可包括从虚设栅极堆叠201/211/221的每一者各自蚀刻掉第一硬掩模206/216/226。
每一蚀刻阶段可将特定材料视为蚀刻目标，例如各硬掩模。然而，亦可经由上述蚀刻阶段部分地或完全消耗其他未被视为目标的材料。举例而言，可经由上述蚀刻阶段消耗光致抗蚀剂250。在另外的例子中，视第二栅极间隔物232为目标的第一阶段的蚀刻步骤可顺便蚀刻虚设栅极堆叠201/211各自的第二硬掩模208以及218的部分。类似地，蚀刻第一栅极间隔物230的步骤可顺便蚀刻部分的第二硬掩模208与218及/或部分的第一硬掩模206与216。
在一些实施例中，多阶段的蚀刻步骤(multistage etch)于各阶段之间可具有腔体空载时间。举例而言，腔体空载时间可被用来清洗以及保养腔体、交换工艺气体或者使腔体可于蚀刻阶段之间冷却。随着腔体空载时间增加，接续的蚀刻阶段的蚀刻速率可能因为温度下降而增加。
导热片(例如:导热片60)于腔体空载时间的期间提供晶片端缘以及介环连续的散热机制(heat dissipation mechanism)。导热片60使得晶片上的蚀刻速率由于较佳的温度一致性而变得较为稳定。在没有导热片60的情况下，在腔体空载期间，晶片200的端缘相较于晶片200的冷却的中心部分将会过热。上述过热的情况将于晶片端缘造成高温下的低蚀刻速率，且可能会加重栅极高度上的栅极负载差异的效应。由于这样的差异，较易受蚀刻剂影响的窄栅极可能变成太短(矮)并造成栅极短路。然而，通过导热片60，在腔体空载时间之后，晶片200上具有更一致的蚀刻速率，且由栅极负载效应所引起的栅极高度差异可经由使蚀刻速率更为一致而得到改善。
后文将参照图27A至图30B说明导热片60所实现的效果。
请参照图13，接续于上述蚀刻步骤之后，以任何适当的工艺移除任何残留的光致抗蚀剂250。虚设栅极电极204/214/224的顶表面被露出。虚设栅极201/211/221各自被过蚀刻了约为3-7nm(例如:5nm)的高度D19。由于栅极负载效应所引起的附带的蚀刻，虚设栅极电极204被附带地蚀刻了约为3-7nm(例如:5nm)的高度D17。在此例子中，栅极高度D11(图9)约为95nm，虚设栅极电极204的新的栅极高度约为90nm。类似地，由于栅极负载效应所引起的附带的蚀刻，虚设栅极电极214被附带地蚀刻了约为1-5nm(例如:3nm)的高度D18。在此例子中，栅极高度D11(图9)约为95nm，虚设栅极电极214的新的栅极高度约为87nm。由于过蚀刻虚设栅极堆叠221，在栅极高度D11约为95nm的此例子中，虚设栅极电极224的新的栅极高度约为90nm。
经由在蚀刻工艺中使用导热片(例如:导热片60)，端部装置中栅极高度差异可小于约3.0至6.5nm。
接下来，如图14所示，形成蚀刻停止层(未绘示于图中)以及第一层间介电层(interlayer dielectric，ILD)260于虚设栅极201/211/221之上并于虚设栅极201/211/221旁边以及外延源极/漏极区240上的空间中。在一些实施例中，层间介电层260为以流动式化学气相沉积法(flowable CVD)所形成的可流动的膜层。在一些实施例中，层间介电层260由介电材料(例如:磷硅酸盐玻璃(Phospho-Silicate Glass(PSG))、硼硅酸盐玻璃(Boro-Silicate Glass(BSG))、硼掺杂磷硅酸盐玻璃(Boron-Doped Phospho-SilicateGlass(BPSG))、无掺杂硅玻璃(undoped Silicate Glass(USG))或类似的材料)所形成，可以任何适当的方法(例如:化学气相沉积法、等离子体辅助化学气相沉积法(PECVD)、上述的组合或类似的方法)沉积层间介电层260。在一些实施例中，在图案化层间介电层260以形成开口(为后续形成接点所用)时，使用蚀刻停止层作为终止层。因此，可选择蚀刻停止层的材料，使得蚀刻停止层的材料的蚀刻速率低于层间介电层260的材料。
请参照图15，可进行平坦化工艺(例如:化学机械研磨工艺(CMP))以使层间介电层260的顶表面与虚设栅极201/211/221的顶表面对齐。在平坦化工艺之后，虚设栅极电极204/214/224的顶表面于层间介电层260露出。虚设栅极电极204/214/224的每一者的高度平坦化成最短(矮)的虚设栅极电极的高度。在本例子中，其为高约为90nm的虚设栅极电极204。因为于蚀刻第一硬掩模206/216/226以及第二硬掩模208/218/228的工艺中使用导热片60，栅极高度的整体平均较高，而较佳地保持了栅极高度。换句话说，上述栅极(尤其包括因栅极负载效应所产生的最短(矮)栅极)将高于其在没有使用导热片60的蚀刻时的高度。
接着，如图16所示，使用金属栅极301/311/321各自替换虚设栅极201/211/222。作为上述替换步骤的部分，使用金属栅极电极304/314/324各自替换图15的虚设栅极电极204/214/224，并使用栅极介电层302/312/322各自替换虚设栅极介电质202/212/222。此外，金属栅极电极304/314/324经凹蚀，且自对准(self-align)接点绝缘层306/316/326形成于金属栅极电极304/314/324的每一者上。
可经由任何适当的工艺以将虚设栅极201/211/221替换成金属栅极301/311/321。在一些实施例中，可使用适当的蚀刻剂以及蚀刻技术于各第一栅极间隔物210/220/230之间进行蚀刻以移除虚设栅极电极205/215/225与虚设栅极介电质202/212/222而移除虚设栅极201/211/221。虚设栅极电极与虚设栅极介电质的移除于第一栅极间隔物之间形成了凹陷(未绘示于图中)。
在一些实施例中，共形地沉积栅极介电层302/312/322于上述凹陷中以及层间介电层260之上。在一些实施例中，栅极介电层302/312/322包括氧化硅、氮化硅或上述的复层。在其他的实施例中，栅极介电层302/312/322包括高介电常数(high-k)介电材料，在此些实施例中，栅极介电层302/312/322的介电常数(k value)大于约7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐(silicate)以及上述的组合。栅极介电层302/312/322的形成方法可包括分子束沉积(Molecular-Beam Deposition(MBD))、原子层沉积、等离子体辅助化学气相沉积、上述的组合或类似的方法。栅极介电层302/312/322可延伸于层间介电层260的表面上，其将于后续工艺中被移除。
接着，栅极电极304/314/324由沉积于栅极介电层302/312/322上并填充上述凹陷的剩余部分的材料所形成。栅极电极304/314/324可由包含金属的材料所形成，例如:TiN、TaN、TaC、TiC、TiO、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、上述的组合或上述的复层(multi-layers)。在以栅极电极材料填充上述凹陷之后，可进行平坦化工艺(例如:化学机械研磨工艺)以移除栅极介电层302/312/322以及栅极电极材料的多余的部分，上述多余的部分位于层间介电层260的顶表面上。
虽然未绘示于图中，栅极电极304/314/324可包括一系列的一或多个堆叠的膜层(未绘示于图中)。可共形地沉积上述堆叠的膜层于上述凹陷中、于栅极电极302/312/322的侧壁以及底部上以及于层间介电层260的顶表面上。可以共形沉积法(例如:原子层沉积或化学气相沉积)形成上述堆叠的膜层，且其在工艺变异内可具有大抵上均匀的厚度。上述堆叠的膜层可包括扩散阻挡层以及扩散阻挡层上的一或多个功函数层(work functionlayers)。扩散阻挡层可由氮化钛(TiN)或氮化铊(thallium nitride)所形成。功函数层决定栅极的功函数，且可包括至少一膜层或由不同材料所形成的多个膜层。可根据相应的鳍式场效晶体管是n型鳍式场效晶体管或者是p型鳍式场效晶体管来选择功函数层的具体的材料。举例而言，当鳍式场效晶体管为n型鳍式场效晶体管时，功函数层可包括AlTiC的膜层。当鳍式场效晶体管为p型鳍式场效晶体管时，功函数层可包括AlTiN及/或AlTiC的膜层。在沉积功函数层之后，可形成阻挡层(未绘示于图中)，其可为另一个TiN的膜层。在阻挡层之后，可沉积如前文所述的栅极电极材料于残留的凹陷内。
在一些实施例中，可同时形成栅极介电层302/312/322，使得栅极介电层302/312/322由相同的材料所形成，且可同时形成栅极电极304/314/324，使得栅极电极304/314/324由相同的材料所形成。然而，在其他实施例中，可以各别的工艺形成栅极介电层302/312/322，使得栅极介电层302/312/322可由不同的材料所形成，且可以各别的工艺形成栅极电极304/314/324，使得栅极电极304/314/324可由不同的材料所形成。当使用各别工艺时，可使用不同的掩蔽步骤(masking steps)掩蔽及露出适当的区域。
在一些实施例中，可使用适当的蚀刻剂以及蚀刻技术部分地蚀刻栅极电极，以凹蚀栅极电极304/314/324而形成第二凹陷。可沉积自对准接点绝缘层于上述凹陷中以及于层间介电层260之上。自对准接点绝缘层可由SiN、氮氧化硅、碳氮化硅、SiOCN、上述的组合或类似的材料所形成。在形成自对准接点绝缘层之后，可进行平坦化工艺(例如:化学机械研磨工艺)以移除自对准接点绝缘层的多余的部分(上述多余的部分在层间介电层260的顶表面上)，藉此而形成自对准接点绝缘层306/316/326。在一些实施例中，可进一步凹蚀自对准接点绝缘层306/316/326，且相同或不同材料(如前文列出的自对准接点绝缘层的材料)的盖层(未绘示于图中)形成于自对准接点绝缘层306/316/326之上。自对准接点绝缘层306/316/326可于形成自对准接点(self-aligned contacts)时被用来保护栅极301/311/321。
图17-图19根据一些实施例绘示出自对准接点的形成，例如:图19的自对准接点371/372。将图16所绘示的结构扩大以包括另外两个逻辑型栅极301。使用如前述关于第一层间介电层260的材料以及工艺沉积第二层间介电层360于第一层间介电层260之上，于此将不再重述。硬掩模365形成于第二层间介电层360上。硬掩模365可由任何适当的材料所形成，例如:氧化物或氮化物(例如:氮化钛)。可形成光致抗蚀剂(未绘示于图中)于硬掩模365上并将其图案化以于硬掩模365中形成开口，接着使用任何适当的蚀刻技术将上述开口传递至第二层间介电层360以及第一层间介电层260以形成接点开口361。可于一相同的工艺中同时形成或于不同的工艺中形成全部的接点开口361。上述蚀刻停止层(未绘示于图中)提供为了形成接点开口361的终止蚀刻的功能。由于自对准接点绝缘层306/316/326，接点开口361可部分地位于栅极(例如:栅极301以及311)上，而不会在露出后伤害栅极。在移除上述蚀刻停止层后，接点开口361露出外延源极/漏极区240。
在图17绘示的例子中，产生接点开口361的工艺可部分地蚀刻栅极301与311。左边与右边的栅极301与接点开口361重叠，且朝向接点开口361的端缘被部分地蚀刻。中间的栅极301于整个接点开口361上被部分地蚀刻。可于栅极间隔物与其他不同材料的介面处(interface)测量栅极的栅极高度-在所绘示的实施例中为栅极间隔物210/220/230与相应的自对准接点绝缘层306/316/326的介面处。从层间介电层260的顶表面至左侧栅极301的栅极高度的距离D21可约为16nm至22nm。从层间介电层260的顶表面至中间栅极301的栅极高度的距离D22可约为12nm至20nm。左侧栅极与中间栅极的栅极高度之间的距离D23可约为3nm至6nm。然而，应理解的是，此些尺寸仅是例子，且可使用任何适当的尺寸。在一些实施例中，经由在蚀刻工艺中使用导热片(例如:导热片60)，端部装置中的栅极高度差异可小于约3.0至6.5nm。
栅极311上的接点开口361绘示出与一栅极(栅极311)重叠但不与相邻的栅极(右侧栅极301)重叠的自对准接点开口。
如图18所示，形成导电材料370于接点开口361中。可以任何适当的技术移除硬掩模365。衬层(例如:扩散阻挡层、粘合层或类似的膜层，未绘示于图中)以及导电材料370形成于开口361中。衬层可包括钛、氮化钛、钽、氮化钽或类似的材料。导电材料370可为铜、铜合金、银、金、钨、铝、镍或类似的材料。
于图19中，可进行平坦化工艺(例如:化学机械研磨工艺)以从层间介电层360的顶表面移除多余的材料。残留的衬层以及导电材料370于上述开口中形成接点371以及372。在一些实施例中，可于较早的工艺中于外延源极/漏极区240上形成硅化物于外延源极/漏极区240以及接点371/372之间的介面处。接点371/372是物理并电性耦合至相应的外延源极/漏极区240的结构。可使用类似的工艺和材料形成其他接点(未绘示于图中)以物理并电性耦合至栅极电极。
图20-图26根据一些实施例绘示出栅极替换工艺。由于在蚀刻虚设栅极堆叠的硬掩模的步骤中使用了导热片，可达到较为一致的栅极高度。
图20接续假设已进行至如前述的图11的步骤的工艺。于图20中，层间介电层260形成于包括虚设栅极堆叠201/211/221、外延源极/漏极区240以及半导体材料200的结构上。可使用前文以图14说明的工艺以及材料形成层间介电层260，将不再重复说明。
于图21中，平坦化层间介电层260以移除虚设栅极堆叠221上的第二栅极间隔物232以及虚设栅极堆叠221上的第一栅极间隔物230。进一步平坦化层间介电层260直到露出所有虚设栅极的第二硬掩模208/218/228。在一些实施例中，一些栅极的第二硬掩模208/218/228可被完全移除。在一些实施例中，更进一步平坦化层间介电层260直到露出一或多个栅极的第一硬掩模206/216/226或虚设栅极电极204/214/224。可使用前文以图15说明的工艺以及材料进行平坦化，将不再重复说明。
图22绘示出移除第二硬掩模208/218/228以及第一硬掩模206/216/226的蚀刻工艺。类似于前文以图13说明的蚀刻工艺，可使用如前述的工艺以及材料以数个阶段进行蚀刻，将不再重复说明。由于栅极负载，可于图22的虚设栅极中看到虚设栅极高度204/214/224的差异。然而，由于在介环与静电吸盘之间使用了导热片(例如:导热片60)，晶片的端缘于腔体空载时间的期间可保持在较为一致的温度，因此相较于没有使用导热片的情况可具有较为一致的蚀刻。
图23绘示出移除虚设栅极201/211/221并以栅极301/311/321替换之。可使用前文以图16说明的工艺以及材料进行上述虚设栅极201/211/221的移除及替换步骤而不会再重复说明。此外，可凹蚀上述的替换栅极，且自对准接点绝缘层306/316/326可形成于栅极间隔物210/220/230之间的每一个凹陷中。应注意的是，自对准接点绝缘层306/316/326亦可形成于栅极上的层间介电层260的凹陷中，其原先容纳第一以及第二硬掩模(参见图21)。
图24绘示出接点开口361的形成。可使用如前文关于图17的接点开口361的那些工艺以及材料形成接点开口361，将不再重复说明。左侧栅极301高度与中间栅极301高度之间的距离D23可约为3nm至6nm。
如前文于图12-图19以及图20-图24中所述，使用栅极301/311/321替换虚设栅极201/211/221，且形成接点开口361于数个栅极301之上。如前文所述，栅极301的宽度(栅极间隔物之间)小于100nm。应理解的是，接点开口亦可形成于数个宽度大于100nm的栅极上，例如:所绘示的栅极311。经由使用导热片改善蚀刻速率的一致性(均匀度)，可减轻栅极负载效应。在两个例子中，栅极高度差都可小于约3至6.5nm(例如:约6nm)。
请参照图25以及图26，以导电材料370形成接点371以及372。可使用前文以图18以及图19说明的工艺以及材料形成接点371以及372，将不再重复说明。
图27A以及图27B绘示出当使用导热片(例如:前述的导热片60)时晶片上的蚀刻速率变异。图27A以及图27B为于晶片上不同资料点的蚀刻速率的地形图(topographicalmaps)。提供等值线(Contour lines)以在所提供的标度(scale)上使落入所定义的范围中的蚀刻速率的等值线相关联。
图27A绘示出于使用导热片的第一测试蚀刻中的蚀刻速率。图27B绘示出于使用导热片的第二测试蚀刻中的蚀刻速率，第一测试中的平均蚀刻速率为5.8nm/min。于第一测试中，三个标准差内(3-sigma)的蚀刻速率为5.8nm±1.6nm/min，表示机率性的(probabilistic)蚀刻速率变异约为56％。于第一测试中，总蚀刻速率测量范围为2.0nm/min，表示测量值的蚀刻速率变异约为17％。
如图27B所示，第二测试中的平均蚀刻速率为6.0nm/min。于第二测试中，三个标准差内的蚀刻速率为6.0nm±17nm/min，表示机率性的蚀刻速率变异约为55.8％。于第二测试中，总蚀刻速率测量范围为1.8nm/min，表示测量值的蚀刻速率变异约为15.3％。
相较于没有导热片的情况下的蚀刻速率，若其他因素全部维持不变，没有导热片的蚀刻速率在三个标准差内为4.3nm±3.7nm/min至约4.4nm±3.5nm/min，表示机率性的蚀刻速率变异约为164.8％至170.6％。没有导热片的蚀刻速率的测量范围为3.8nm/min至4.2nm/min，表示测量值的蚀刻速率变异为44-49％。
表1并列比较此些数值。
表1
因此，当使用导热片(例如:导热片60)时，有利地改善了晶片上的蚀刻速率变异而具有较小的变异。
图28A至图30B绘示出栅极硬掩模蚀刻工艺的晶片资料。以“A”结尾的图(图28A、图29A以及图30A)绘示出多晶硅虚设栅极电极高度。以“B”结尾的图绘示出硬掩模层厚度，其中上述硬掩模位于上述多晶硅虚设栅极电极之上。图28A至图30B提供于晶片上分散的测量点的栅极高度或硬掩模厚度的地形图。提供等值线于每一地形图上并关联于栅极高度或硬掩模厚度数值的标度(scale)。在每一个图的下方提供用于测量读数的统计资料。
请参照图28A以及图28B，此测量数值对应于在蚀刻工艺中蚀刻硬掩模层之前的晶片。平均栅极高度为97.90nm。三个标准差范围为±3.99nm，表示机率性的栅极高度变异为8.2％。测量数值总范围为7.45nm，表示栅极高度测量数值中的变异约为7.6％。至于硬掩模厚度，平均硬掩模厚度为77.77nm。三个标准差范围为±3.75nm，表示机率性的硬掩模厚度变异为7.0％。测量数值总范围为3.11nm，表示硬掩模厚度测量数值中的变异约为4.0％。
表2将图28A以及图28B的数值与一个没有导热片的测试中的类似的晶片测量值并列比较。
表2
请参照图29A以及图29B，此测量数值对应于移除硬掩模的蚀刻阶段后的晶片。在蚀刻后，平均栅极高度为92.63nm。三个标准差范围为±3.44nm，表示机率性的栅极高度变异为7.4％。测量数值总范围为6.03nm，表示栅极高度测量数值中的变异约为6.5％。在蚀刻后，平均硬掩模厚度为2.16nm。三个标准差范围为±0.43nm，表示机率性的硬掩模厚度变异约为39.8％。测量数值总范围为0.67nm，表示硬掩模厚度测量数值中的变异约为31.0％。
表3将图29A以及图29B的数值与一个没有导热片的测试中的类似的晶片测量值并列比较。
表3
请参照图30A以及图30B，所提供的测量数值对应于当使用导热片时，在移除硬掩模的蚀刻阶段之后(图29A以及图29B)的晶片以及在上述蚀刻阶段(图28A以及图28B)之前的晶片之间的逐点差量(point-by-point delta)。此些数值呈现了虚设栅极高度缩减了多少以及硬掩模被蚀刻了多少。蚀刻之前以及之后的平均栅极高度上的差异为5.27nm。三个标准差范围为±1.33nm，表示机率性的栅极高度蚀刻变异约为50.4％。栅极高度移除的测量数值总范围为2.19nm，表示栅极高度测量数值中的变异约为41.6％。在蚀刻后，蚀刻之前以及之后的平均硬掩模厚度上的差异为75.61nm。三个标准差范围为±2.46nm，表示机率性的硬掩模厚度移除变异约为6.4％。硬掩模移除的测量数值总范围为3.07nm，表示硬掩模厚度测量数值中的变异约为4.1％。
表4将图30A以及图30B的数值与一个没有导热片的测试中的类似的晶片测量值并列比较。
表4
在没有导热片的情况下，栅极高度移除的范围(对应于表4)为4.39nm，其为平均值的119.6％，相较之下，当使用导热片时则为2.19nm，其为平均值的41.6％。因此，当使用导热片(例如:导热片60)时，有利地改善了晶片上的栅极高度变异而具有较少的变异。
实施例经由在介环与静电吸盘之间使用导热片而提供了横跨整个晶片上较为一致的蚀刻速率。上述导热片提供连续的被动热路径，以将热从介环以及晶片端缘散逸至静电吸盘。在一些实施例中，主动冷却机构可位于静电吸盘中。导热片有助于将接触或靠近晶片的各元件的温度维持在较为一致的状态。由于温度可能会影响蚀刻速率(例如:蚀刻虚设栅极形成物上的硬掩模)，因此可得到较一致的蚀刻速率。此外，发现导热片的好处在于其可有助于横跨整个晶片上的蚀刻速率均匀性而不仅是在端缘。实施例于蚀刻工艺中使用导热片并经由移除虚设栅极电极上的硬掩模层进行栅极替换。由于导热片的使用，在整个蚀刻过程中栅极高度保持得更好，且栅极负载对于栅极高度的影响较小。在移除硬掩模之后，可移除并替换虚设栅极电极。接着可形成接点至源极/漏极区以及栅极电极。
一实施例为一种蚀刻腔体平台，其包括静电吸盘、围绕上述静电吸盘的遮蔽环以及上述遮蔽环的第一嵌入段差上的介环。上述介环亦与静电吸盘的嵌入段差重叠。上述介环于其与上述静电吸盘的嵌入段差重叠的一部分中具有底部嵌入段差。一或多个导热片夹置于介环以及静电吸盘之间。上述一或多个导热片邻近于上述介环的底部嵌入段差与上述静电吸盘的嵌入段差，上述一或多个导热片的热传导率高于上述遮蔽环。
在一实施例中，上述蚀刻腔体平台还包括上述遮蔽环上的顶轴环(top collarring)。
在一实施例中，上述导热片贴合至上述静电吸盘的嵌入段差。
在一实施例中，上述导热片贴合至上述介环的底部嵌入段差。
在一实施例中，上述导热片贴合至上述介环的底部嵌入段差，且上述导热片贴合至上述静电吸盘的嵌入段差。
在一实施例中，上述导热片包括热传导率约为4至6W/m·K的硅氧材料(siliconematerial)与金属填充物材料。
在一实施例中，上述静电吸盘被配置来持定/支撑一晶片并使上述晶片突出上述静电吸盘顶表面的外侧端缘，且所配置的上述导热片具有垂直地对齐于上述晶片的突出端的一部分。
一实施例为一种方法，其包括将导热片安装至蚀刻腔体中。上述方法亦包括将阶梯形的介环安装至上述蚀刻腔体中，使得上述导热片夹置于上述蚀刻腔体的阶梯形的介环与静电吸盘之间。上述导热片的热传导率高于与上述阶梯形介环接触的蚀刻腔体的其他元件。
在一实施例中，上述方法还包括于安装上述阶梯形的介环之后将顶轴环安装至上述蚀刻腔体中。
在一实施例中，上述方法还包括修改原有的介环以于原有的介环的内侧底部端缘产生底部段差。上述底部段差的尺寸根据上述导热片而定。上述原有介环的修改产生上述阶梯形的介环。
在一实施例中，上述导热片包括弹性体材料以及金属填充物材料。
在一实施例中，上述阶梯形的介环包括于上述阶梯形的介环的内侧底部端缘的底部嵌入段差。上述导热片被配置来接合上述阶梯形的介环的底部段差。
在一实施例中，上述方法还包括于上述蚀刻腔体中蚀刻晶片以及将热从上述阶梯形的介环经由上述导热片散逸至上述静电吸盘。
一实施例为一种方法，其包括提供蚀刻剂气体于蚀刻腔体中。上述蚀刻腔体中具有晶片。以上述蚀刻剂气体产生等离子体。使用上述等离子体蚀刻上述晶片上的结构。将热从上述蚀刻腔体的介环经由导热片散逸至上述蚀刻腔体的静电吸盘。上述导热片的传热性(heat transfer)高于与上述介环接触的上述腔体的其他元件。
在一实施例中，上述方法还包括在蚀刻之前移走上述介环、安装上述导热片以及重置上述介环。
在一实施例中，上述蚀刻还包括经由上述导热片将热从上述晶片的端缘散逸出。
在一实施例中，上述导热片包括弹性体材料以及金属填充物材料。
在一实施例中，上述蚀刻还包括蚀刻第一多个虚设栅极各自的硬掩模层。上述硬掩模层位于此些虚设栅极各自的虚设栅极电极上。
在一实施例中，上述蚀刻还包括附带地蚀刻此些虚设栅极各自的虚设栅极电极，以移除上述虚设栅极电极各自的第一部分。
在一实施例中，每一虚设栅极电极的第一部分的厚度为4nm至6.5nm。
上述内容概述许多实施例的特征，因此任何本领域普通技术人员，可更加理解本公开实施例的各面向。任何本领域普通技术人员，可能无困难地以本公开实施例为基础，设计或修改其他工艺及结构，以达到与本公开实施例相同的目的及/或得到相同的优点。任何本领域普通技术人员也应了解，在不脱离本公开实施例的构思和范围内做不同改变、代替及修改，如此等效的创造并没有超出本公开实施例的构思及范围。

Claims (1)

1.一种蚀刻腔体平台，包括:
一静电吸盘；
一遮蔽环，环绕该静电吸盘；
一介环，于该遮蔽环的一第一嵌入段差上，该介环重叠于该静电吸盘的一嵌入段差，该介环于重叠于该静电吸盘的嵌入段差的一部分中具有一底部嵌入段差；以及
一或多个导热片，夹置于该介环与该静电吸盘之间，该一或多个导热片邻近于该介环的底部嵌入段差以及该静电吸盘的嵌入段差，该一或多个导热片具有高于该遮蔽环的一热传导率。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6524536B2 (ja) * 2016-11-09 2019-06-05 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法
JP7132042B2 (ja) * 2018-09-10 2022-09-06 株式会社ディスコ 加工装置
JP7370228B2 (ja) * 2019-11-22 2023-10-27 東京エレクトロン株式会社 プラズマ処理装置
US20220108908A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Shadow ring kit for plasma etch wafer singulation process
KR102327270B1 (ko) * 2020-12-03 2021-11-17 피에스케이 주식회사 지지 유닛, 기판 처리 장치, 그리고 기판 처리 방법
KR20230094576A (ko) * 2021-12-21 2023-06-28 삼성전자주식회사 링 어셈블리, 기판 지지 장치 및 이를 포함하는 플라즈마 처리 장치
WO2024097679A1 (en) * 2022-11-03 2024-05-10 Lam Research Corporation Systems and methods for increasing a heat transfer contact area associated with an edge ring

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6364957B1 (en) * 1997-10-09 2002-04-02 Applied Materials, Inc. Support assembly with thermal expansion compensation
JP4151749B2 (ja) 1998-07-16 2008-09-17 東京エレクトロンＡｔ株式会社 プラズマ処理装置およびその方法
US6466426B1 (en) * 1999-08-03 2002-10-15 Applied Materials Inc. Method and apparatus for thermal control of a semiconductor substrate
US6399507B1 (en) * 1999-09-22 2002-06-04 Applied Materials, Inc. Stable plasma process for etching of films
KR100635975B1 (ko) * 2000-02-14 2006-10-20 동경 엘렉트론 주식회사 플라즈마 처리 장치 및 방법과, 플라즈마 처리 장치용 링 부재
JP4592916B2 (ja) * 2000-04-25 2010-12-08 東京エレクトロン株式会社 被処理体の載置装置
US6583980B1 (en) * 2000-08-18 2003-06-24 Applied Materials Inc. Substrate support tolerant to thermal expansion stresses
US20040261946A1 (en) * 2003-04-24 2004-12-30 Tokyo Electron Limited Plasma processing apparatus, focus ring, and susceptor
US7993460B2 (en) * 2003-06-30 2011-08-09 Lam Research Corporation Substrate support having dynamic temperature control
US7595972B2 (en) * 2004-04-09 2009-09-29 Varian Semiconductor Equipment Associates, Inc. Clamp for use in processing semiconductor workpieces
KR100610010B1 (ko) 2004-07-20 2006-08-08 삼성전자주식회사 반도체 식각 장치
US7250373B2 (en) * 2004-08-27 2007-07-31 Applied Materials, Inc. Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
US7436645B2 (en) * 2004-10-07 2008-10-14 Applied Materials, Inc. Method and apparatus for controlling temperature of a substrate
JP5035884B2 (ja) * 2007-03-27 2012-09-26 東京エレクトロン株式会社 熱伝導シート及びこれを用いた被処理基板の載置装置
SG188141A1 (en) * 2008-02-08 2013-03-28 Lam Res Corp A protective coating for a plasma processing chamber part and a method of use
US8449679B2 (en) * 2008-08-15 2013-05-28 Lam Research Corporation Temperature controlled hot edge ring assembly
JP5357639B2 (ja) * 2009-06-24 2013-12-04 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
JP2011181677A (ja) 2010-03-01 2011-09-15 Tokyo Electron Ltd フォーカスリング及び基板載置システム
JP5619486B2 (ja) * 2010-06-23 2014-11-05 東京エレクトロン株式会社 フォーカスリング、その製造方法及びプラズマ処理装置
JP5741124B2 (ja) * 2011-03-29 2015-07-01 東京エレクトロン株式会社 プラズマ処理装置
US20140034242A1 (en) * 2012-07-31 2014-02-06 Lam Research Corporation Edge ring assembly for plasma processing chamber and method of manufacture thereof
JP2014107387A (ja) * 2012-11-27 2014-06-09 Tokyo Electron Ltd 載置台構造及びフォーカスリングを保持する方法
US9425062B2 (en) * 2013-03-14 2016-08-23 Applied Materials, Inc. Method for improving CD micro-loading in photomask plasma etching
JP6215002B2 (ja) * 2013-10-25 2017-10-18 東京エレクトロン株式会社 フォーカスリングの製造方法及びプラズマ処理装置の製造方法
US9583377B2 (en) * 2013-12-17 2017-02-28 Lam Research Corporation Installation fixture for elastomer bands
US11127619B2 (en) * 2016-06-07 2021-09-21 Applied Materials, Inc. Workpiece carrier for high power with enhanced edge sealing
US10032661B2 (en) * 2016-11-18 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method, and tool of manufacture

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