TW201906002A - 蝕刻腔體平台 - Google Patents

蝕刻腔體平台

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TW201906002A
TW201906002A TW106143144A TW106143144A TW201906002A TW 201906002 A TW201906002 A TW 201906002A TW 106143144 A TW106143144 A TW 106143144A TW 106143144 A TW106143144 A TW 106143144A TW 201906002 A TW201906002 A TW 201906002A
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gate
thermally conductive
conductive sheet
wafer
dummy gate
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邱晴暉
洪華澧
陳璽中
柳振意
尹宗凡
邱意為
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台灣積體電路製造股份有限公司
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Abstract

藉由提供導熱片於蝕刻腔體中的介環以及靜電吸盤之間而改善了蝕刻均勻度。上述導熱片提供了連續的被動熱路徑，以將熱從介環以及晶圓端緣散逸至靜電吸盤。上述導熱片有助於將接觸或靠近晶圓之各種元件的溫度控制在較為一致的溫度。由於溫度可能會影響蝕刻速率(例如：蝕刻虛設閘極形成物上之硬罩幕)，可得到更一致的蝕刻速率。上述導熱片亦提供橫跨整個晶圓的蝕刻均勻度而並非僅限於端緣。可於蝕刻製程中使用上述導熱片以經由移除於虛設閘極電極上的硬罩幕層進行閘極替換。

Description

蝕刻腔體平台
本發明實施例係有關於一半導體製造工具，且特別有關於一種蝕刻腔體平台。
隨著積體電路尺寸不斷縮小以及對於積體電路速度的要求越來越高，電晶體需具有越來越小的尺寸以及更高的驅動電流。鰭式場效電晶體(Fin Field-Effect Transistors(FinFETs))因此被開發出來。鰭式場效電晶體包括垂直的半導體鰭片。上述半導體鰭片係被用來形成源極以及汲極區，並形成源極以及汲極區之間的通道區。淺溝槽隔離區(Shallow Trench Isolation(STI)regions)係被形成來定義半導體鰭片。半導體鰭片亦包括閘極堆疊，上述閘極堆疊係形成於半導體鰭片之側壁以及頂表面上。
在被使用於閘極後(gate-last)製程中的虛設閘極替換步驟中，可將氮化物及/或氧化物之硬罩幕層形成於如多晶矽之虛設閘極電極上。替換虛設閘極的步驟可包括蝕刻上述硬罩幕，然而，由於閘極負載效應(gate loading effects)，閘極高度可具有不同的高度以及寬度。蝕刻硬罩幕的步驟可能會使得一些閘極矮化，其係部分肇因於蝕刻腔體中之閘極負載以及蝕刻速率變異。
在電漿蝕刻製程中，先將氣體引入至反應腔體中，然後自上述氣體產生電漿。經由使用包括一或多個電極的射頻(RF，radio frequency)產生器將上述氣體解離(dissociation)成離子、自由基(free radicals)以及電子而達成上述步驟。在上述電極所產生的電場中加速上述電子，被賦能之電子撞擊氣體分子以形成額外的離子、自由基以及電子(其係撞擊其他的氣體分子)，而上述電漿最終成為自持的(self-sustaining)。上述電漿中的離子、自由基以及電子與半導體晶圓上的材料膜層以化學的方式反應以形成離開晶圓表面的副產品(residual product)而自上述晶圓蝕刻掉材料。
本發明實施例包括一種蝕刻腔體平台。上述蝕刻腔體平台包括靜電吸盤(electrostatic chuck)、圍繞上述靜電吸盤的遮蔽環(shadow ring)、以及上述遮蔽環之第一嵌入段差(inset step)上的介環(insert ring)。上述介環亦與靜電吸盤之嵌入段差重疊。上述介環於其與上述靜電吸盤之嵌入段差重疊的一部分中具有底部嵌入段差。一或多個導熱片插入於上述介環以及靜電吸盤之間。上述一或多個導熱片鄰近於上述介環之底部嵌入段差與上述靜電吸盤之嵌入段差，上述一或多個導熱片之熱傳導率高於上述遮蔽環。
本發明實施例另包括一種方法。上述方法包括將導熱片安裝至蝕刻腔體中。上述方法亦包括將階梯形的介環安裝至上述蝕刻腔體中，使得上述導熱片夾置於上述蝕刻腔體之階梯形的介環與靜電吸盤之間。上述導熱片的熱傳導率高於與 上述階梯形介環接觸的蝕刻腔體之其他元件。
本發明實施例又包括一種方法。上述方法包括提供蝕刻劑氣體於蝕刻腔體中。上述蝕刻腔體中具有晶圓。以上述蝕刻劑氣體產生電漿。使用上述電漿蝕刻上述晶圓上的結構。將熱從上述蝕刻腔體之介環經由導熱片散逸至上述蝕刻腔體之靜電吸盤。上述導熱片之傳熱性(heat transfer)高於與上述介環接觸的上述腔體之其他元件。
10‧‧‧蝕刻腔體
14‧‧‧陰極
16‧‧‧靜電吸盤
18‧‧‧遮蔽環
20‧‧‧反應腔體
22‧‧‧頂塊
24‧‧‧側壁
26‧‧‧腔體壁襯裡
28‧‧‧進氣口
32‧‧‧起銷
34‧‧‧冷卻氣體通道
38‧‧‧軸環
42‧‧‧熱電偶
44、46‧‧‧基座構件
48‧‧‧介環
50‧‧‧絕緣環
52‧‧‧晶圓
54‧‧‧頂軸環
58‧‧‧介環
60、60a、60b‧‧‧導熱片
61、61a、61b‧‧‧空孔
D0、D1、D2、D3、D4、D5、D6、D6a、D6b、D7、D8‧‧‧尺寸
V1、V2、V3、V3a、V3b、V4‧‧‧尺寸
110、120、130、140、150、160‧‧‧步驟
A-A‧‧‧剖面線
200‧‧‧半導體材料
201、211、221‧‧‧虛設閘極堆疊
202、212、222‧‧‧虛設閘極介電質
204、214、224‧‧‧虛設閘極電極
206、216、226‧‧‧第一硬罩幕
208、218、228‧‧‧第二硬罩幕
209‧‧‧第一間隔物層
210、220、230‧‧‧閘極間隔物
232‧‧‧第二間隔物
240‧‧‧源極/汲極區
250‧‧‧光阻
260‧‧‧第一層間介電層
301、311、321‧‧‧金屬閘極
302、312、322‧‧‧閘極介電層
304、314、324‧‧‧金屬閘極電極
306、316、326‧‧‧接點絕緣層
360‧‧‧第二層間介電層
361‧‧‧接點開口
365‧‧‧硬罩幕
370‧‧‧導電材料
371、372‧‧‧接點
D11、D12、D13、D14、D15、D16、D17、D18、D19、D21、D22、D23‧‧‧尺寸
W1、W2、W3‧‧‧尺寸
630‧‧‧鰭式場效電晶體
632‧‧‧基板
634‧‧‧隔離區域
636‧‧‧鰭片
638‧‧‧閘極介電質
640‧‧‧閘極電極
642、644‧‧‧源極/汲極區
以下將配合所附圖式詳述本發明實施例之各層面。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖根據一些實施例繪示出蝕刻腔體。
第2圖根據一些實施例繪示出蝕刻腔體的一平台。
第3-5圖根據不同的實施例繪示出蝕刻平台的剖面的俯視圖。
第6A-6B以及7A-7D圖根據一些實施例繪示出導熱片配置。
第8圖係為根據一些實施例之提供導熱片的流程圖。
第9-19圖根據一些實施例繪示出使用導熱片形成半導體裝置的步驟中的各中間階段。
第9-12圖以及20-26圖根據一些實施例繪示出使用導熱片形成半導體裝置的步驟中的各中間階段。
第27A以及27B圖根據其他的實施例繪示出使用導熱片之 晶圓蝕刻速率的地形圖(topographical maps)。
第28A、28B、29A、29B、30A、30B圖根據一些實施例繪示出於使用導熱片的蝕刻製程之各階段的晶圓閘極高度以及硬罩幕厚度的地形圖。
第31圖根據一些實施例繪示出鰭式場效電晶體的立體圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵。以下描述具體的元件及其排列以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，本發明實施例可能重複各種示例中的附圖標記和/或字母。上述重複是為了達到簡明和清楚的目的，而非用來限定所討論的各種實施例和/或配置之間的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
實施例在乾蝕刻製程中於晶圓之端緣提供了溫度控制以提供更為一致的蝕刻速率。在乾蝕刻製程中，靜電吸盤於製程蝕刻腔體中持定/支撐晶圓。將蝕刻劑氣體提供至上述腔體中，且以射頻產生器製造電漿並使用電壓偏置(voltage bias)控制上述電漿。數個因素可影響晶圓上任一特定點的蝕刻速率。舉例而言，於蝕刻製程中，蝕刻劑氣體的位置和可用性(availability)是變化的。溫度亦影響蝕刻速率。在一些例子中，蝕刻速率隨著溫度的升高而下降。雖然靜電吸盤的下側可具有冷卻管，但晶圓之端緣係重疊於靜電吸盤平台之端緣以保護靜電吸盤免於蝕刻劑製程的影響。介環(insert ring)係位於靜電吸盤之周邊並持定/支撐晶圓之端緣。由於此配置，晶圓之端緣的溫度可高於朝向晶圓中心的溫度。於空載腔體時間之期間，留存於介環中的熱可傳遞至晶圓端緣，使得晶圓端緣之冷卻不如晶圓中心快速。因此當重新蝕刻時，留存於晶圓端緣中的熱可能會抑制晶圓端緣區域中的蝕刻速率。
當在這樣的配置下蝕刻晶圓時，晶圓之端緣之較熱的溫度造成了於晶圓之端緣較低的蝕刻速率。這是不利的，因為用來完全蝕刻晶圓之端緣部分所延長的蝕刻時間可能造成晶圓之內部的部分蝕刻超出預期。此外，如果於晶圓之端緣要被蝕刻的材料已因製程變異而較厚，則上述問題將會進一步惡化，且在蝕刻之前以及之後所導致的結構高度差異可能會比蝕刻之前嚴重。
如後文將詳細描述之內容，將導熱片放置於介環以及靜電吸盤之間，以將熱從晶圓端緣經由介環散逸至靜電吸 盤中。因此，如後文所述，晶圓可被較均勻地蝕刻並提供橫跨多個結構的負載均勻性(loading uniformity)。
第1圖繪示出蝕刻腔體10。靜電吸盤16係於陰極14之頂部上。蝕刻腔體10於反應腔體20中配置有作為電漿源之線圈天線(coil antenna，未繪示於圖中)，反應腔體20具有頂塊(ceiling block)22、圓頂狀(dome-shaped)側壁24、腔體壁襯裡(chamber wall liner)26以及靜電吸盤16。圓頂狀側壁24以及腔體壁襯裡26可由石英所形成。腔體壁襯裡26可配置有於裝載和卸載晶圓時之晶圓葉片(paddle，未繪示於圖中)的通道開口。可將其自蝕刻腔體10移走以進行清潔。
遮蔽環(shadow ring)18位於反應腔體20中，且可以起銷(lifting pins)32將其提升到一製程位置。當裝載或卸載晶圓時，起銷32將遮蔽環18提升遠離晶圓52。冷卻氣體通道34係被提供於靜電吸盤16中且鄰近其頂表面。可經由冷卻氣體通道34循環高熱傳導率(heat conductivity)氣體(例如：氦)，以提供適當的氣體於晶圓30的底側上，以於蝕刻製程中將熱從晶圓傳遞到靜電吸盤16。靜電吸盤16亦可為水冷式(water cooled，未繪示於圖中)。靜電吸盤16通過靜電吸盤軸環(collar)38校正。經由進氣口28將蝕刻氣體提供至反應腔體20中。熱電偶42係安裝於頂塊22中以監控溫度。
為了其高溫穩定性，遮蔽環18可包括陶瓷材料，例如：石英(quartz，SiO2)。然而，當以電漿離子轟炸石英時，可能會從石英釋放出氧原子而成為汙染危害。石英環可被矽介環48以及矽頂軸環(top collar ring)54覆蓋，其可減輕或最小化 污染問題並避免遮蔽環18累積蝕刻副產物。
絕緣環50環繞陰極14以用於電性隔離。基座構件44以及46提供平台支撐。
第2圖根據一些實施例繪示出持定/支撐晶圓之蝕刻腔體的平台部分。第2圖亦繪示出上述平台的放大部分。類似的元件以如上述第1圖的方式被標記。遮蔽環18在內頂表面(朝向環的中心)上具有段差以提供用於接收介環58的接收部分，上述介環58係位於上述段差上並覆蓋上述段差。遮蔽環18在外頂表面(遠離環的中心)上亦可具有段差以提供用於接收頂軸環54的接收部分。頂軸環54可包括矽且可保護遮蔽環18免於電漿蝕刻。遮蔽環18亦與絕緣環50以及陰極14接合(interface)。絕緣環50可由任何適當的絕緣材料所形成以用於電性絕緣。可以起銷32(參見第1圖)移動遮蔽環18以裝載或卸載晶圓52。
上述放大之圖示說明了位於介環(或聚焦環(focus ring))58以及靜電吸盤16之間的導熱片60。導熱片60提供了從晶圓52以及介環58經由導熱片60至靜電吸盤16的熱散逸。由於靜電吸盤16可具有內置的冷卻機構(例如：水冷及/或氣冷通道)，從靜電吸盤16的熱散逸可更有效地被用來將熱從晶圓52之端緣以及介環58散逸出。導熱片的組成及製造將於後文進一步說明。
如前文所述，將熱從晶圓52之端緣散逸的一個好處是晶圓52之端緣上裝置之蝕刻速率可與晶圓52中心之裝置之蝕刻速率更為一致。蝕刻速率亦可受數個其他因素影響。舉 例而言，若介環58係由矽所形成，電漿蝕刻劑可被吸引至矽的介環且降低於晶圓之端緣的蝕刻速率。因此，以其他方式提高晶圓52之端緣部分的蝕刻速率是有利的。
第3圖根據一些實施例繪示出通過第2圖之剖面線A-A的俯視剖面圖。靜電吸盤16係在中心且支撐/持定晶圓52(以虛線圈之假體表示)。導熱片60係位於靜電吸盤16之階梯形突出部分以及介環58之階梯形接收部分之間。介環58與遮蔽環18接合。如第3圖中所示，所提供之導熱片60係為單一連續的材料環。
第4圖根據一些實施例繪示出通過第2圖之剖面線A-A的俯視剖面圖。第4圖之實施例類似於第3圖之實施例，除了所提供之導熱片60係為配合在一起(fit together)之複數個區段(segments)所形成之大抵上無間隙的環。
第5圖根據一些實施例繪示出通過第2圖之剖面線A-A的俯視剖面圖。第5圖之實施例類似於第3圖之實施例，除了所提供之導熱片60係為配合在一起之複數個區段所形成之環，且其可具有數個空孔61於導熱片區段之間。
第6A以及6B圖繪示出使導熱片60位於蝕刻腔體的介環58以及靜電吸盤16之間的製程概述。第6A圖繪示出尚未被修改以接收導熱片60的介環48。在一些實施例中，介環48未被修改，但以使用適當的介面元件製造之新的介環(例如：介環58)替代之以接收導熱片60。介環48具有段差高度(step height)D1，其係對應於靜電吸盤16之段差高度D8。介環48具有段差寬度(step width)D0，其係大約對應於靜電吸盤16之段差寬 度D7。介環48之底表面可大抵上為平坦的。在一些實施例中，介環48段差高度D1約為3.5至4.5mm或約為3.95至4.15mm，例如：約為4.05mm。在一些實施例中，介環48段差寬度D0約為6至7mm或約為6.4至6.6mm，例如：約為6.5mm。可使用其他尺寸且通常取決於靜電吸盤16段差之尺寸。
於第6B圖中，將介環48修改成介環58。在一些實施例中，介環48被製造並且作為製造的一部分被修改成介環58。在這樣的實施例中，可使用原來的介環48或進一步將其加工成介環58。在一些實施例中，製造介環58以取代晶圓蝕刻設備中之介環48。
修改介環48的步驟可包括經由機械研磨或雷射切割自介環48移除材料以從介環48之底側形成一段差。可使用其他適當的製程以從介環移除材料。所產生之段差的尺寸包括底部段差高度D2以及底部段差寬度D3。可根據導熱片60之厚度選擇底部段差高度D2。可根據導熱片60之寬度選擇底部段差寬度D3。殘留的中間段差高度D4係約等於初始段差高度D1減掉底部段差高度D2。底部段差寬度D3可大約等於或大於介環48段差寬度D0。在一些實施例中，底部段差高度D2約為0.4至0.6mm(例如：約為0.5mm)。在一些實施例中，底部段差寬度D3約為6至7mm或約為6.4至6.5mm，例如：約為6.5mm。在一些實施例中，中間段差高度D4約為3至4mm或約為3.4至3.6mm，例如：約為3.5mm。可使用其他尺寸，且其通常取決於靜電吸盤16段差的尺寸。
導熱片60具有厚度D5以及寬度D6。厚度D5可對應 底部段差高度D2。在一些實施例中，導熱片60包括可壓縮的材料或黏合劑(adhesive)，導熱片60可具有略大於底部段差高度D2的厚度D5。在一些實施例中，導熱片60不包括可壓縮的材料或黏合劑，為了後續施加黏合劑，厚度D5可略小於底部段差高度D2。導熱片60的寬度D6可小於或等於底部段差寬度D3。
導熱片60可為適於填充介環58之底部段差的適型材料(conformable material)。導熱片60可為導熱材料，以將熱從介環58以及晶圓52導出。在一些實施例中，導熱片60係由Shin-Etsu Chemical所生產之矽基(silicone-based)熱介面材料所形成。舉例而言，這些材料可包括彈性體(elastomer)以及金屬填充物(metallic fillers)。亦可使用其他材料，例如：熱介面材料或高分子。在一些實施例中，導熱片60係由鑄造於模具中的矽氧樹脂(silicone resin)所形成。在這樣的實施例中，矽氧樹脂可包括金屬填充物以提升熱傳導率。在一些實施例中，上述填充物材料可包括金屬氧化物或氮化物，例如：氧化鋁、氮化鋁、氧化銅、氧化鈹、氧化鐵等。在一些實施例中，上述填充物材料可包括金屬或複合物，例如：銀、銅、鋁、鈦、鎂、金等或上述之組合。在一些實施例中，導熱片60的組成包括碳、氧、鋁以及矽。
導熱片60之熱傳導率高於與介環58接觸的蝕刻腔體10之其他元件。在一些實施例中，導熱片60具有約為4至6W/m‧K(例如：約為5W/m‧K)的熱傳導率。
靜電吸盤16具有高度為D8且寬度為D7的段差。在一些實施例中，段差高度D8約為4.1至4.3mm，例如：約為4.2 mm。在一些實施例中，段差寬度D7約為6.55至6.65mm，例如：約為6.6mm。可使用其他尺寸，且其通常取決於靜電吸盤16段差的尺寸。
導熱片60可包括於其表面上具有厚度且可被安裝(mount)於靜電吸盤16或介環58的材料。在一些實施例中，可將黏合劑(未繪示於圖中)加入導熱片60或靜電吸盤16或介環58的配合面(mating surface)以安裝導熱片60。在一些實施例中，黏合劑可具有導熱特性。在一些實施例中，可以物理力移除導熱片60(例如：從介環58或靜電吸盤16剝離(peeling)或刮除(scraping)導熱片60)。在一些實施例中，可離型(release)黏合劑，例如將黏合劑暴露於離型劑、紫外光(UV light)或適當的溫度以分解黏合劑而可移除導熱片60。
在安裝導熱片60之後，可重新安裝介環58以及頂軸環54。
第7A、7B、7C以及7D圖繪示出不同配置之導熱片60之各種實施例。於第7A圖中，導熱片60之寬度(第6B圖之D6)小於介環58之底部段差的寬度(第6B圖之D3)。導熱片60與靜電吸盤16的側壁接合。所產生之空孔61位在導熱片60之外側以及介環58與導熱片60之間。空孔61可具有寬度V1，其係約為寬度D3(請參見第6B圖)的0%至12%，例如：約為9%至10%(例如：約為9.38%或9.5%)。
於第7B圖中，導熱片60類似於第7A圖的導熱片60，然而將導熱片60定位成與介環58具有側壁介面，且空孔61係形成於導熱片60之內側以及導熱片60與靜電吸盤16之間。空 孔61可具有寬度V2，其係約為寬度D3(請參見第6B圖)的0%至12%，例如：約為9%至10%(例如：約為9.38%或9.5%)。
於第7C圖中，導熱片60類似於第7A圖的導熱片60，然而將導熱片60定位，使得空孔61a形成於導熱片60之一側而空孔61b形成於導熱片60之另一側。空孔61a可具有寬度V3a，其係約為寬度D3(參見第6B圖)的0%至6%，例如：約為4%至5%(例如：約為4.69%或4.5%)。空孔61b可具有寬度V3b，其係約為寬度D3(參見第6B圖)的0%至6%，例如：約為4%至5%(例如：約為4.69%或4.5%)。總空孔61可具有總寬度V3=V3a+V3b，其係約為寬度D3(請參見第6B圖)的0%至12%，例如：約為9%至10%(例如：約為9.38%或9.5%)。
於第7D圖中，所示之導熱片60具有兩個分開的導熱片60a以及60b。導熱片60a與介環58具有側壁介面。導熱片60b與靜電吸盤16具有側壁介面。空孔61形成於導熱片60a與導熱片60b之間。空孔61可具有寬度V4，其係約為寬度D3(請參見第6B圖)的0%至40%，例如：約為30%。導熱片60a可具有寬度D6a，其係約為寬度D6的(請參見第6B圖)0%至45%，例如：約為35%。導熱片60b可具有寬度D6b，約為寬度D6的(請參見第6B圖)0%至45%，例如：約為35%。雖然繪示了兩個導熱片60a以及60b，應理解的是，可提供超過兩個導熱片60。
應理解的是，第7D圖的實施例可與第7A、7B以及7C圖之實施例的面向結合。舉例而言，第7D圖的實施例可與第7C圖的實施例結合以提供空孔61於導熱片60a之兩側以及於導熱片60b之兩側。亦應理解的是，第7A、7B、7C以及7D圖的 任何實施例(或其組合)可與第3、4以及5圖的實施例結合以提供第3圖之連續的環狀導熱片60或者如第4及第5圖中所示之分段的導熱片60。
在一些實施例中，第7A、7B、7C以及7D圖的空孔61可被環境空氣(ambient air)或其他氣體(例如：氦)填充。在一些實施例中，可以熱介面材料填充空孔61。
第8圖係為根據一些實施例之提供導熱片的流程圖。於步驟110，移走頂軸環54(若有使用)。於步驟120，移走介環48。於步驟130，視需求修改介環48或提供一新的介環58(其具有用於導熱片60之底部段差)。於步驟140，安裝一或數個導熱片60。可將導熱片60安裝於靜電吸盤16段差上或介環58底部段差上。於步驟150，安裝經修改的或新的介環58。於步驟160，安裝頂軸環54(若有使用)。
第31圖以立體圖繪示出鰭式場效電晶體(FinFET)630的一個例子。鰭式場效電晶體630包括基板632上之鰭片636。基板632包括隔離區域634，且鰭片636突出高於隔離區域634並形成於相鄰的隔離區域634之間。閘極介電質638係沿著鰭片636的側壁並於鰭片636的頂表面上，閘極電極640係於閘極介電質638之上。源極/汲極區642以及644係相對於閘極介電質638以及閘極電極640設置於鰭片636的兩側。第31圖更繪示出用於後續圖中的參考剖面。剖面A-A橫跨鰭式場效電晶體630的通道、閘極介電質638以及閘極電極640。後續圖係沿著與剖面A-A一致的剖面繪示。
第9-19圖根據一些實施例繪示出於用於閘極替換 以及晶圓上半導體裝置之形成之蝕刻閘極罩幕的步驟中使用導熱片的實施例。第9-12以及20-26圖根據一些實施例繪示出於用於閘極替換以及晶圓上半導體裝置之形成之蝕刻閘極罩幕的步驟中使用導熱片的其他實施例。具有通常知識者應理解，可於此處具體描述之製程以外的其他蝕刻製程中使用導熱片。普遍而言，導熱片有助於蝕刻速率易受欲蝕刻之材料中之溫度變異影響的任何蝕刻製程。
第9圖繪示出於形成電晶體結構之中間步驟中之電晶體結構的一部分。第9圖的視圖係為形成於半導體材料200上之閘極結構的剖面圖。舉例而言，半導體材料200可為來自鰭式場效電晶體結構之鰭片(或半導體條狀物(strip))的一部分。半導體材料200可為晶圓(例如：前文以第2圖描述之晶圓52)的一部分或者是連接至(attached to)晶圓。為了方便說明，有時候半導體材料200亦可稱為晶圓200，其應被理解為如前文關於第1-7d圖之晶圓52所說明之晶圓。上述結構包括虛設閘極堆疊201、211以及221。虛設閘極堆疊201包括虛設閘極介電質202、虛設閘極電極204、第一硬罩幕206以及第二硬罩幕208。虛設閘極堆疊211包括虛設閘極介電質212、虛設閘極電極214、第一硬罩幕216以及第二硬罩幕218，虛設閘極堆疊221包括虛設閘極介電質222、虛設閘極電極224、第一硬罩幕226以及第二硬罩幕228。第一閘極間隔物層209係形成於虛設閘極堆疊201/211之上。第二閘極間隔物232係形成於虛設閘極堆疊221之上。
可經由逐步沉積虛設閘極材料然後進行圖案化而 形成虛設閘極堆疊201/211/221之膜層以形成虛設閘極堆疊201/211/221。虛設閘極介電質202/212/222可由沉積於半導體材料200上之虛設閘極介電層所形成。舉例而言，虛設閘極介電層可為氧化矽、氮化矽、上述之組合或類似之材料，且可根據適當的技術沉積(舉例而言，使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、上述之組合或類似之沉積製程)或熱成長(舉例而言，使用熱氧化或類似之製程)虛設閘極介電層。虛設閘極層係形成於虛設介電層上，第一硬罩幕層係形成於虛設閘極層上，而第二硬罩幕層係形成於第一硬罩幕層上。在一些實施例中，可沉積虛設閘極層於虛設介電層上，接著使用例如化學機械研磨製程(CMP process)將其平坦化。虛設閘極層可具有為約80nm至120nm的厚度(舉例而言，厚度D11可約為95nm)，且可由如多晶矽所形成，但亦可使用其他材料。
可沉積第一硬罩幕層於虛設閘極層上。可沉積第二硬罩幕層於第一硬罩幕層上。舉例而言，第一硬罩幕層以及第二硬罩幕層可包括一或多層之氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似之材料或上述之組合，且可根據適當的技術沉積(舉例而言，使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、上述之組合或類似之沉積製程)或熱成長(舉例而言，使用熱氧化或類似之製程)第一硬罩幕層以及第二硬罩幕層。在實施例中，第一硬罩幕層包括由氮化矽形成的膜層而第二罩幕層包括由氧化矽形成的膜層。在一些實施例中，第一罩幕層的厚度可為約7nm至13nm(舉例而言，厚度D12可約為10nm)，第二罩幕層的厚度可為約45至130nm(舉例而言，厚度D13可約為50nm)。
可使用適當的微影以及蝕刻技術圖案化第二硬罩幕層以形成第二硬罩幕208/218/228。接著可以適當的蝕刻技術將第二硬罩幕208/218/228的圖案傳遞至第一硬罩幕層以及虛設閘極層以形成虛設閘極201/211/221。視需求而定，可類似地將第二硬罩幕208/218/228的圖案傳遞至虛設介電層(如第9圖所示)。虛設閘極201/211/221的圖案覆蓋相應的半導體材料200之通道區但露出半導體材料200之源極/汲極區(例如：成長源極/汲極磊晶區240之材料的地方)。若半導體材料200為鰭片的一部分，虛設閘極201/211/221亦可具有大抵上垂直於各鰭片之縱向方向(lengthwise direction)的縱向方向。
虛設閘極堆疊201/211/221的尺寸以及虛設閘極堆疊201/211/221之間的節距可取決於虛設閘極堆疊201/211/221形成於其中之晶粒區域。在一些實施例中，相較於位於晶粒之邏輯區(例如：設置邏輯電路的地方)中的時候，當虛設閘極201/211/221位於晶粒之輸入/輸出區(例如：設置輸入/輸出電路的地方)中的時候可具有較大的尺寸以及較大的節距。在一些實施例中，虛設閘極(例如：虛設閘極201/211/221)可具有約為15nm至100nm的寬度。在一些實施例中，虛設閘極(例如：虛設閘極201/211/221)可具有100nm至300nm的寬度。舉例而言，於第9圖中，虛設閘極堆疊201可在邏輯區中並具有約為15nm至30nm(例如：20nm)的寬度W1；虛設閘極堆疊211可在晶粒之輸入/輸出區中並具有約為80nm至200nm(例如：120nm)的寬度W2；虛設閘極堆疊221可在晶粒之非主動區(例如：被提供以用於測試)中並具有約為15nm至30nm(例如：20nm)的寬度W3。
第一閘極間隔物層209係形成於虛設閘極201/211/221之露出的表面上。可使用任何適當之方法形成第一閘極間隔物層209。在一些實施例中，可使用沉積(例如：化學氣相沉積(CVD)、原子層沉積(ALD)或類似之製程)或熱氧化製程形成第一閘極間隔物層209。在一些實施例中，舉例而言，第一閘極間隔物層209可包括一或多層之氮化矽(SiN)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、碳氧氮化矽(silicon oxycarbonitride，SiOCN)、上述之組合或類似之材料。在一些實施例中，可使用類似於第一閘極間隔物層209之製程及材料形成第二閘極間隔物232於第一閘極間隔物層209之上。在一些實施例中，在形成第二閘極間隔物232之前，可掩蔽一些閘極以避免於其上形成第二間隔物層。舉例而言，於第9圖中，第二間隔物層僅形成於虛設閘極堆疊221上。在實施例中，第一閘極間隔物層209包括一或多層之SiOCN而第二閘極間隔物層包括SiN。在一些實施例中，第一閘極間隔物層的厚度約為3nm至15nm(例如：約為8nm)，第二閘極間隔物層的厚度約為3nm至15nm(例如：約為8nm)。
於第10圖中，異向性地(anisotropically)蝕刻第一閘極間隔物層209以沿著虛設閘極堆疊201/211/221之側壁形成第一閘極間隔物210/220/230。在上述蝕刻製程中，可移除第一閘極間隔物層209之橫向(lateral)部分以露出半導體材料200以及虛設閘極堆疊201/211之第二硬罩幕208/218的頂表面。
於移除第一閘極間隔物層209之橫向部分的製程中，由於與製程變異相關之蝕刻速率差異以及閘極負載變異， 導致虛設閘極堆疊201相較於虛設閘極堆疊211/221被蝕刻得更多。舉例而言，虛設閘極堆疊211比虛設閘極堆疊201還寬。因此，從第二硬罩幕218頂部移除第一閘極間隔物層209之多餘部分所花的時間會比從第一虛設閘極堆疊201之第二硬罩幕208頂部移除第一閘極間隔物層209之多餘部分所花的時間還要長。因此，當異向性地蝕刻第一閘極間隔物層209時，將移除第二硬罩幕208上的第一閘極間隔物層209之部分，且在仍然還在蝕刻第二虛設閘極堆疊211上的第一閘極間隔物層209的時候可能會開始蝕刻第二硬罩幕208。在第10圖所繪示的例子中，於移除第一閘極間隔物層209之多餘部分的製程中非預期性地移除了約5nm之第一虛設閘極堆疊201之第二硬罩幕208。
第三虛設閘極堆疊221的寬度類似於第一虛設閘極堆疊201。然而，第三虛設閘極堆疊221具有沉積於其上的第二閘極間隔物232，其可於第三虛設閘極堆疊221上避免第一閘極間隔物層209之橫向部分的選擇性蝕刻。
因此，第一虛設閘極堆疊201的閘極高度(包括硬罩幕206/208，不包括虛設閘極介電質202)係為高度D14，在一些實施例中高度D14可約為100nm至180nm(例如：約為140nm)。第二虛設閘極堆疊211的閘極高度(包括硬罩幕216/218，不包括虛設閘極介電質212)係為高度D15，在一些實施例中高度D15可約為135nm至215nm(例如：約為175nm)。第三虛設閘極堆疊221的閘極高度(包括硬罩幕226/228以及第一閘極間隔物230與第二閘極間隔物232，不包括虛設閘極介電質222)係為高度D16，在一些實施例中高度D16可約為150nm至250nm(例如：約 為200nm)。然而，此些尺寸僅為例子且可使用任何適當的尺寸。
請參照第11圖，可使用任何適當的製程形成磊晶源極/汲極區240鄰近於虛設閘極(例如：所繪示之虛設閘極堆疊201)。磊晶源極/汲極區240亦可稱為磊晶源極/汲極結構240。在一些實施例中，可於源極/汲極區中之半導體材料200中蝕刻出凹陷(未繪示於圖中)，且可於上述凹陷中形成磊晶結構以形成磊晶源極/汲極結構240。在一些實施例中，於上述凹陷中使用有機金屬化學氣相沉積(metal-organic CVD(MOCVD))、分子束磊晶(molecular beam epitaxy(MBE))、液相磊晶(liquid phase epitaxy(LPE))、氣相磊晶(vapor phase epitaxy(VPE))、選擇性磊晶成長(selective epitaxial growth(SEG))、上述之組合或類似之方法磊晶地成長磊晶源極/汲極結構240。磊晶源極/汲極結構240可包括任何適當的材料，例如：任何適用於n型場效電晶體(例如：鰭式場效電晶體)的材料。舉例而言，若半導體材料200為矽，磊晶源極/汲極結構240可包括矽、SiC、SiCP、SiP或類似的材料。磊晶源極/汲極結構240可具有從相應的半導體材料200之表面凸起的表面且可具有晶面(facets)。在一些實施例中，形成磊晶源極/汲極結構240於半導體材料200中，使得虛設閘極堆疊201/211/221之每一者可被設置於相應之相鄰成對的磊晶源極/汲極結構240之間。在一些實施例中，未於晶粒的非主動區中(例如：設置虛設閘極堆疊221的地方)形成磊晶源極/汲極結構240。可於晶粒之輸入/輸出區中的虛設閘極堆疊221之鄰側上形成或不形成磊晶源極/汲極結構240。
可以原位(in situ)摻雜的方式於形成期間摻雜磊晶源極/汲極結構240，或者在形成之後使用適當的n型或p型摻質摻雜磊晶源極/汲極結構240。
第12-16圖根據一些實施例繪示出閘極替換製程。第20-26圖(於後文將進一步描述之)根據其他的實施例繪示出閘極替換製程。由於在蝕刻虛設閘極堆疊之硬罩幕的步驟中使用了導熱片，可達到較為一致的閘極高度。
第12圖繪示出沉積於虛設閘極結構之間以保護源極/汲極磊晶結構240與半導體材料200的光阻250。可使用任何適當的方法沉積光阻250。在一些光阻250覆蓋虛設閘極201/211/221的實施例中，可將光阻250圖案化以露出虛設閘極201/211/221之每一者的頂部。殘留於閘極結構201/211/221之間的光阻250將具有取決於相鄰閘極之間閘極高度與閘極間距(gate spacing)之差異的高度與頂表面輪廓(contour)。
第13圖繪示出移除第二硬罩幕208/218/228以及移除第一硬罩幕206/216/226(參見如第12圖)。可將結構放置於蝕刻腔體(例如：前文以第1至7D圖說明之蝕刻腔體10)中，蝕刻腔體具有導熱片(例如：導熱片60夾置(interposed)於介環與靜電吸盤之間)。導熱片係被配置來將熱從晶圓200之端緣散逸出來以於閘極負載上(gate loading)達到較為一致的蝕刻。
如前文所述，半導體材料200可對應第1至7D圖的晶圓52。根據一些實施例，可以多個階段進行前述之蝕刻第一硬罩幕206/216/226以及第二硬罩幕208/218/228的蝕刻步驟。所使用之蝕刻劑氣體可包括CH3F。蝕刻劑氣體亦可包括C4F6、 CF4、CO、CHF3、C4F8、CH2F2及/或SF6。可將氧氣(O2)加入製程氣體中以減慢蝕刻速率。
由於閘極負載效應(舉例而言，虛設閘極堆疊211比虛設閘極堆疊201還要寬，或者虛設閘極堆疊201比虛設閘極堆疊221還要短)，晶圓200上可能會有不同的蝕刻速率。此外，由於可以數個階段進行蝕刻步驟，腔體空載時間(idle time)可能會影響蝕刻速率。舉例而言，第一階段之蝕刻步驟可包括蝕刻虛設閘極堆疊221(以及類似的閘極)上的第二閘極間隔物232之橫向部分。第二階段之蝕刻步驟可包括蝕刻虛設閘極堆疊221(以及類似的閘極堆疊)上之殘留的第一閘極間隔物230之橫向部分(其原先被第二閘極間隔物232覆蓋)。第三階段之蝕刻步驟可包括從虛設閘極堆疊201/211/221之每一者各自蝕刻掉第二硬罩幕208/218/228。第四階段之蝕刻步驟可包括從虛設閘極堆疊201/211/221之每一者各自蝕刻掉第一硬罩幕206/216/226。
每一蝕刻階段可將特定材料視為蝕刻目標，例如各硬罩幕。然而，亦可經由上述蝕刻階段部分地或完全消耗其他未被視為目標的材料。舉例而言，可經由上述蝕刻階段消耗光阻250。在另外的例子中，視第二閘極間隔物232為目標的第一階段之蝕刻步驟可順便蝕刻虛設閘極堆疊201/211各自之第二硬罩幕208以及218之部分。類似地，蝕刻第一閘極間隔物230的步驟可順便蝕刻部分之第二硬罩幕208與218及/或部分之第一硬罩幕206與216。
在一些實施例中，多階段的蝕刻步驟(multistage etch)於各階段之間可具有腔體空載時間。舉例而言，腔體空載時間可被用來清洗以及保養腔體、交換製程氣體或者使腔體可於蝕刻階段之間冷卻。隨著腔體空載時間增加，接續之蝕刻階段的蝕刻速率可能因為溫度下降而增加。
導熱片(例如：導熱片60)於腔體空載時間之期間提供晶圓端緣以及介環連續的散熱機制(heat dissipation mechanism)。導熱片60使得晶圓上的蝕刻速率由於較佳之溫度一致性而變得較為穩定。在沒有導熱片60的情況下，在腔體空載期間，晶圓200之端緣相較於晶圓200之冷卻的中心部分將會過熱。上述過熱的情況將於晶圓端緣造成高溫下的低蝕刻速率，且可能會加重閘極高度上之閘極負載差異的效應。由於這樣的差異，較易受蝕刻劑影響的窄閘極可能變成太短(矮)並造成閘極短路。然而，藉由導熱片60，在腔體空載時間之後，晶圓200上具有更一致的蝕刻速率，且由閘極負載效應所引起之閘極高度差異可經由使蝕刻速率更為一致而得到改善。
後文將參照第27A至30B圖說明導熱片60所實現的效果。
請參照第13圖，接續於上述蝕刻步驟之後，以任何適當的製程移除任何殘留的光阻250。虛設閘極電極204/214/224之頂表面被露出。虛設閘極201/211/221各自被過蝕刻了約為3-7nm(例如：5nm)的高度D19。由於閘極負載效應所引起之附帶的蝕刻，虛設閘極電極204被附帶地蝕刻了約為3-7nm(例如：5nm)的高度D17。在此例子中，閘極高度D11(第9圖)約為95nm，虛設閘極電極204之新的閘極高度約為90nm。 類似地，由於閘極負載效應所引起之附帶的蝕刻，虛設閘極電極214被附帶地蝕刻了約為1-5nm(例如：3nm)的高度D18。在此例子中，閘極高度D11(第9圖)約為95nm，虛設閘極電極214之新的閘極高度約為87nm。由於過蝕刻虛設閘極堆疊221，在閘極高度D11約為95nm的此例子中，虛設閘極電極224之新的閘極高度約為90nm。
經由在蝕刻製程中使用導熱片(例如：導熱片60)，端部裝置中閘極高度差異可小於約3.0至6.5nm。
接下來，如第14圖所示，形成蝕刻停止層(未繪示於圖中)以及第一層間介電層(interlayer dielectric，ILD)260於虛設閘極201/211/221之上並於虛設閘極201/211/221旁邊以及磊晶源極/汲極區240上的空間中。在一些實施例中，層間介電層260為以流動式化學氣相沉積法(flowable CVD)所形成之可流動的膜層。在一些實施例中，層間介電層260係由介電材料(例如：磷矽酸鹽玻璃(Phospho-Silicate Glass(PSG))、硼矽酸鹽玻璃(Boro-Silicate Glass(BSG))、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass(BPSG))、無摻雜矽玻璃(undoped Silicate Glass(USG))或類似的材料)所形成，可以任何適當的方法(例如：化學氣相沉積法、電漿輔助化學氣相沉積法(PECVD)、上述之組合或類似的方法)沉積層間介電層260。在一些實施例中，在圖案化層間介電層260以形成開口(為後續形成接點所用)時，使用蝕刻停止層作為終止層。因此，可選擇蝕刻停止層之材料，使得蝕刻停止層之材料的蝕刻速率低於層間介電層260之材料。
請參照第15圖，可進行平坦化製程(例如：化學機械研磨製程(CMP))以使層間介電層260之頂表面與虛設閘極201/211/221之頂表面對齊。在平坦化製程之後，虛設閘極電極204/214/224之頂表面於層間介電層260露出。虛設閘極電極204/214/224之每一者的高度平坦化成最短(矮)之虛設閘極電極的高度。在本例子中，其係為高約為90nm的虛設閘極電極204。因為於蝕刻第一硬罩幕206/216/226以及第二硬罩幕208/218/228的製程中使用導熱片60，閘極高度之整體平均較高，而較佳地保持了閘極高度。換句話說，上述閘極(尤其包括因閘極負載效應所產生的最短(矮)閘極)將高於其在沒有使用導熱片60之蝕刻時的高度。
接著，如第16圖所示，使用金屬閘極301/311/321各自替換虛設閘極201/211/222。作為上述替換步驟之部分，使用金屬閘極電極304/314/324各自替換第15圖之虛設閘極電極204/214/224，並使用閘極介電層302/312/322各自替換虛設閘極介電質202/212/222。此外，金屬閘極電極304/314/324係經凹蝕，且自對準(self-align)接點絕緣層306/316/326係形成於金屬閘極電極304/314/324之每一者上。
可經由任何適當的製程以將虛設閘極201/211/221替換成金屬閘極301/311/321。在一些實施例中，可使用適當的蝕刻劑以及蝕刻技術於各第一閘極間隔物210/220/230之間進行蝕刻以移除虛設閘極電極205/215/225與虛設閘極介電質202/212/222而移除虛設閘極201/211/221。虛設閘極電極與虛設閘極介電質之移除係於第一閘極間隔物之 間形成了凹陷(未繪示於圖中)。
在一些實施例中，共形地沉積閘極介電層302/312/322於上述凹陷中以及層間介電層260之上。在一些實施例中，閘極介電層302/312/322包括氧化矽、氮化矽或上述之複層。在其他的實施例中，閘極介電層302/312/322包括高介電常數(high-k)介電材料，在此些實施例中，閘極介電層302/312/322的介電常數(k value)係大於約7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金屬氧化物或矽酸鹽(silicate)以及上述之組合。閘極介電層302/312/322之形成方法可包括分子束沉積(Molecular-Beam Deposition(MBD))、原子層沉積、電漿輔助化學氣相沉積、上述之組合或類似的方法。閘極介電層302/312/322可延伸於層間介電層260的表面上，其將於後續製程中被移除。
接著，閘極電極304/314/324係由沉積於閘極介電層302/312/322上並填充上述凹陷之剩餘部分的材料所形成。閘極電極304/314/324可由包含金屬的材料所形成，例如：TiN、TaN、TaC、TiC、TiO、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、上述之組合或上述之複層(multi-layers)。在以閘極電極材料填充上述凹陷之後，可進行平坦化製程(例如：化學機械研磨製程)以移除閘極介電層302/312/322以及閘極電極材料之多餘的部分，上述多餘的部分係位於層間介電層260之頂表面上。
雖然未繪示於圖中，閘極電極304/314/324可包括一系列之一或多個堆疊的膜層(未繪示於圖中)。可共形地沉積上述堆疊的膜層於上述凹陷中、於閘極電極302/312/322之側壁 以及底部上以及於層間介電層260之頂表面上。可以共形沉積法(例如：原子層沉積或化學氣相沉積)形成上述堆疊的膜層，且其在製程變異內可具有大抵上均勻的厚度。上述堆疊的膜層可包括擴散阻障層以及擴散阻障層上之一或多個功函數層(work function layers)。擴散阻障層可由氮化鈦(TiN)或氮化鉈(thallium nitride)所形成。功函數層決定閘極的功函數，且可包括至少一膜層或由不同材料所形成之複數個膜層。可根據相應之鰭式場效電晶體是n型鰭式場效電晶體或者是p型鰭式場效電晶體來選擇功函數層之具體的材料。舉例而言，當鰭式場效電晶體為n型鰭式場效電晶體時，功函數層可包括AlTiC之膜層。當鰭式場效電晶體為p型鰭式場效電晶體時，功函數層可包括AlTiN及/或AlTiC之膜層。在沉積功函數層之後，可形成阻障層(未繪示於圖中)，其可為另一個TiN之膜層。在阻障層之後，可沉積如前文所述之閘極電極材料於殘留的凹陷內。
在一些實施例中，可同時形成閘極介電層302/312/322，使得閘極介電層302/312/322係由相同的材料所形成，且可同時形成閘極電極304/314/324，使得閘極電極304/314/324係由相同的材料所形成。然而，在其他實施例中，可以各別的製程形成閘極介電層302/312/322，使得閘極介電層302/312/322可由不同的材料所形成，且可以各別的製程形成閘極電極304/314/324，使得閘極電極304/314/324可由不同的材料所形成。當使用各別製程時，可使用不同的掩蔽步驟(masking steps)掩蔽及露出適當的區域。
在一些實施例中，可使用適當的蝕刻劑以及蝕刻 技術部分地蝕刻閘極電極，以凹蝕閘極電極304/314/324而形成第二凹陷。可沉積自對準接點絕緣層於上述凹陷中以及於層間介電層260之上。自對準接點絕緣層可由SiN、氮氧化矽、碳氮化矽、SiOCN、上述之組合或類似的材料所形成。在形成自對準接點絕緣層之後，可進行平坦化製程(例如：化學機械研磨製程)以移除自對準接點絕緣層之多餘的部分(上述多餘的部分係在層間介電層260之頂表面上)，藉此而形成自對準接點絕緣層306/316/326。在一些實施例中，可進一步凹蝕自對準接點絕緣層306/316/326，且相同或不同材料(如前文列出之自對準接點絕緣層的材料)之蓋層(未繪示於圖中)係形成於自對準接點絕緣層306/316/326之上。自對準接點絕緣層306/316/326可於形成自對準接點(self-aligned contacts)時被用來保護閘極301/311/321。
第17-19圖根據一些實施例繪示出自對準接點之形成，例如：第19圖之自對準接點371/372。將第16圖所繪示的結構擴大以包括另外兩個邏輯型閘極301。使用如前述關於第一層間介電層260之材料以及製程沉積第二層間介電層360於第一層間介電層260之上，於此將不再重述。硬罩幕365係形成於第二層間介電層360上。硬罩幕365可由任何適當的材料所形成，例如：氧化物或氮化物(例如：氮化鈦)。可形成光阻(未繪示於圖中)於硬罩幕365上並將其圖案化以於硬罩幕365中形成開口，接著使用任何適當的蝕刻技術將上述開口傳遞至第二層間介電層360以及第一層間介電層260以形成接點開口361。可於一相同的製程中同時形成或於不同的製程中形成全部的接點 開口361。上述蝕刻停止層(未繪示於圖中)提供為了形成接點開口361之終止蝕刻的功能。由於自對準接點絕緣層306/316/326，接點開口361可部分地位於閘極(例如：閘極301以及311)上，而不會在露出後傷害閘極。在移除上述蝕刻停止層後，接點開口361露出磊晶源極/汲極區240。
在第17圖繪示的例子中，產生接點開口361之製程可部分地蝕刻閘極301與311。左邊與右邊的閘極301與接點開口361重疊，且朝向接點開口361之端緣被部分地蝕刻。中間的閘極301於整個接點開口361上被部分地蝕刻。可於閘極間隔物與其他不同材料的介面處(interface)量測閘極之閘極高度-在所繪示的實施例中係為閘極間隔物210/220/230與相應之自對準接點絕緣層306/316/326的介面處。從層間介電層260之頂表面至左側閘極301之閘極高度的距離D21可約為16nm至22nm。從層間介電層260之頂表面至中間閘極301之閘極高度的距離D22可約為12nm至20nm。左側閘極與中間閘極之閘極高度之間的距離D23可約為3nm至6nm。然而，應理解的是，此些尺寸僅是例子，且可使用任何適當的尺寸。在一些實施例中，經由在蝕刻製程中使用導熱片(例如：導熱片60)，端部裝置中的閘極高度差異可小於約3.0至6.5nm。
閘極311上之接點開口361繪示出與一閘極(閘極311)重疊但不與相鄰之閘極(右側閘極301)重疊的自對準接點開口。
如第18圖所示，形成導電材料370於接點開口361中。可以任何適當的技術移除硬罩幕365。襯層(例如：擴散阻障 層、黏合層或類似的膜層，未繪示於圖中)以及導電材料370係形成於開口361中。襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料370可為銅、銅合金、銀、金、鎢、鋁、鎳或類似的材料。
於第19圖中，可進行平坦化製程(例如：化學機械研磨製程)以從層間介電層360之頂表面移除多餘的材料。殘留的襯層以及導電材料370係於上述開口中形成接點371以及372。在一些實施例中，可於較早的製程中於磊晶源極/汲極區240上形成矽化物於磊晶源極/汲極區240以及接點371/372之間的介面處。接點371/372係物理並電性耦合至相應之磊晶源極/汲極區240之結構。可使用類似的製程和材料形成其他接點(未繪示於圖中)以物理並電性耦合至閘極電極。
第20-26圖根據一些實施例繪示出閘極替換製程。由於在蝕刻虛設閘極堆疊之硬罩幕的步驟中使用了導熱片，可達到較為一致的閘極高度。
第20圖接續假設已進行至如前述之第11圖之步驟的製程。於第20圖中，層間介電層260係形成於包括虛設閘極堆疊201/211/221、磊晶源極/汲極區240以及半導體材料200的結構上。可使用前文以第14圖說明之製程以及材料形成層間介電層260，將不再重複說明。
於第21圖中，平坦化層間介電層260以移除虛設閘極堆疊221上之第二閘極間隔物232以及虛設閘極堆疊221上之第一閘極間隔物230。進一步平坦化層間介電層260直到露出所有虛設閘極之第二硬罩幕208/218/228。在一些實施例中，一些 閘極之第二硬罩幕208/218/228可被完全移除。在一些實施例中，更進一步平坦化層間介電層260直到露出一或多個閘極之第一硬罩幕206/216/226或虛設閘極電極204/214/224。可使用前文以第15圖說明之製程以及材料進行平坦化，將不再重複說明。
第22圖繪示出移除第二硬罩幕208/218/228以及第一硬罩幕206/216/226的蝕刻製程。類似於前文以第13圖說明之蝕刻製程，可使用如前述之製程以及材料以數個階段進行蝕刻，將不再重複說明。由於閘極負載，可於第22圖的虛設閘極中看到虛設閘極高度204/214/224之差異。然而，由於在介環與靜電吸盤之間使用了導熱片(例如：導熱片60)，晶圓之端緣於腔體空載時間之期間可保持在較為一致的溫度，因此相較於沒有使用導熱片的情況可具有較為一致之蝕刻。
第23圖繪示出移除虛設閘極201/211/221並以閘極301/311/321替換之。可使用前文以第16圖說明之製程以及材料進行上述虛設閘極201/211/221之移除及替換步驟而不會再重複說明。此外，可凹蝕上述之替換閘極，且自對準接點絕緣層306/316/326可形成於閘極間隔物210/220/230之間的每一個凹陷中。應注意的是，自對準接點絕緣層306/316/326亦可形成於閘極上的層間介電層260之凹陷中，其原先係容納第一以及第二硬罩幕(參見第21圖)。
第24圖繪示出接點開口361之形成。可使用如前文關於第17圖之接點開口361的那些製程以及材料形成接點開口361，將不再重複說明。左側閘極301高度與中間閘極301高度 之間的距離D23可約為3nm至6nm。
如前文於第12-19以及20-24圖中所述，使用閘極301/311/321替換虛設閘極201/211/221，且形成接點開口361於數個閘極301之上。如前文所述，閘極301之寬度(閘極間隔物之間)小於100nm。應理解的是，接點開口亦可形成於數個寬度大於100nm的閘極上，例如：所繪示的閘極311。經由使用導熱片改善蝕刻速率的一致性(均勻度)，可減輕閘極負載效應。在兩個例子中，閘極高度差都可小於約3至6.5nm(例如：約6nm)。
請參照第25以及26圖，以導電材料370形成接點371以及372。可使用前文以第18圖以及第19圖說明之製程以及材料形成接點371以及372，將不再重複說明。
第27A以及27B圖繪示出當使用導熱片(例如：前述之導熱片60)時晶圓上之蝕刻速率變異。第27A以及27B圖係為於晶圓上不同資料點之蝕刻速率的地形圖(topographical maps)。提供等值線(Contour lines)以在所提供的標度(scale)上使落入所定義之範圍中之蝕刻速率的等值線相關聯。
第27A圖繪示出於使用導熱片的第一測試蝕刻中的蝕刻速率。第27B圖繪示出於使用導熱片的第二測試蝕刻中的蝕刻速率，第一測試中的平均蝕刻速率為5.8nm/min。於第一測試中，三個標準差內(3-sigma)的蝕刻速率為5.8nm±1.6nm/min，表示機率性的(probabilistic)蝕刻速率變異約為56%。於第一測試中，總蝕刻速率量測範圍為2.0nm/min，表示量測值的蝕刻速率變異約為17%。
如第27B圖所示，第二測試中的平均蝕刻速率為6.0nm/min。於第二測試中，三個標準差內的蝕刻速率為6.0nm±17nm/min，表示機率性的蝕刻速率變異約為55.8%。於第二測試中，總蝕刻速率量測範圍為1.8nm/min，表示量測值的蝕刻速率變異約為15.3%。
相較於沒有導熱片之情況下的蝕刻速率，若其他因素全部維持不變，沒有導熱片的蝕刻速率在三個標準差內為4.3nm±3.7nm/min至約4.4nm±3.5nm/min，表示機率性的蝕刻速率變異約為164.8%至170.6%。沒有導熱片的蝕刻速率之量測範圍為3.8nm/min至4.2nm/min，表示量測值的蝕刻速率變異為44-49%。
表1並列比較此些數值。
因此，當使用導熱片(例如：導熱片60)時，有利地改善了晶圓上之蝕刻速率變異而具有較小的變異。
第28A至30B圖繪示出閘極硬罩幕蝕刻製程的晶圓資料。以“A”結尾的圖(第28A、29A以及30A圖)繪示出多晶矽虛設閘極電極高度。以“B”結尾的圖繪示出硬罩幕層厚度，其中上述硬罩幕係位於上述多晶矽虛設閘極電極之上。第28A至30B圖提供於晶圓上分散之量測點之閘極高度或硬罩幕厚度的地形圖。提供等值線於每一地形圖上並關聯於閘極高度或硬罩幕厚度數值之標度(scale)。在每一個圖的下方提供用於量測讀數的統計資料。
請參照第28A以及28B圖，此量測數值對應於在蝕刻製程中蝕刻硬罩幕層之前的晶圓。平均閘極高度為97.90nm。三個標準差範圍為±3.99nm，表示機率性的閘極高度變異為8.2%。量測數值總範圍為7.45nm，表示閘極高度量測數值中的變異約為7.6%。至於硬罩幕厚度，平均硬罩幕厚度為77.77nm。三個標準差範圍為±3.75nm，表示機率性的硬罩幕厚度變異為7.0%。量測數值總範圍為3.11nm，表示硬罩幕厚度量測數值中的變異約為4.0%。
表2將第28A以及28B圖的數值與一個沒有導熱片的測試中之類似的晶圓量測值並列比較。
請參照第29A以及29B圖，此量測數值係對應於移除硬罩幕之蝕刻階段後的晶圓。在蝕刻後，平均閘極高度為92.63nm。三個標準差範圍為±3.44nm，表示機率性的閘極高度變異為7.4%。量測數值總範圍為6.03nm，表示閘極高度量測數值中的變異約為6.5%。在蝕刻後，平均硬罩幕厚度為2.16nm。三個標準差範圍為±0.43nm，表示機率性的硬罩幕厚度變異約為39.8%。量測數值總範圍為0.67nm，表示硬罩幕厚度量測數值中的變異約為31.0%。
表3將第29A以及29B圖的數值與一個沒有導熱片的測試中之類似的晶圓量測值並列比較。
表3
請參照第30A以及30B圖，所提供的量測數值係對應於當使用導熱片時，在移除硬罩幕之蝕刻階段之後(第29A以及29B圖)的晶圓以及在上述蝕刻階段(第28A以及28B圖)之前的晶圓之間的逐點差量(point-by-point delta)。此些數值呈現了虛設閘極高度縮減了多少以及硬罩幕被蝕刻了多少。蝕刻之前以及之後之平均閘極高度上的差異為5.27nm。三個標準差範圍為±1.33nm，表示機率性的閘極高度蝕刻變異約為50.4%。
閘極高度移除之量測數值總範圍為2.19nm，表示閘極高度量測數值中的變異約為41.6%。在蝕刻後，蝕刻之前以及之後之平均硬罩幕厚度上的差異為75.61nm。三個標準差範圍為±2.46nm，表示機率性的硬罩幕厚度移除變異約為6.4%。硬罩幕移除之量測數值總範圍為3.07nm，表示硬罩幕厚度量測數值中的變異約為4.1%。
表4將第30A以及30B圖的數值與一個沒有導熱片的測試中之類似的晶圓量測值並列比較。
在沒有導熱片的情況下，閘極高度移除的範圍(對應於表4)為4.39nm，其係為平均值的119.6%，相較之下，當使用導熱片時則為2.19nm，其係為平均值的41.6%。因此，當使用導熱片(例如：導熱片60)時，有利地改善了晶圓上之閘極高度變異而具有較少的變異。
實施例經由在介環與靜電吸盤之間使用導熱片而提供了橫跨整個晶圓上較為一致的蝕刻速率。上述導熱片係提供連續之被動熱路徑，以將熱從介環以及晶圓端緣散逸至靜電吸盤。在一些實施例中，主動冷卻機構可位於靜電吸盤中。導熱片有助於將接觸或靠近晶圓的各元件之溫度維持在較為一致的狀態。由於溫度可能會影響蝕刻速率(例如：蝕刻虛設閘極形成物上的硬罩幕)，因此可得到較一致的蝕刻速率。此外，發現導熱片的好處在於其可有助於橫跨整個晶圓上的蝕刻速率均勻性而不僅是在端緣。實施例於蝕刻製程中使用導熱片並經由移除虛設閘極電極上的硬罩幕層進行閘極替換。由於導熱片之使用，在整個蝕刻過程中閘極高度保持得更好，且閘極負載對於閘極高度的影響較小。在移除硬罩幕之後，可移除並替換虛設閘極電極。接著可形成接點至源極/汲極區以及閘極電極。
一實施例係為一種蝕刻腔體平台，其包括靜電吸 盤、圍繞上述靜電吸盤的遮蔽環以及上述遮蔽環之第一嵌入段差上的介環。上述介環亦與靜電吸盤之嵌入段差重疊。上述介環於其與上述靜電吸盤之嵌入段差重疊的一部分中具有底部嵌入段差。一或多個導熱片夾置於介環以及靜電吸盤之間。上述一或多個導熱片鄰近於上述介環之底部嵌入段差與上述靜電吸盤之嵌入段差，上述一或多個導熱片之熱傳導率高於上述遮蔽環。
在一實施例中，上述蝕刻腔體平台更包括上述遮蔽環上的頂軸環(top collar ring)。
在一實施例中，上述導熱片係貼合至上述靜電吸盤之嵌入段差。
在一實施例中，上述導熱片係貼合至上述介環之底部嵌入段差。
在一實施例中，上述導熱片係貼合至上述介環之底部嵌入段差，且上述導熱片係貼合至上述靜電吸盤之嵌入段差。
在一實施例中，上述導熱片包括熱傳導率約為4至6W/m‧K的矽氧材料(silicone material)與金屬填充物材料。
在一實施例中，上述靜電吸盤係被配置來持定/支撐一晶圓並使上述晶圓突出上述靜電吸盤頂表面之外側端緣，且所配置之上述導熱片具有垂直地對齊於上述晶圓之突出端的一部分。
一實施例係為一種方法，其包括將導熱片安裝至蝕刻腔體中。上述方法亦包括將階梯形的介環安裝至上述蝕刻 腔體中，使得上述導熱片夾置於上述蝕刻腔體之階梯形的介環與靜電吸盤之間。上述導熱片的熱傳導率高於與上述階梯形介環接觸的蝕刻腔體之其他元件。
在一實施例中，上述方法更包括於安裝上述階梯形的介環之後將頂軸環安裝至上述蝕刻腔體中。
在一實施例中，上述方法更包括修改原有的介環以於原有的介環之內側底部端緣產生底部段差。上述底部段差之尺寸係根據上述導熱片而定。上述原有介環之修改產生上述階梯形的介環。
在一實施例中，上述導熱片包括彈性體材料以及金屬填充物材料。
在一實施例中，上述階梯形的介環包括於上述階梯形的介環之內側底部端緣的底部嵌入段差。上述導熱片係被配置來接合上述階梯形的介環之底部段差。
在一實施例中，上述方法更包括於上述蝕刻腔體中蝕刻晶圓以及將熱從上述階梯形的介環經由上述導熱片散逸至上述靜電吸盤。
一實施例係為一種方法，其包括提供蝕刻劑氣體於蝕刻腔體中。上述蝕刻腔體中具有晶圓。以上述蝕刻劑氣體產生電漿。使用上述電漿蝕刻上述晶圓上的結構。將熱從上述蝕刻腔體之介環經由導熱片散逸至上述蝕刻腔體之靜電吸盤。上述導熱片之傳熱性(heat transfer)高於與上述介環接觸的上述腔體之其他元件。
在一實施例中，上述方法更包括在蝕刻之前移走 上述介環、安裝上述導熱片以及重置上述介環。
在一實施例中，上述蝕刻更包括經由上述導熱片將熱從上述晶圓的端緣散逸出。
在一實施例中，上述導熱片包括彈性體材料以及金屬填充物材料。
在一實施例中，上述蝕刻更包括蝕刻第一複數個虛設閘極各自的硬罩幕層。上述硬罩幕層係位於此些虛設閘極各自的虛設閘極電極上。
在一實施例中，上述蝕刻更包括附帶地蝕刻此些虛設閘極各自的虛設閘極電極，以移除上述虛設閘極電極各自的第一部分。
在一實施例中，每一虛設閘極電極之第一部分的厚度為4nm至6.5nm。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (1)

  1. 一種蝕刻腔體平台，包括：一靜電吸盤；一遮蔽環，環繞該靜電吸盤；一介環，於該遮蔽環的一第一嵌入段差上，該介環重疊於該靜電吸盤的一嵌入段差，該介環於重疊於該靜電吸盤之嵌入段差的一部分中具有一底部嵌入段差；以及一或多個導熱片，夾置於該介環與該靜電吸盤之間，該一或多個導熱片鄰近於該介環之底部嵌入段差以及該靜電吸盤之嵌入段差，該一或多個導熱片具有高於該遮蔽環之一熱傳導率。
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