KR101980454B1 - 에칭율 균일성을 위한 열 패드 - Google Patents

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후아-리 훙
시-종 첸
첸-이 리우
퉁-판 인
이-웨이 치우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

에칭 균일성이 에칭 챔버 내에서 삽입링과 정전 척 사이에 열 패드를 제공함으로써 향상된다. 열 패드는 삽입링 및 웨이퍼 에지로부터 정전 척으로 열을 방산하기 위한 연속적인 수동 열 경로를 제공한다. 열 패드는 웨이퍼와 접촉하여 또는 웨이퍼 부근에서의 다양한 구성요소의 온도를 더 일관적인 온도로 유지하는 것을 돕는다. 온도는 에칭율에 영향을 미칠 수도 있기 때문에, 더미 게이트 위에 하드 마스크 구조 에칭에서와 같이, 더 일관적인 에칭율이 얻어진다. 열 패드는 단지 에지에서가 아니라 전체 웨이퍼를 가로지르는 에칭율 균일성을 또한 제공한다. 열 패드는 더미 게이트 전극 위의 하드 마스크층(들)을 제거함으로써 게이트 교체를 수행하도록 에칭 프로세스에서 사용될 수도 있다.

Description

에칭율 균일성을 위한 열 패드{THERMAL PAD FOR ETCH RATE UNIFORMITY}
우선권 주장 및 상호 참조
본 출원은 발명의 명칭이 "에칭율 균일성을 위한 열 패드(Thermal Pad for Etch Rate Uniformity)"인 2017년 6월 30일 출원된 미국 가출원 제62/527,631호에 대한 우선권 및 그 이익을 청구하며, 이 미국 가출원은 본 명세서에 참조로서 합체되어 있다.
집적 회로의 증가하는 소규모화(down-scaling) 및 집적 회로의 속도에 대한 증가하는 요건에 의해, 트랜지스터는 점점 더 소형의 치수를 갖고 더 높은 구동 전류를 가질 필요가 있다. 이에 따라, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)가 개발되었다. FinFET는 수직 반도체핀을 포함한다. 반도체핀은 소스 구역 및 드레인 구역을 형성하고, 소스 구역과 드레인 구역 사이에 채널 구역을 형성하는 데 사용된다. 얕은 트렌치 격리(Shallow Trench Isolation: STI) 구역이 반도체핀을 형성하기 위해 형성된다. FinFET는 반도체핀의 측벽 및 상부면 상에 형성된 게이트 스택을 또한 포함한다.
게이트 라스트 제조(gate-last fabrication)에 사용된 더미 게이트의 교체시에, 질화물 및/또는 산화물의 하드 마스크층(들)이 폴리실리콘과 같은 더미 게이트 전극 위에 형성될 수도 있다. 더미 게이트를 교체하는 것은 하드 마스크를 에칭하는 것을 수반하지만, 게이트 로딩 효과에 기인하여, 게이트 높이는 상이한 높이 및 폭을 가질 수도 있다. 하드 마스크를 에칭하는 것은 부분적으로 게이트 로딩 및 에칭 챔버 내의 에칭율 편차에 기인하여 게이트의 일부의 단축을 유발할 수도 있다.
플라즈마 에칭 프로세스에서, 가스가 먼저 반응 챔버 내로 도입되고, 이어서 플라즈마가 가스로부터 발생된다. 이는 하나 이상의 전극을 포함하는 RF(radio frequency) 발생기를 사용하여 이온, 자유 래디컬 및 전자로의 가스의 해리에 의해 성취된다. 전자는 전극에 의해 발생된 전기장에서 가속되고, 여기된 전자는 가스 분자에 충돌하여 부가의 가스 분자에 충돌하는 부가의 이온, 자유 래디컬 및 전자를 형성하고, 플라즈마는 결국에는 자활하게(self-sustaining) 된다. 플라즈마 내의 이온, 자유 래디컬 및 전자는 반도체 웨이퍼 상의 층 재료와 화학적으로 반응하여 웨이퍼 표면을 떠나는 잔류 생성물을 형성하고, 따라서 웨이퍼로부터 재료를 에칭한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 몇몇 실시예에 따른, 에칭 챔버를 도시하고 있는 도면.
도 2는 몇몇 실시예에 따른, 에칭 챔버의 플랫폼을 도시하고 있는 도면.
도 3 내지 도 5는 다양한 실시예에 따른, 에칭 플랫폼의 단면의 평면도.
도 6a 및 도 6b와 도 7a 내지 도 7d는 몇몇 실시예에 따른, 열 패드 구성을 도시하고 있는 도면.
도 8은 몇몇 실시예에 따른, 열 패드를 제공하기 위한 흐름도.
도 9 내지 도 19는 몇몇 실시예에 따른, 열 패드를 사용하는 반도체 디바이스의 형성에 있어서의 다양한 중간 단계를 도시하고 있는 도면.
도 9 내지 도 12 및 도 20 내지 도 26은 몇몇 실시예에 따른, 열 패드를 사용하는 반도체 디바이스의 형성에 있어서의 다양한 중간 단계를 도시하고 있는 도면.
도 27a 및 도 27b는 다른 실시예에 따른, 열 패드를 사용하는 웨이퍼 에칭율의 토포그래피 맵을 도시하고 있는 도면.
도 28a 내지 도 30b는 몇몇 실시예에 따른, 열 패드를 사용하는 에칭 프로세스의 다양한 스테이지에서 웨이퍼 게이트 높이 및 하드 마스크 두께의 토포그래피 맵을 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징부(feature)를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 제한하도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술어는 마찬가지로 이에 따라 해석될 수도 있다.
실시예는 더 일관적인 에칭율을 제공하기 위해 건식 에칭 프로세스에 있어서 웨이퍼의 에지에서 온도 제어를 제공한다. 건식 에칭 프로세스에서, 정전 척이 프로세스 에칭 챔버 내에 웨이퍼를 유지한다. 에칭제 가스가 챔버 내에 제공되고, 플라즈마가 RF 발생기에 의해 생성되어 전압 바이어스로 제어된다. 다수의 인자가 웨이퍼 상의 임의의 특정 지점에서 에칭율에 영향을 미칠 수도 있다. 예를 들어, 에칭제 가스의 위치 및 이용 가능성은 에칭 프로세스 전체에 걸쳐 다양하다. 온도가 마찬가지로 에칭율에 영향을 미친다. 몇몇 경우에, 에칭율은 온도가 증가함에 따라 감소한다. 정전 척의 이면은 냉각 파이프를 가질 수도 있지만, 웨이퍼의 에지는 정전 척 플랫폼의 에지에 중첩되어 에칭제 프로세스로부터 정전 척을 보호한다. 삽입링이 정전 척의 주연부에 위치되어 웨이퍼의 에지를 유지한다. 이 구성의 결과로서, 웨이퍼의 에지에서의 온도는 웨이퍼의 중심을 향한 온도보다 더 높을 수도 있다. 비가동 챔버 시간 중에, 삽입링 내에 보유된 열은 웨이퍼 에지로 전달될 수도 있어, 웨이퍼 에지가 웨이퍼의 중심만큼 신속하게 냉각되지 않게 한다. 그 결과, 에칭이 재개될 때, 웨이퍼 에지 내에 보유된 열은 웨이퍼 에지 구역에서의 에칭율을 억제할 수도 있다.
웨이퍼가 이러한 구성 하에서 에칭될 때, 웨이퍼의 에지에서 더 고온의 온도는 웨이퍼의 에지에서의 더 낮은 에칭율을 야기한다. 이러한 것은 웨이퍼의 에지부를 완전히 에칭하는 데 사용된 연장된 에칭 시간이 웨이퍼의 내부 부분이 원하는 것보다 더 많이 에칭되게 할 수도 있기 때문에 바람직하지 않다. 또한, 에칭될 재료가 프로세스 편차에 기인하여 웨이퍼의 에지에서 이미 더 두꺼우면, 문제점은 더 악화되고, 에칭 전후의 구조체의 높이의 최종적인 차이가 에칭 전보다 더 악화할 수도 있다.
이하에 상세히 설명되는 바와 같이, 열 패드가 삽입링과 정전 척 사이에 배치되어 웨이퍼 에지로부터 삽입링을 통해 정전 척 내로 열을 방산한다. 그 결과, 후술되는 바와 같이, 웨이퍼는 더 일관적인 방식으로 에칭될 수도 있고 다수의 구조체 전체에 걸쳐 로딩(loading) 균일성을 제공한다.
도 1은 에칭 챔버(10)를 도시하고 있다. 정전 척(16)은 캐소드(14)의 상부에 도시되어 있다. 에칭 챔버(10)는 천정 블록(22), 돔형 측벽(24), 챔버벽 라이너(26), 및 정전 척(16)을 갖는 반응 챔버(20) 내에 플라즈마 소스로서 코일 안테나(도시 생략)를 구비한다. 돔형 측벽(24) 및 챔버벽 라이너(26)는 석영으로 제조될 수도 있다. 챔버벽 라이너(26)는 웨이퍼의 로딩 및 언로딩시에 웨이퍼 패들(도시 생략)의 통과를 위한 개구를 구비할 수도 있다. 이는 세척을 위해 에칭 챔버(10)로부터 제거될 수도 있다.
섀도우링(18)이 반응 챔버(20) 내부에 위치되고, 이는 승강핀(32)에 의해 프로세스 위치까지 들어올려질 수 있다. 승강핀(32)은 웨이퍼가 로딩되거나 언로딩될 때 웨이퍼(52)로부터 이격하여 섀도우링(18)을 들어올린다. 냉각 가스 채널(34)이 그 상부면 부근에서 정전 척(16) 내부에 제공된다. 헬륨과 같은 고열전도율 가스가 냉각 가스 채널(34)을 통해 순환될 수 있어 에칭 프로세스 중에 웨이퍼로부터 멀어지게 정전 척(16)으로 열을 전달하기 위해 웨이퍼(30)의 저부측에 적합한 가스를 제공한다. 정전 척(16)은 또한 수냉될 수도 있는데, 이는 도시되어 있지 않다. 정전 척(16)은 정전 척 칼라(38)에 의해 정렬된다. 에칭 가스는 가스 입구(28)를 통해 반응 챔버(20) 내로 공급된다. 열전쌍(42)이 온도를 모니터링하기 위해 천정 블록(22)에 장착된다.
섀도우링(18)은 그 고온 안정성을 위해 석영(SiO2)과 같은 세라믹 재료를 포함할 수도 있다. 그러나, 석영이 플라즈마 이온에 의해 충돌될 때, 산소 원자가 석영으로부터 방출되어 오염 위험이 될 수도 있다. 석영링은 실리콘 삽입링(48)에 의해 그리고 실리콘 상부 칼라링(54)에 의해 덮여 있을 수도 있는데, 이는 오염 문제를 제거하거나 최소화하고, 에칭 부산물의 축적으로부터 섀도우링(18)을 보호할 수도 있다.
절연링(50)이 전기 격리를 위해 캐소드(14)를 둘러싼다. 베이스 부재(44, 46)가 플랫폼 지지부를 제공한다.
도 2는 몇몇 실시예에 따른, 웨이퍼를 유지하는 에칭 챔버의 플랫폼부를 도시하고 있다. 도 2는 플랫폼의 확대된 부분을 또한 도시하고 있다. 유사한 요소는 도 1에 관하여 전술된 바와 같이 도면 부호 표기되어 있다. 섀도우링(18)은 단차부 상에 위치되어 단차부를 커버하는 삽입링(58)을 위한 수용부를 제공하기 위해 내부 상부면 상에서 단차 형성된다(링의 중심을 향해). 섀도우링(18)은 또한 상부 칼라링(54)을 위한 수용부를 제공하기 위해 외부 상부면 상에서 단차 형성될 수도 있다(링의 중심으로부터 이격하여). 상부 칼라링(54)은 실리콘으로 구성될 수도 있고, 플라즈마 에칭으로부터 섀도우링(18)의 보호를 제공할 수도 있다. 섀도우링(18)은 또한 절연링(50) 및 캐소드(14)와 인터페이스한다. 절연링(50)은 전기 격리를 위해 임의의 적합한 절연 재료로 제조될 수도 있다. 섀도우링(18)은 웨이퍼(52)의 로딩 및 언로딩을 위해 승강핀(32)(도 1 참조)에 의해 이동 가능하다.
확대된 콜아웃(call out)은 삽입링(또는 포커스링)(58)과 정전 척(16) 사이에 위치된 열 패드(60)를 예시하고 있다. 열 패드(60)는 웨이퍼(52) 및 삽입링(58)으로부터 열 패드(60)를 통해 정전 척(16)으로 열 방산을 제공한다. 정전 척(16)은 내장된 냉각 기구(예를 들어, 수냉 및/또는 가스 냉각 채널)를 가질 수도 있기 때문에, 정전 척(16)으로부터의 열 방산은 웨이퍼(52)의 에지 및 삽입링(58)으로부터 열을 방산하는 데 더 효율적으로 사용될 수 있다. 열 패드의 조성 및 제조가 이하에 더 설명될 것이다.
웨이퍼(52) 에지로부터 열을 방산하는 한가지 이익은 전술된 바와 같이, 웨이퍼(52)의 에지 상에서 디바이스를 위한 에칭율이 웨이퍼(52)의 중심에서의 디바이스를 위한 에칭율에 대해 더 균일하게 될 수 있다는 것이다. 에칭율은 또한 다수의 다른 인자에 의해 영향을 받을 수 있다. 예를 들어, 삽입링(58)이 실리콘으로 제조되면, 플라즈마 에칭제가 삽입링의 실리콘으로 끌어당겨지고 웨이퍼의 에지에서의 에칭율을 감소시킬 수 있다. 이에 따라, 다른 수단에 의해 웨이퍼(52)의 에지부의 에칭율을 증가시키는 것이 바람직하다.
도 3은 몇몇 실시예에 따른, 도 2의 절단 라인 A-A를 통한 평면 단면도를 도시하고 있다. 정전 척(16)은 중심에 있고 웨이퍼(52)(점선원에 의해 가상선으로 표현되어 있음)를 지지한다. 열 패드(60)는 정전 척(16)의 단차형 립과 삽입링(58)의 단차형 수용부 사이에 위치된다. 삽입링(58)은 섀도우링(18)과 인터페이스한다. 도 3에서 볼 수 있는 바와 같이, 열 패드(60)는 재료의 단일의 연속적인 링으로서 제공된다.
도 4는 몇몇 실시예에 따른, 도 2의 절단 라인 A-A를 통한 평면 단면도를 도시하고 있다. 도 4의 실시예는, 열 패드(60)가 함께 끼워져서 실질적으로 무간극 링을 형성하는 다수의 세그먼트로서 제공되는 것을 제외하고는, 도 3의 것과 유사하다.
도 5는 몇몇 실시예에 따른, 도 2의 절단 라인 A-A를 통한 평면 단면도를 도시하고 있다. 도 5의 실시예는, 열 패드(60)가 함께 끼워져서 열 패드 세그먼트 사이에 다수의 공동(void)(61)을 가질 수도 있는 링을 형성하는 다수의 세그먼트로서 제공되는 것을 제외하고는, 도 3의 것과 유사하다.
도 6a 및 도 6b는 에칭 챔버의 정전 척(16)과 삽입링(58) 사이에 열 패드(60)를 위치설정하는 프로세스 개요를 도시하고 있다. 도 6a는 열 패드(60)를 수용하기 위한 변형 전의 삽입링(48)을 도시하고 있다. 몇몇 실시예에서, 삽입링(48)은 변형되어 있지 않고, 대신에 [삽입링(58)과 같은] 새로운 삽입링이 열 패드(60)를 수용하기 위해 적절한 인터페이스 요소를 갖도록 제조된다. 삽입링(48)은 정전 척(16)의 단차 높이(D8)에 대응하는 단차 높이(D1)를 갖는다. 삽입링(48)은 정전 척(16)의 단차 폭(D7)에 대략 대응하는 단차 폭(D0)을 갖는다. 삽입링(48)의 저부면은 실질적으로 평면형일 수도 있다. 몇몇 실시예에서, 삽입링(48) 단차 높이(D1)는 약 3.5 내지 약 4.5 mm 또는 약 3.95 내지 약 4.15 mm, 예로서 약 4.05 mm이다. 몇몇 실시예에서, 삽입링(48) 단차 폭(D0)은 약 6 내지 약 7 mm 또는 약 6.4 내지 약 6.6 mm, 예로서 약 6.5 mm이다. 다른 치수가 사용될 수도 있고 일반적으로 정전 척(16) 단차부의 치수에 의존할 수도 있다.
도 6b에서, 삽입링(48)은 삽입링(58)이 되도록 변형된다. 몇몇 실시예에서, 삽입링(48)이 제조되고, 삽입링(58)이 되도록 수정된 제조의 부분으로서 제조된다. 이러한 실시예에서, 삽입링(48)은 그대로 사용되거나 또는 삽입링(58)으로 더 가공될 수 있다. 몇몇 실시예에서, 삽입링(58)은 웨이퍼 에칭 장치에서 삽입링(48)을 대체하도록 제조된다.
삽입링(48)을 변형하는 것은 삽입링(48)으로부터 재료를 제거함으로써 삽입링(48)의 저부측의 단차부를 기계적으로 연삭하거나 레이저 절단 제거하는 것을 포함할 수도 있다. 다른 적합한 프로세스가 삽입링으로부터 재료를 제거하는 데 사용될 수도 있다. 생성된 단차부의 치수는 저부 단차부 높이(D2) 및 저부 단차부 폭(D3)을 포함한다. 저부 단차부 높이(D2)는 열 패드(60)의 두께에 기초하여 선택될 수도 있다. 저부 단차부 폭(D3)은 열 패드(60)의 폭에 기초하여 선택될 수도 있다. 나머지 중심 단차부 높이(D4)는 초기 단차부 높이(D1)에서 저부 단차부 높이(D2)를 감산한 값과 대략 동일하다. 저부 단차부 폭(D3)은 삽입링(48) 단차부 폭(D0)과 대략 동일하거나 더 클 수도 있다. 몇몇 실시예에서, 저부 단차부 높이(D2)는 약 0.4 내지 약 0.6 mm, 예로서 약 0.5 mm이다. 몇몇 실시예에서, 저부 단차부 폭(D3)은 약 6 내지 약 7 mm 또는 약 6.4 내지 약 6.5 mm, 예로서 약 6.5 mm이다. 몇몇 실시예에서, 중심 단차부 높이(D4)는 약 3 내지 약 4 mm 또는 약 3.4 내지 약 3.6 mm, 예로서 약 3.5 mm이다. 다른 치수가 사용될 수도 있고 일반적으로 정전 척(16) 단차부의 치수에 의존할 수도 있다.
열 패드(60)는 두께(D5) 및 폭(D6)을 갖는다. 두께(D5)는 저부 단차부 높이(D2)에 대응할 수도 있다. 열 패드(60)가 압축성 재료 또는 접착제를 포함하는 몇몇 실시예에서, 열 패드(60)는 저부 단차부 높이(D2)보다 약간 더 큰 두께(D5)를 가질 수도 있다. 열 패드(60)가 압축성 재료 또는 접착제를 포함하지 않는 몇몇 실시예에서, 두께(D5)는 이후에 도포된 접착제를 고려하여 저부 단차부 높이(D2)보다 약간 더 작을 수도 있다. 열 패드(60)의 폭(D6)은 저부 단차부 폭(D3)보다 작거나 같을 수도 있다.
열 패드(60)는 삽입링(58)의 저부 단차부를 충전하기에 적합한 순응성 재료일 수도 있다. 열 패드(60)는 삽입링(58) 및 웨이퍼(52)로부터 멀어지게 열을 전도하기 위한 열전도성 재료일 수도 있다. 몇몇 실시예에서, 열 패드(60)는 신에츠 케미컬(Shin-Etsu Chemical)에 의해 제조된 실리콘계 열 인터페이스 재료로 형성된다. 이들 재료는 예를 들어, 금속 충전제를 갖는 엘라스토머를 포함할 수도 있다. 열 인터페이스 재료 또는 폴리머와 같은 다른 재료가 또한 사용될 수도 있다. 몇몇 실시예에서, 열 패드(60)는 몰드로 주조된 실리콘 수지로 형성된다. 이러한 실시예에서, 실리콘 수지는 열전도율을 향상시키기 위한 금속 충전제를 포함할 수도 있다. 몇몇 실시예에서, 충전제 재료는 알루미늄 산화물, 알루미늄 질화물, 구리 산화물, 베릴륨 산화물, 철 산화물 등과 같은 금속 산화물 또는 질화물을 포함할 수도 있다. 몇몇 실시예에서, 충전제 재료는 은, 구리, 알루미늄, 티타늄, 마그네슘, 금 등, 또는 이들의 조합과 같은 금속 또는 복합 재료를 포함할 수도 있다. 몇몇 실시예에서, 열 패드(60)의 조성은 탄소, 산소, 알루미늄, 및 실리콘을 포함한다.
열 패드(60)는 삽입링(58)과 접촉하고 있는 에칭 챔버(10)의 다른 요소보다 더 높은 열전도율을 갖는다. 몇몇 실시예에서, 열 패드(60)는 약 4 내지 6, 예로서 약 5 W/m·K의 열전도율을 갖는다.
정전 척(16)은 높이(D8) 및 폭(D7)을 갖는 단차부를 갖는다. 몇몇 실시예에서, 단차부 높이(D8)는 약 4.1 내지 약 4.3 mm, 예로서 약 4.2 mm이다. 몇몇 실시예에서, 단차부 폭(D7)은 약 6.55 내지 약 6.65 mm, 예로서 약 6.6 mm이다. 다른 치수가 사용될 수도 있고 일반적으로 정전 척(16) 단차부의 치수에 의존할 수도 있다.
열 패드(60)는 그 표면 상에 점착성을 갖는 재료를 포함할 수도 있고, 정전 척(16) 또는 삽입링(58)에 장착될 수 있다. 몇몇 실시예에서, 접착제(도시 생략)가 열 패드(60) 또는 정전 척(16)의 정합면 또는 삽입링(58)에 추가되어 열 패드(60)를 장착할 수 있다. 몇몇 실시예에서, 접착제는 열전도성 특성을 가질 수도 있다. 몇몇 실시예에서, 열 패드(60)는 예로서 삽입링(58) 또는 정전 척(16)으로부터 열 패드(60)를 벗겨내거나 스크레이핑함으로써, 물리력에 의해 제거될 수도 있다. 몇몇 실시예에서, 접착제는 예로서 접착제를 박리제, UV 광, 또는 적합한 온도에 노출하여 접착제를 파괴하고, 열 패드(60)의 제거를 허용함으로써 박리될 수도 있다.
열 패드(60)를 장착한 후에, 삽입링(58)은 재설치되고 상부 칼라링(54)은 재설치될 수도 있다.
도 7a, 도 7b, 도 7c, 및 도 7d는 열 패드(60)의 상이한 구성을 제시하고 있는 열 패드(60)의 다양한 실시예를 도시하고 있다. 도 7a에서, 열 패드(60)의 폭(도 6b의 D6)은 삽입링(58)의 저부 단차부의 폭(도 6b의 D3)보다 작다. 열 패드(60)는 정전 척(16)의 측벽과 인터페이스한다. 공동(61)이 열 패드(60)의 외측면에서 삽입링(58)과 열 패드(60) 사이에 생성된다. 공동(61)은 폭(D3)(도 6b 참조)의 약 0 내지 12%, 예로서 약 9 내지 10%, 예로서 9.38%, 또는 약 9.5%인 폭(V1)을 가질 수도 있다.
도 7b에서, 열 패드(60)는 도 7a의 열 패드(60)와 유사하지만, 열 패드(60)는 삽입링(58)과의 측벽 인터페이스를 갖도록 위치되고, 공동(61)이 열 패드(60)의 내측면에서 열 패드(60)와 정전 척(16) 사이에 생성된다. 공동(61)은 폭(D3)(도 6b 참조)의 약 0 내지 12%, 예로서 약 9 내지 10%, 예로서 9.38%, 또는 약 9.5%인 폭(V2)을 가질 수도 있다.
도 7c에서, 열 패드(60)는 도 7a의 열 패드(60)와 유사하지만, 열 패드(60)는 공동(61a)이 열 패드(60)의 일 측면에서 발생하고 공동(61b)이 열 패드(60)의 다른 측면에서 발생하도록 위치된다. 공동(61a)은 폭(D3)(도 6b 참조)의 약 0 내지 6%, 예로서 약 4 내지 5%, 예로서 4.69%, 또는 약 4.5%인 폭(V3a)을 가질 수도 있다. 공동(61b)은 폭(D3)(도 6b 참조)의 약 0 내지 6%, 예로서 약 4 내지 5%, 예로서 4.69%, 또는 약 4.5%인 폭(V3b)을 가질 수도 있다. 총 공동(61)은 폭(D3)(도 6b 참조)의 약 0 내지 12%, 예로서 약 9 내지 10%, 예로서 9.38%, 또는 약 9.5%인 총 폭(V3 = V3a + V3b)을 가질 수도 있다.
도 7d에서, 열 패드(60)는 2개의 개별 열 패드(60a, 60b)로서 도시되어 있다. 열 패드(60a)는 삽입링(58)과의 측벽 인터페이스를 갖는다. 열 패드(60b)는 정전 척(16)과의 측벽 인터페이스를 갖는다. 공동(61)은 열 패드(60a)와 열 패드(60b) 사이에서 발생한다. 공동(61)은 폭(D3)(도 6b 참조)의 약 0 내지 40%, 예로서 약 30%인 폭(V4)을 가질 수도 있다. 열 패드(60a)는 폭(D6)(도 6b 참조)의 약 0 내지 45%, 예로서 약 35%인 폭(D6a)을 가질 수도 있다. 열 패드(60b)는 폭(D6)(도 6b 참조)의 약 0 내지 45%, 예로서 약 35%인 폭(D6b)을 가질 수도 있다. 2개의 열 패드(60a, 60b)가 도시되어 있지만, 2개 초과의 열 패드(60)가 제공될 수도 있다는 것이 이해되어야 한다.
도 7d의 실시예는 도 7a, 도 7b 및 도 7c의 실시예의 양태와 조합될 수 있다는 것이 이해되어야 한다. 예를 들어, 도 7d의 실시예는 도 7c의 실시예와 조합되어 열 패드(60a)의 양 측면에 그리고 열 패드(60b)의 양 측면에 공동(61)을 제공할 수 있다. 도 7a, 도 7b, 도 7c, 및 도 7d의 임의의 실시예(또는 이들의 조합)는 도 3, 도 4, 및 도 5의 실시예와 조합되어 도 3의 연속적인 고리형 열 패드(60) 또는 도 4 및 도 5에 도시되어 있는 것과 같은 세그먼트형 열 패드(60)를 제공할 수도 있다는 것이 또한 이해되어야 한다.
몇몇 실시예에서, 도 7a, 도 7b, 도 7c, 및 도 7d의 공동(들)(61)은 주위 공기 또는 헬륨과 같은 다른 가스로 충전될 수도 있다. 몇몇 실시예에서, 공동(61)은 열 인터페이스 재료로 충전될 수도 있다.
도 8은 몇몇 실시예에 따른, 열 패드를 제공하기 위한 흐름도이다. 단계 110에서, 상부 칼라링(54)(사용되면)이 제거된다. 단계 120에서, 삽입링(48)이 제거된다. 단계 130에서, 삽입링(48)은 선택적으로 변형되고 또는 열 패드(60)를 제공하기 위한 저부 단차부를 갖는 새로운 삽입링(58)이 제공될 수도 있다. 단계 140에서, 열 패드(60) 또는 열 패드들(60)이 설치된다. 열 패드(60)는 정전 척(16) 단차부 또는 삽입링(58) 저부 단차부 상에 설치될 수도 있다. 단계 150에서, 변형된 또는 새로운 삽입링(58)이 설치된다. 단계 160에서, 상부 칼라링(54)(사용되면)이 설치된다.
도 31은 핀 전계 효과 트랜지스터(FinFET)(630)의 예를 3차원도로 도시하고 있다. FinFET(630)는 기판(632) 상에 핀(636)을 포함한다. 기판(632)은 격리 구역(634)을 갖고, 핀(636)은 이웃하는 격리 구역(634) 위로 그리고 이들 사이로부터 돌출한다. 게이트 유전체(638)가 핀(636)의 측벽을 따라 그 상부면 위에 있고, 게이트 전극(640)이 게이트 유전체(638) 위에 있다. 소스/드레인 구역(642, 644)은 게이트 유전체(638) 및 게이트 전극(640)에 관하여 핀(636)의 대향 측면들에 배치된다. 도 31은 이후의 도면에 사용되는 기준 단면을 또한 도시하고 있다. 단면 A-A는 FinFET(630)의 채널, 게이트 유전체(638), 및 게이트 전극(640)을 가로지른다. 이후의 도면은 단면 A-A와 일치하는 단면을 따라 도시되어 있다.
도 9 내지 도 19는 몇몇 실시예에 따른, 웨이퍼 상의 반도체 디바이스의 형성 및 게이트 교체를 위한 게이트 마스크의 에칭에 있어서 열 패드의 사용을 예시하고 있는 실시예를 도시하고 있다. 도 9 내지 도 12 및 도 20 내지 도 26은 몇몇 실시예에 따른, 웨이퍼 상의 반도체 디바이스의 형성 및 게이트 교체를 위한 게이트 마스크의 에칭에 있어서 열 패드의 사용을 예시하고 있는 다른 실시예를 도시하고 있다. 당 기술 분야의 숙련자는 열 패드가 본 명세서에 구체적으로 설명된 것들 이외의 에칭 프로세스에 사용될 수도 있다는 것을 이해할 수 있을 것이다. 일반적으로, 열 패드는 에칭율이 에칭될 재료 내의 온도 편차에 민감한 임의의 에칭 프로세스에 유용하다.
도 9는 그 형성시에 중간 단계에서 트랜지스터 구조체의 부분을 도시하고 있다. 도 9의 도면은 반도체 재료(200) 위에 형성된 게이트 구조체의 단면도이다. 반도체 재료(200)는 예를 들어, FinFET 구조체로부터 핀(또는 반도체 스트립)의 부분일 수도 있다. 반도체 재료(200)는 웨이퍼[웨이퍼(52)와 같은, 도 2에 관하여 전술됨]의 부분이거나 그에 부착될 수도 있다. 용이한 설명을 위해, 반도체 재료(200)는 또한 때때로 웨이퍼(200)라 칭할 수도 있는데, 이는 도 1 내지 도 7d의 웨이퍼(52)에 관하여 전술된 바와 같은 웨이퍼라는 것이 이해되어야 한다. 구조체는 더미 게이트 스택(201, 211, 221)을 포함한다. 더미 게이트 스택(201)은 더미 게이트 유전체(202), 더미 게이트 전극(204), 제1 하드 마스크(206), 및 제2 하드 마스크(208)를 포함한다. 더미 게이트 스택(211)은 더미 게이트 유전체(212), 더미 게이트 전극(214), 제1 하드 마스크(216), 및 제2 하드 마스크(218)를 포함한다. 더미 게이트 스택(221)은 더미 게이트 유전체(222), 더미 게이트 전극(224), 제1 하드 마스크(226), 및 제2 하드 마스크(228)를 포함한다. 제1 게이트 스페이서층(209)이 더미 게이트 스택(201/211) 위에 형성된다. 제2 게이트 스페이서층(232)이 더미 게이트 스택(221) 위에 형성된다.
더미 게이트 스택(201/211/221)의 층은 더미 게이트 재료의 점진적 성막(progressive deposition)에 의해 형성되고 이어서 패터닝되어 더미 게이트 스택(201/211/221)을 형성할 수도 있다. 더미 게이트 유전체(202/212/222)는 반도체 재료(200) 위에 성막된 더미 게이트 유전체층으로부터 형성될 수도 있다. 더미 게이트 유전체층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수도 있고, 허용 가능한 기술에 따라 성막되거나(예를 들어, CVD, PVD, 이들의 조합 등을 사용하여) 또는 열성장될 수도 있다(예를 들어, 열산화 등을 사용하여). 더미 게이트층이 더미 유전체층 위에 형성되고, 제1 하드 마스크층이 더미 게이트층 위에 형성되고, 제2 하드 마스크층이 제1 하드 마스크층 위에 형성된다. 몇몇 실시예에서, 더미 게이트층은 더미 유전체층 위에 성막되고, 이어서 예를 들어, CMP 프로세스를 사용하여 평탄화될 수도 있다. 더미 게이트층은 약 80 nm 내지 120 nm 두께일 수도 있고[예를 들어, 두께(D11)는 약 95 nm일 수도 있음], 예를 들어 폴리실리콘으로 제조될 수도 있지만, 다른 재료가 또한 사용될 수도 있다.
제1 하드 마스크층이 더미 게이트층 위에 성막될 수도 있다. 제2 하드 마스크층이 제1 하드 마스크층 위에 성막될 수도 있다. 제1 하드 마스크층 및 제2 하드 마스크층은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄질화물 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수도 있고, 허용 가능한 기술에 따라 성막되거나(예를 들어, CVD, PVD, 이들의 조합 등을 사용하여) 또는 열성장될 수도 있다(예를 들어, 열산화 등을 사용하여). 실시예에서, 제1 하드 마스크층은 실리콘 질화물로 형성된 층을 포함하고, 제2 마스크층은 실리콘 산화물로 형성된 층을 포함한다. 몇몇 실시예에서, 제1 마스크층은 약 7 nm 내지 약 13 nm의 두께를 가질 수도 있고[예를 들어, 두께(D12)는 약 10 nm일 수도 있음], 제2 마스크층은 약 45 nm 내지 약 130 nm의 두께를 가질 수도 있다[예를 들어, 두께(D13)는 약 50 nm일 수도 있음].
제2 하드 마스크층은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 제2 하드 마스크(208/218/228)를 형성할 수도 있다. 제2 하드 마스크(208/218/228)의 패턴은 이어서 허용 가능한 에칭 기술에 의해 제1 하드 마스크층, 및 더미 게이트층에 전사되어 더미 게이트(201/211/221)를 형성할 수도 있다. 선택적으로, 제2 하드 마스크(208/218/228)의 패턴이 유사하게 더미 유전체층(도 9에 도시되어 있는 바와 같이)에 전사될 수도 있다. 더미 게이트(201/211/221)의 패턴은 반도체 재료(200)의 소스/드레인 구역[예를 들어, 소스/드레인 에피택셜 구역(240)의 재료가 성장되는]을 노출하면서 반도체 재료(200)의 각각의 채널 구역을 덮는다. 반도체 재료(200)가 핀의 부분인 경우에, 더미 게이트(201/211/221)는 또한 각각의 핀의 길이방향에 실질적으로 수직인 길이방향을 가질 수도 있다.
더미 게이트 스택(201/211/221)의 크기, 및 더미 게이트 스택(201/211/221) 사이의 피치는 더미 게이트 스택(201/211/221)이 형성되어 있는 다이의 구역에 의존할 수도 있다. 몇몇 실시예에서, 더미 게이트(201/211/221)는 다이의 논리 구역(예를 들어, 논리 회로가 배치되어 있는) 내에 위치될 때보다 다이의 입출력 구역(예를 들어, 입출력 회로가 배치되어 있는) 내에 위치될 때 더 큰 크기 및 더 큰 피치를 가질 수도 있다. 몇몇 실시예에서, 더미 게이트(201/211/221)와 같은 더미 게이트는 약 15 nm 내지 약 100 nm의 폭을 가질 수도 있다. 몇몇 실시예에서, 더미 게이트(201/211/221)와 같은 더미 게이트는 약 100 nm 내지 약 300 nm의 폭을 가질 수도 있다. 예를 들어, 도 9에서, 더미 게이트 스택(201)은 논리 구역 내에 있고 약 15 nm 내지 약 30 nm, 예를 들어 20 nm의 폭(W1)을 가질 수도 있고; 더미 게이트 스택(211)은 다이의 입출력 구역 내에 있고 약 80 nm 내지 약 200 nm, 예를 들어 120 nm의 폭(W2)을 가질 수도 있고; 더미 게이트 스택(221)은 다이의 비활성 구역(예를 들어, 시험을 위해 제공됨) 내에 있고 약 15 nm 내지 약 30 nm, 예를 들어 20 nm의 폭(W3)을 가질 수도 있다.
제1 게이트 스페이서층(209)이 더미 게이트(201/211/221)의 노출면 상에 형성된다. 제1 게이트 스페이서층(209)을 형성하는 임의의 적합한 방법이 사용될 수도 있다. 몇몇 실시예에서, (CVD, ALD 등과 같은) 성막 또는 열산화가 제1 게이트 스페이서층(209)을 형성하는 데 사용될 수도 있다. 몇몇 실시예에서, 제1 게이트 스페이서층(209)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물, 실리콘 탄질화물, 실리콘 옥시탄질화물(SiOCN), 이들의 조합 등의 하나 이상의 층을 포함할 수도 있다. 몇몇 실시예에서, 제2 게이트 스페이서(232)가 제1 게이트 스페이서층(209)과 유사한 프로세스 및 재료를 사용하여 제1 게이트 스페이서층(209) 위에 형성될 수도 있다. 몇몇 실시예에서, 제2 게이트 스페이서(232)를 형성하기 전에, 몇몇 게이트가 마스킹되어 그 위에 제2 스페이서층의 형성을 방지할 수도 있다. 예를 들어, 도 9에서, 제2 스페이서층이 더미 게이트 스택(221) 위에만 형성된다. 실시예에서, 제1 게이트 스페이서층(209)은 SiOCN의 하나 이상의 층을 포함하고, 제2 게이트 스페이서층은 SiN을 포함한다. 몇몇 실시예에서, 제1 게이트 스페이서층은 약 3 nm 내지 약 15 nm, 예로서 약 8 nm의 두께를 갖고, 제2 게이트 스페이서층은 약 3 nm 내지 약 15 nm, 예로서 약 8 nm의 두께를 갖는다.
도 10에서, 제1 게이트 스페이서층(209)은 이방성 에칭되어 더미 게이트 스택(201/211/221)의 측벽을 따라 제1 게이트 스페이서(210/220/230)를 형성한다. 에칭 프로세스에서, 제1 게이트 스페이서층(209)의 측부가 제거되어 더미 게이트 스택(201/211)을 위한 반도체 재료(200) 및 제2 하드 마스크(208/218)의 상부면을 노출할 수도 있다.
제1 게이트 스페이서층(209)의 측부를 제거하는 프로세스 중에, 프로세스 편차와 연계된 게이트 로딩 편차 및 에칭율 차이에 기인하여, 최종의 더미 게이트 스택(201)은 더미 게이트 스택(211/221)보다 더 많이 에칭될 수도 있다. 예를 들어, 더미 게이트 스택(211)은 더미 게이트 스택(201)보다 더 넓다. 따라서, 제2 하드 마스크(218)의 정상부로부터 제1 게이트 스페이서층(209)의 과잉의 부분을 제거하는 것은 제1 더미 게이트 스택(201)의 제2 하드 마스크(208)의 정상부로부터 제1 게이트 스페이서층(209)의 과잉의 부분을 제거하는 것보다 더 장시간 소요될 것이다. 그 결과, 제1 게이트 스페이서층(209)이 이방성 에칭될 때, 제2 하드 마스크(208) 위의 제1 게이트 스페이서층(209)의 부분은 제거될 것이고 제1 게이트 스페이서층(209)이 제2 더미 게이트 스택(211) 위로부터 여전히 에칭되는 동안 제2 하드 마스크(208)가 에칭하기 시작할 수도 있다. 도 10에 도시되어 있는 예에서, 제1 더미 게이트 스택(201)의 제2 하드 마스크(208)의 약 5 nm가 제1 게이트 스페이서층(209)의 과잉의 부분을 제거하는 프로세스에서 의도치 않게 제거된다.
제3 더미 게이트 스택(221)은 제1 더미 게이트 스택(201)과 유사한 폭을 갖는다. 그러나, 제3 더미 게이트 스택(221)은 제3 더미 게이트 스택(221) 위의 제1 게이트 스페이서층(209)의 측부의 선택적 에칭을 방지하는 작용을 할 수도 있는 제2 게이트 스페이서(232)가 그 위에 성막되어 있다.
따라서, 제1 더미 게이트 스택(201)[하드 마스크(206/208)를 포함하고, 더미 게이트 유전체(202)를 포함하지 않음]의 게이트 높이는 몇몇 실시예에서 약 100 nm 내지 180 nm, 예를 들어 약 140 nm일 수도 있는 높이(D14)이다. 제2 더미 게이트 스택(211)[하드 마스크(216/218)를 포함하고, 더미 게이트 유전체(212)를 포함하지 않음]의 게이트 높이는 몇몇 실시예에서 약 135 nm 내지 215 nm, 예를 들어 약 175 nm일 수도 있는 높이(D15)이다. 제3 더미 게이트 스택(221)[하드 마스크(226/228) 및 제1 게이트 스페이서(230) 및 제2 게이트 스페이서(232)를 포함하고, 더미 게이트 유전체(222)를 포함하지 않음]의 게이트 높이는 몇몇 실시예에서 약 150 nm 내지 250 nm, 예를 들어 약 200 nm일 수도 있는 높이(D16)이다. 그러나, 이들 치수는 단지 예일 뿐이고, 임의의 적합한 치수가 이용될 수도 있다.
도 11을 참조하면, 에피택셜 소스/드레인 구역(240)은 임의의 허용 가능한 프로세스를 사용하여, 예를 들어 도시되어 있는 바와 같은 더미 게이트 스택(201)과 같은 더미 게이트에 인접하여 형성될 수도 있다. 에피택셜 소스/드레인 구역(240)은 또한 에피택셜 소스/드레인 구조체(240)라 칭할 수도 있다. 몇몇 실시예에서, 리세스(도시 생략)가 소스/드레인 구역 내의 반도체 재료(200) 및 리세스 내에 형성된 에피택셜 구조체 내에서 에칭되어 에피택셜 소스/드레인 구조체(240)를 형성할 수도 있다. 몇몇 실시예에서, 에피택셜 소스/드레인 구조체(240)는 금속 유기 CVD(metal-organic CVD: MOCVD), 분자빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG), 이들의 조합 등을 사용하여 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 구조체(240)는 FinFET와 같은 n-형 FET를 위해 적절한 임의의 재료와 같은, 임의의 허용 가능한 재료를 포함할 수도 있다. 예를 들어, 반도체 재료(200)가 실리콘이면, 에피택셜 소스/드레인 구조체(240)는 실리콘, SiC, SiCP, SiP 등을 포함할 수도 있다. 에피택셜 소스/드레인 구조체(240)는 반도체 재료(200)의 각각의 표면으로부터 융기된 표면을 가질 수도 있고, 파셋(facet)을 가질 수도 있다. 몇몇 실시예에서, 에피택셜 소스/드레인 구조체(240)는 반도체 재료(200) 내에 형성되어, 각각의 더미 게이트 스택(201/211/221)이 에피택셜 소스/드레인 구조체(240)의 각각의 이웃하는 쌍 사이에 배치될 수도 있게 된다. 몇몇 실시예에서, 에피택셜 소스/드레인 구조체(240)는 예로서 더미 게이트 스택(231)이 배치되어 있는 다이의 비활성 구역 내에 형성된다. 에피택셜 소스/드레인 구조체(240)는 다이의 입출력 구역에서 더미 게이트 스택(221)의 인접한 측면 상에 형성될 수도 있고 또는 형성되지 않을 수도 있다.
에피택셜 소스/드레인 구조체(240)는 적절한 n-형 또는 p-형 도펀트로 형성 중에 인시츄(in situ)식으로 도핑되거나 형성 후에 도핑될 수도 있다.
도 12 내지 도 16은 몇몇 실시예에 따른 게이트 교체 프로세스를 도시하고 있다. 이하에 더 설명되는 도 20 내지 도 26은 다른 실시예에 따른 게이트 교체 프로세스를 도시하고 있다. 더미 게이트 스택의 하드 마스크 에칭 중에 열패드 사용량에 기인하여, 더 균일한 게이트 높이가 성취될 수 있다.
도 12는 소스/드레인 에피택셜 구조체(240) 및 반도체 재료(200)를 보호하기 위해 더미 게이트 구조체 사이에 성막된 포토레지스트(250)를 도시하고 있다. 포토레지스트(250)는 임의의 적합한 방법을 사용하여 성막될 수도 있다. 몇몇 실시예에서, 포토레지스트(250)가 더미 게이트(201/211/221)를 커버하는 경우에, 포토레지스트(250)는 각각의 더미 게이트(201/211/221)의 상부 부분을 노출하도록 패터닝될 수 있다. 게이트 구조체(201/211/221) 사이의 나머지 포토레지스트(250)는 게이트 높이의 차이 및 인접한 게이트 사이의 게이트 간격에 의존하는 높이 및 상부면 윤곽을 가질 것이다.
도 13은 제2 하드 마스크(208/218/228)의 제거 및 제1 하드 마스크(206/216/226)(예를 들어, 도 12 참조)의 제거를 도시하고 있다. 구조체는 도 1 내지 도 7d에 관하여 전술된 에칭 챔버(10)와 같은 에칭 챔버, 삽입링과 정전 척 사이에 개재된 열 패드(60)와 같은 열 패드를 갖는 에칭 챔버 내에 배치될 수 있다. 열 패드는 웨이퍼(200)의 에지로부터 열을 방산하여 게이트 로딩 위에 더 균일한 에칭을 성취하도록 구성된다.
전술된 바와 같이, 반도체 재료(200)는 도 1 내지 도 7d의 웨이퍼(52)에 대응할 수도 있다. 몇몇 실시예에 따르면, 제1 하드 마스크(206/216/226) 및 제2 하드 마스크(208/218/228)를 에칭하기 위한 전술된 에칭은 다수의 스테이지에서 수행될 수도 있다. 사용된 에칭 가스는 CH3F를 포함할 수도 있다. 에칭제 가스는 C4F6, CF4, CO, CHF3, C4F8, CH2F2, 및/또는 SF6를 또한 포함할 수도 있다. 산소(O2)는 에칭율을 저속화하기 위해 프로세스 가스 내에 첨가될 수도 있다.
게이트 로딩 효과에 기인하여[예를 들어, 더미 게이트 스택(211)이 더미 게이트 스택(201)보다 더 넓거나 또는 더미 게이트 스택(201)이 더미 게이트 스택(221)보다 더 짧음], 웨이퍼(200)를 가로지르는 상이한 에칭율이 존재할 수도 있다. 게다가, 에칭은 다수의 스테이지로 수행될 수도 있기 때문에, 챔버 비가동 시간이 에칭율에 영향을 미칠 수도 있다. 예를 들어, 제1 스테이지 에칭은 더미 게이트 스택(221)(및 유사한 게이트) 위의 제2 게이트 스페이서(232)의 측부를 에칭하는 것을 포함할 수도 있다. 제2 스테이지 에칭은 제2 게이트 스페이서(232)에 의해 미리 커버되어 있던 더미 게이트 스택(221)(및 유사한 게이트 스택) 위의 제1 게이트 스페이서(230)의 나머지 측부를 에칭하는 것을 포함할 수도 있다. 제3 스테이지 에칭은 각각의 더미 게이트 스택(201/211/221)으로부터 제2 하드 마스크(208/218/228)를 각각 에칭하는 것을 포함할 수도 있다. 제4 스테이지 에칭은 각각의 더미 게이트 스택(201/211/221)으로부터 제1 하드 마스크(206/216/226)를 각각 에칭하는 것을 포함할 수도 있다.
각각의 에칭 스테이지는 다양한 하드 마스크와 같은, 에칭을 위한 특정 재료를 타겟팅할 수도 있지만, 다른 비타겟팅된 재료가 또한 에칭 스테이지에 의해 부분적으로 또는 전체로 소비될 수도 있다. 예를 들어, 포토레지스트(250)는 에칭 스테이지에 의해 소비될 수도 있다. 다른 예에서, 제2 게이트 스페이서(232)를 타겟팅하는 제1 스테이지 에칭은 더미 게이트 스택(201/211)의 제2 하드 마스크(208, 218)의 부분을 부수적으로 에칭할 수도 있다. 유사하게, 제1 게이트 스페이서(230)를 에칭하는 것은 제2 하드 마스크(208, 218)의 부분 및/또는 제1 하드 마스크(206, 216)의 부분을 부수적으로 에칭할 수도 있다.
몇몇 실시예에서, 다단 에칭은 각각의 스테이지 사이에 챔버 비가동 시간을 가질 수도 있다. 챔버 비가동 시간은 예를 들어, 챔버를 세척하고 유지하고, 프로세스 가스를 교환하거나, 또는 에칭 스테이지 사이에 챔버가 냉각하게 사는 데 사용될 수도 있다. 챔버 비가동 시간이 증가함에 따라, 에칭의 재개시의 에칭율은 온도 강하에 기인하여 증가할 수도 있다.
열 패드(60)와 같은 열 패드는 챔버 비가동 시간 중에 웨이퍼 에지 및 삽입링을 위한 연속적인 방열 기구를 제공한다. 열 패드(60)는 더 양호한 온도 균일성에 기인하여 웨이퍼 전체에 걸쳐 더 안정한 에칭율을 허용한다. 열 패드(60) 없이, 챔버 비가동 중에, 웨이퍼(200)의 에지는 웨이퍼(200)의 냉각 중심부에 비교하여 불균형하게 고온이 될 것이다. 이러한 불균형한 열은 웨이퍼 에지에서 이들 더 고온에서 저속 에칭율을 유발할 것이고, 게이트 높이에 대한 게이트 로딩 차이의 영향을 악화시킬 수도 있다. 이러한 차이에 의해, 에칭제에 더 민감한 더 좁은 게이트가 더 짧아지고 게이트 단축을 유발하게 될 수도 있다. 그러나, 열 패드(60)에 의해, 챔버 비가동 시간 후에 웨이퍼(200) 전체에 걸쳐 더 일관적인 에칭율에 기인하여, 게이트 로딩 효과에 기인하는 게이트 높이차는 에칭율을 더 일관적이게 함으로써 향상된다.
열 패드(60)의 실현된 효과의 증명이 도 27a 내지 도 30b에 관하여 후술될 것이다.
도 13을 참조하면, 에칭 후에, 임의의 나머지 포토레지스트(250)가 임의의 허용 가능한 프로세스에 의해 제거된다. 더미 게이트 전극(204/214/224)의 상부면은 노출되어 있다. 더미 게이트(201/211/221)는 약 3 내지 7 nm, 예를 들어 5 nm의 높이(D10)만큼 각각 오버에칭되어 있다. 게이트 로딩 효과에 기인하는 부수적인 에칭의 결과로서, 더미 게이트 전극(204)은 약 3 내지 7 nm, 예를 들어 5 nm의 높이(D17)만큼 부수적으로 에칭되어 있다. 본 예에서, 게이트 높이(D11)(도 9)가 약 95 nm이면, 더미 게이트 전극(204)의 새로운 게이트 높이는 약 90 nm이다. 유사하게, 게이트 로딩 효과에 기인하는 부수적인 에칭의 결과로서, 더미 게이트 전극(214)은 약 1 내지 5 nm, 예를 들어 3 nm의 높이(D18)만큼 부수적으로 에칭되어 있다. 본 예에서, 게이트 높이(D11)(도 9)가 약 95 nm이면, 더미 게이트 전극(214)의 새로운 게이트 높이는 약 87 nm이다. 더미 게이트 스택(221)의 오버에칭에 기인하여, 게이트 높이(D11)가 약 95 nm 였던 본 예에서, 더미 게이트 전극(224)의 새로운 게이트 높이는 약 90 nm이다.
에칭 프로세스에서 열 패드[열 패드(60)와 같은]를 사용함으로써, 최종 디바이스에서 게이트 높이차는 약 3.0 내지 약 6.5 nm 미만일 수도 있다.
다음에, 도 14에 도시되어 있는 바와 같이, 에칭 정지층(도시 생략) 및 제1 층간 유전체(ILD)(260)는 더미 게이트(201/211/221) 위에 그리고 더미 게이트(201/211/221) 옆의 공간에, 에피택셜 소스/드레인 구역(240) 위에 형성된다. 몇몇 실시예에서, ILD(260)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 몇몇 실시예에서, ILD(260)는 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소 도핑된 포스포-실리케이트 글래스(BPSG), 미도핑 실리케이트 글래스(USG) 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD, 이들의 조합 등과 같은 임의의 적합한 방법에 의해 성막될 수도 있다. 몇몇 실시예에서, 에칭 정지층은 이후에 형성된 접점을 위한 개구를 형성하기 위해 ILD(260)를 패터닝하는 동안 정지층으로서 사용된다. 이에 따라, 에칭 정지층을 위한 재료는 에칭 정지층의 재료가 ILD(260)의 재료보다 더 낮은 에칭율을 갖도록 선택될 수도 있다.
도 15를 참조하면, CMP와 같은 평탄화 프로세스가 더미 게이트(201/211/221)의 상부면과 ILD(260)의 상부면을 동일 높이가 되게 하도록 수행될 수도 있다. 평탄화 프로세스 후에, 더미 게이트 전극(204/214/224)의 상부면은 ILD(260)를 통해 노출된다. 각각의 더미 게이트 전극(204/214/224)의 높이는 대략 최단 더미 게이트 전극의 높이가 되도록 평탄화될 수도 있다. 본 예에서, 이는 약 90 nm 높이에 있는 더미 게이트 전극(204)이다. 열 패드(60)는 제1 하드 마스크(206/216/226) 및 제2 하드 마스크(208/218/228)를 에칭하는 프로세스에 사용되었기 때문에, 전체 평균 게이트 높이는 더 높아, 게이트 높이의 더 양호한 보존을 야기한다. 달리 말하면, 게이트(특히 게이트 로딩 효과로부터 발생하는 최단 게이트를 포함함)는 이들이 열 패드(60)로 에칭하지 않는 것보다 높다.
다음에, 도 16에 도시되어 있는 바와 같이, 더미 게이트(201/211/222)는 금속 게이트(301/311/321)로 각각 교체되어 있다. 교체의 부분으로서, 도 15의 더미 게이트 전극(204/214/224)은 금속 게이트 전극(304/314/324)으로 교체되어 있고, 더미 게이트 유전체(202/212/222)는 게이트 유전체층(302/312/322)으로 각각 교체되어 있다. 또한, 금속 게이트 전극(304/314/324)은 함몰되어 있고, 자기 정렬 접점 절연 필름(306/316/326)이 각각의 금속 게이트 전극(304/314/324) 위에 형성되어 있다.
더미 게이트(201/211/221)를 금속 게이트(301/311/321)로 교체하는 것은 임의의 적합한 프로세스에 의해 행해질 수도 있다. 몇몇 실시예에서, 더미 게이트(201/211/221)는 적합한 에칭제 및 에칭 기술을 사용하여, 더미 게이트 전극(205/215/225) 및 더미 게이트 유전체(202/212/222)를 제거하기 위해 각각의 제1 게이트 스페이서(210/220/230) 사이의 에칭에 의해 제거될 수도 있다. 더미 게이트 전극 및 더미 게이트 유전체 제거는 제1 게이트 스페이서 사이에 리세스(도시 생략)를 형성한다.
몇몇 실시예에서, 게이트 유전체층(302/312/322)은 리세스 내에 그리고 ILD(260) 위에 컨포멀 성막된다. 몇몇 실시예에서, 게이트 유전체층(302/312/322)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체층(302/312/322)은 고-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체층(302/312/322)은 약 7.0 초과의 k 값을 가질 수도 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트, 및 이들의 조합을 포함할 수도 있다. 게이트 유전체층(302/312/322)의 형성 방법은 분자빔 성막(Molecular-Beam Deposition: MBD), ALD, PECVD, 이들의 조합 등을 포함할 수도 있다. 게이트 유전체층(302/312/322)은 ILD(260)의 표면 위로 연장할 수도 있는데, 이는 이후의 프로세스에서 제거될 것이다.
다음에, 게이트 전극(304/314/324)은 게이트 유전체층(302/312/322) 위에 성막된 재료로부터 형성되고, 리세스의 나머지 부분을 충전한다. 게이트 전극(304/314/324)은 TiN, TaN, TaC, TiC, TiO, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료로 제조될 수도 있다. 게이트 전극 재료로 리세스의 충전 후에, CMP와 같은 평탄화 프로세스는 게이트 유전체층(302/312/322) 및 게이트 전극 재료의 과잉의 부분을 제거하도록 수행될 수도 있는 데, 이 과잉의 부분은 ILD(260)의 상부면 위에 있다.
도시되어 있지는 않지만, 게이트 전극(304/314/324)은 일련의 하나 이상의 적층된 층(도시 생략)을 포함할 수도 있다. 적층된 층은 리세스 내에, 게이트 전극(302/312/322)의 측벽 및 저부 위에, 그리고 ILD(260)의 상부면 위에 컨포멀(conformal)하게 성막될 수도 있다. 적층된 층은 ALD 또는 CVD와 같은 컨포멀 성막 방법에 의해 형성되고 프로세스 편차 내의 실질적으로 균일한 두께를 가질 수도 있다. 적층된 층은 확산 배리어층 및 확산 배리어층 위의 하나 이상의 일함수층을 포함할 수도 있다. 확산 배리어층은 티타늄 질화물(TiN) 또는 탈륨 질화물로 형성될 수도 있다. 일함수층(들)은 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성된 복수의 층을 포함할 수도 있다. 일함수층의 특정 재료는 각각의 FinFET가 n-형 FinFET인지 또는 p-형 FinFET인지 여부에 따라 선택될 수도 있다. 예를 들어, FinFET가 n-형 FinFET일 때, 일함수층은 AlTiC 층을 포함할 수도 있다. FinFET가 p-형 FinFET일 때, 일함수층은 AlTiC 및/또는 AlTiC 층을 포함할 수도 있다. 일함수층(들)의 성막 후에, 다른 TiN 층일 수도 있는 배리어층(도시 생략)이 형성될 수도 있다. 배리어층 다음에, 전술된 것과 같은 게이트 전극 재료가 나머지 리세스 내에 성막될 수 있다.
몇몇 실시예에서, 게이트 유전체층(302/312/322)의 형성은 게이트 유전체층(302/312/322)이 동일한 재료로 제조되도록 동시에 발생할 수도 있고, 게이트 전극(304/314/324)의 형성은 게이트 전극(304/314/324)이 동일한 재료로 제조되도록 동시에 발생할 수도 있다. 그러나, 다른 실시예에서, 게이트 유전체층(302/312/322)은 별개의 프로세스에 의해 형성될 수도 있어, 게이트 유전체층(302/312/322)이 상이한 재료로 제조될 수도 있게 되고, 게이트 전극(304/314/324)은 별개의 프로세스에 의해 형성될 수도 있어, 게이트 전극(304/314/324)이 상이한 재료로 제조될 수도 있게 된다. 다양한 마스킹 단계가 별개의 프로세스를 사용할 때 적절한 구역을 마스킹하고 노광하는 데 사용될 수도 있다.
몇몇 실시예에서, 게이트 전극(304/314/324)은 적합한 에칭제 및 에칭 기술을 사용하여 게이트 전극을 부분적으로 에칭함으로써 제2 리세스를 형성하도록 함몰될 수도 있다. 자기 정렬된 접점 절연 필름이 리세스 내에 그리고 ILD(260) 위에 성막될 수도 있다. 자기 정렬된 접점 절연 필름은 SiN, 실리콘 산질화물, 실리콘 탄질화물, SiOCN, 이들의 조합 등으로 제조될 수도 있다. 자기 정렬된 접점 절연 필름을 형성한 후에, CMP와 같은 평탄화 프로세스가 수행되어 자기 정렬된 접점 절연 필름의 과잉의 부분을 제거할 수도 있는 데, 이 과잉의 부분은 ILD(260)의 상부면 위에 있어, 이에 의해 자기 정렬된 접점 절연 필름(306/316/326)을 형성한다. 몇몇 실시예에서, 자기 정렬된 접점 절연 필름(306/316/326)은 또한 함몰될 수도 있고, 동일한 또는 상이한 재료(자기 정렬된 접점 절연 필름에 대해 상기에 열거된 것들과 같은)의 캡층(도시 생략)이 자기 정렬된 접점 절연 필름(306/316/326) 위에 형성된다. 자기 정렬된 접점 절연 필름(306/316/326)은 자기 정렬된 접점의 형성 중에 게이트(301/311/321)를 보호하는 데 사용될 수도 있다.
도 17 내지 도 19는 몇몇 실시예에 따른, 도 19의 자기 정렬된 접점(371/372)과 같은 자기 정렬된 접점의 형성을 도시하고 있다. 도 16에 도시되어 있는 바와 같은 구조체는 2개의 부가적인 논리형 게이트(301)를 포함하도록 확장되어 있다. 제2 ILD(360)가 제1 ILD(260)에 관하여 전술된 것과 같은 재료 및 프로세스를 사용하여 제1 ILD(260) 위에 성막되는데, 이들 재료 및 프로세스는 반복 설명되지 않는다. 하드 마스크(365)가 제2 ILD(360) 위에 형성된다. 하드 마스크(365)는 산화물 또는 티타늄 질화물와 같은 질화물와 같은 임의의 적합한 재료로 제조될 수도 있다. 포토레지스트(도시 생략)가 하드 마스크(365) 위에 형성되고 패터닝되어 하드 마스크(365) 내에 개구를 형성할 수도 있는데, 이 개구는 이어서 임의의 허용 가능한 에칭 기술을 사용하여 제1 ILD(360) 및 제1 ILD(260)에 전사되어 접점 개구(361)를 형성한다. 접점 개구(361)는 모두 동일한 프로세스에서, 또는 개별 프로세스에서 동시에 형성될 수도 있다. 에칭 정지층(도시생략)은 접점 개구(361)를 형성하기 위한 에칭 정지부로서 기능한다. 자기 정렬된 접점 절연 필름(306/316/326)에 기인하여, 접점 개구(361)는 일단 노출되면 게이트를 손상하지 않고, 게이트[예를 들어, 게이트(301, 311)] 위에 부분적으로 위치될 수도 있다. 접점 개구(361)는 에칭 정지층이 제거된 후에 에피택셜 소스/드레인 구역(240)을 노출한다.
도 17의 예시된 예에서, 접점 개구(361)를 생성하는 프로세스는 게이트(301, 311)를 부분적으로 에칭할 수도 있다. 좌측 및 우측 게이트(301)는 접점 개구(361)에 중첩되고, 접점 개구(361)의 에지를 향해 부분적으로 에칭된다. 중심 게이트(301)는 전체 접점 개구(361) 위에 부분적으로 에칭된다. 게이트의 게이트 높이는 다른 상이한 재료와 게이트 스페이서의 인터페이스 - 예시된 실시예에서, 각각의 자기 정렬된 접점 절연 필름(306/316/326)과의 게이트 스페이서(210/220/230)의 인터페이스에서 측정될 수도 있다. ILD(260)의 상부면으로부터 좌측 게이트(301)의 게이트 높이까지의 거리(D21)는 약 16 nm 내지 약 22 nm일 수도 있다. ILD(260)의 상부면으로부터 중심 게이트(301)의 게이트 높이까지의 거리(D22)는 약 12 nm 내지 약 20 nm일 수도 있다. 좌측 게이트와 중심 게이트의 게이트 높이 사이의 거리(D23)는 약 3 nm 내지 약 6 nm일 수도 있다. 그러나, 이들 치수는 단지 예일 뿐이고, 임의의 적합한 치수가 이용될 수도 있다는 것이 이해되어야 한다. 몇몇 실시예에서, 에칭 프로세스에서 열 패드[열 패드(60)와 같은]를 사용함으로써, 최종 디바이스에서 게이트 높이차는 약 3.0 내지 약 6.5 nm 미만일 수도 있다.
게이트(311) 위의 접점 개구(361)는 하나의 게이트[게이트(311)]에 중첩되고 인접한 게이트[우측 게이트(301)]에는 중첩되지 않는 자기 정렬된 접점 개구를 도시하고 있다.
도 18에 도시되어 있는 바와 같이, 도전성 재료(370)는 접점 개구(361) 내에 형성된다. 하드 마스크(365)는 임의의 적합한 기술에 의해 제거될 수도 있다. 확산 배리어층, 접착층 등과 같은 라이너(도시 생략), 및 도전성 재료(370)가 개구(361) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수도 있다. 도전성 재료(370)는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수도 있다.
도 19에서, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(360)의 상부면으로부터 과잉의 재료를 제거할 수도 있다. 나머지 라이너 및 도전성 재료(370)는 개구 내에 접점(371, 372)을 형성한다. 몇몇 실시예에서, 실리사이드가 에피택셜 소스/드레인 구역(240)과 접점(371/372) 사이의 인터페이스에서 이전의 프로세스에서 에피택셜 소스/드레인 구역(240) 상에 형성될 수도 있다. 접점(371/372)은 에피택셜 소스/드레인 구역(240)의 각각의 구조체에 물리적으로 그리고 전기적으로 결합된다. 다른 접점(도시 생략)이 또한 유사한 프로세스 및 재료를 사용하여 형성되어 게이트 전극을 물리적으로 그리고 전기적으로 결합할 수도 있다.
도 20 내지 도 26은 몇몇 실시예에 따른 게이트 교체 프로세스를 도시하고 있다. 더미 게이트 스택의 하드 마스크 에칭 중에 열패드 사용량에 기인하여, 더 균일한 게이트 높이가 성취될 수 있다.
도 20은 전술된 바와 같이, 도 11을 통한 단계가 수행되었다고 가정하여 프로세스를 계속한다. 도 20에서, ILD(260)가 더미 게이트 스택(201/211/221), 에피택셜 소스/드레인 구역(240) 및 반도체 재료(200)를 포함하는 구조체 위에 형성된다. ILD(260)는 도 14에 관하여 전술된 바와 같은 프로세스 및 재료를 사용하여 형성될 수 있는데, 이들 프로세스 및 재료는 반복 설명되지 않는다.
도 21에서, ILD(260)는 더미 게이트 스택(221) 위의 제2 게이트 스페이서(232) 및 더미 게이트 스택(221) 위의 제1 게이트 스페이서(230)를 제거하도록 평탄화된다. ILD(260)는 제2 하드 마스크(208/218/228)가 모든 더미 게이트에 대해 노출될 때까지 더 평탄화된다. 몇몇 실시예에서, 제2 하드 마스크(208/218/228)는 몇몇 게이트에 대해 완전히 제거될 수도 있다. 몇몇 실시예에서, ILD(260)는 제1 하드 마스크(206/216/226) 또는 더미 게이트 전극(204/214/224)이 하나 이상의 게이트에 대해 노출될 때까지 더 평탄화될 수도 있다. 평탄화는 도 15에 관하여 전술된 바와 같은 프로세스 및 재료를 사용하여 수행될 수도 있는데, 이들 프로세스 및 재료는 반복 설명되지 않는다.
도 22는 제2 하드 마스크(208/218/228) 및 제1 하드 마스크(206/216/226)를 제거하기 위한 에칭 프로세스를 도시하고 있다. 도 13에 관하여 전술된 에칭 프로세스와 유사하게, 에칭은 전술된 바와 같은 프로세스 및 재료를 사용하여 다수의 스테이지에서 수행될 수도 있는데, 이들 프로세스 및 재료는 반복 설명되지 않는다. 게이트 로딩의 결과로서, 더미 게이트 높이(204/214/224)의 차이는 도 22의 최종 더미 게이트에서 볼 수 있다. 그러나, 삽입링과 정전 척 사이의 [열 패드(60)와 같은] 열 패드의 사용에 기인하여, 웨이퍼의 에지 온도는 챔버 비가동 시간 중에 더 일관적인 온도로 유지되어, 열 패드의 사용이 없는 것보다 더 균일한 에칭을 야기한다.
도 23은 더미 게이트(201/211/221)의 제거 및 게이트(301/311/321)로의 교체를 도시하고 있다. 더미 게이트(201/211/221)의 제거 및 교체는 도 16에 관하여 전술된 바와 같은 프로세스 및 재료를 사용하여 수행될 수도 있는데, 이들 프로세스 및 재료는 반복 설명되지 않는다. 또한, 교체 게이트는 함몰되고 자기 정렬된 접점 절연 필름(306/316/326)이 게이트 스페이서(210/220/230) 사이의 각각의 리세스 내에 형성될 수도 있다. 특히, 자기 정렬된 접점 절연 필름(306/316/326)은 제1 및 제2 하드 마스크(도 21 참조)를 먼저 유지하고 있던 ILD(260)의 리세스 내의 게이트 위에 또한 형성될 수도 있다.
도 24는 접점 개구(361)의 형성을 도시하고 있다. 접점 개구(361)는 도 17의 접점 개구(361)에 관하여 전술되어 있고 반복 설명되지 않는 것들과 같은 프로세스 및 재료를 사용하여 형성될 수 있다. 좌측 게이트(301) 높이와 중심 게이트(301) 높이 사이의 거리(D23)는 약 3 nm 내지 약 6 nm일 수도 있다.
도 12 내지 도 19 및 도 20 내지 도 24에서 상기에 예시된 바와 같이, 더미 게이트(201/211/221)는 게이트(301/311/321)로 교체되고, 접점 개구(361)는 다수의 게이트(301) 위에 형성된다. 전술된 바와 같이, 게이트(301)는 (게이트 스페이서 사이의) 100 nm 미만의 폭을 갖는다. 접점 개구는 예시된 게이트(311)와 같은, 100 nm 초과의 폭을 갖는 다수의 게이트 위에 또한 형성될 수도 있다는 것이 이해되어야 한다. 에칭율 균일성을 향상시키기 위해 열 패드를 사용함으로써, 게이트 로딩 효과는 완화될 수 있다. 양 경우에, 게이트 높이차는 약 3 내지 6.5 nm, 예를 들어 약 6 nm 미만일 수 있다.
도 25 및 도 26을 참조하면, 접점(371, 372)이 도전성 재료(370)로부터 형성된다. 접점(371, 372)은 도 18 및 도 19에 관하여 전술되어 있고 반복 설명되지 않는 것들과 같은 프로세스 및 재료를 사용하여 형성될 수 있다.
도 27a 및 도 27b는 전술된 열 패드(60)와 같은, 열 패드를 사용할 때 웨이퍼를 가로지르는 에칭율 변동을 도시하고 있다. 도 27a 및 도 27b는 웨이퍼 상의 상이한 데이터점에서 에칭율의 토포그래피 맵이다. 윤곽선이 제공된 스케일에서 규정된 범위 내에 있는 에칭율의 윤곽을 상관하도록 제공된다.
도 27a는 열 패드를 사용하는 제1 테스트 에칭에서 에칭율을 도시하고 있다. 도 27b는 열 패드를 사용하는 제2 테스트 에칭에서 에칭율을 도시하고 있다. 제1 테스트에서 평균 에칭율은 5.8 nm/min이었다. 3의 표준 편차(3-시그마) 내의 에칭율은 제1 테스트에서 5.8 nm±1.6 nm/min이었는데, 약 56%의 확률적 에칭율 편차를 표현한다. 측정된 총 에칭율 범위는 제1 테스트에서 2.0 nm/min이었는데, 측정된 값 전체에 걸쳐 약 17%의 에칭율 편차를 표현한다.
도 27b에서 볼 수 있는 바와 같이, 제2 테스트에서 평균 에칭율은 6.0 nm/min이었다. 3의 표준 편차(3-시그마) 내의 에칭율은 제2 테스트에서 6.0 nm±1.7 nm/min이었는데, 약 55.8%의 확률적 에칭율 편차를 표현한다. 측정된 총 에칭율 범위는 제2 테스트에서 1.8 nm/min이었는데, 측정된 값 전체에 걸쳐 약 15.3%의 에칭율 편차를 표현한다.
모든 다른 인자를 동일하게 유지하고, 열 패드가 없는 에칭율에 비교하여, 3의 표준 편차(3-시그마) 내의 열 패드가 없는 에칭율은 4.3 nm±3.7 nm/min 내지 약 4.4 nm±3.5 nm/min이었는데, 약 164.8% 내지 약 170.6%의 확률적 에칭율 편차를 표현한다. 열 패드가 없는 에칭율은 3.8 nm/min 내지 4.2 nm/min의 측정된 범위를 갖는데, 측정된 값 전체에 걸쳐 44 내지 49%의 에칭율 편차를 표현한다.
표 1은 이들 값의 대조 비교를 나타내고 있다.
열 패드 있음 열 패드 없음
테스트 1 테스트 2 테스트 1 테스트 2
평균 (nm) 5.8 6.0 4.4 4.3
3-시그마 (nm) 1.6 1.7 3.7 3.5
범위 (nm) 2.0 1.8 4.2 3.8
따라서, 웨이퍼 전체에 걸친 에칭율 편차는 열 패드(60)와 같은 열 패드를 사용할 때 적은 편차를 갖도록 유리하게 향상된다.
도 28a 내지 도 30b는 게이트 하드 마스크 에칭 프로세스를 위한 웨이퍼 데이터를 도시하고 있다. "a"로 끝나는 도면(도 28a, 도 29a 및 도 30a)은 폴리실리콘 더미 게이트 전극 높이를 도시하고 있다. "b"로 끝나는 도면은 하드 마스크층 두께를 도시하고 있고, 여기서 하드 마스크는 폴리실리콘 더미 게이트 전극 위에 있다. 도 28a 내지 도 30b는 웨이퍼 상의 이산 측정점에서 게이트 높이 또는 하드 마스크 두께의 토포그래피 맵을 제공하고 있다. 윤곽선은 각각의 토포그래피 맵 상에 제공되어 있고 게이트 높이 또는 하드 마스크 두께 값의 스케일에 상관되어 있다. 각각의 도면 아래에는 측정 판독치를 위한 통계 데이터가 제공되어 있다.
도 28a 및 도 28b를 참조하면, 측정치는 에칭 프로세스에서 하드 마스크층을 에칭하기 전의 웨이퍼에 대응한다. 평균 게이트 높이는 97.90 nm이다. 3-시그마 범위는 ±3.99 nm인데, 8.2%의 확률적 게이트 높이 편차를 표현한다. 측정된 값의 전체 범위는 7.45 nm인데, 측정된 게이트 높이 값의 약 7.6% 편차를 표현한다. 하드 마스크 두께에 대해, 평균 하드 마스크 두께는 77.77 nm이다. 3-시그마 범위는 ±3.75 nm인 데, 7.0%의 확률적 하드 마스크 두께 편차를 표현한다. 측정된 값의 전체 범위는 3.11 nm인데, 측정된 하드 마스크 두께 값의 약 4.0% 편차를 표현한다.
표 2는 열 패드가 없는 개별 테스트에서 웨이퍼의 유사한 측정치에 비교하여, 도 28a 및 도 28b의 값의 대조 비교를 나타내고 있다.
열 패드 있음 열 패드 없음
게이트 높이 HM 두께 게이트 높이 HM 두께
평균 (nm) 97.90 77.77 97.30 77.99
3-시그마 (nm) 3.99 2.75 3.97 2.99
범위 (nm) 7.45 3.11 5.51 3.34
도 29a 및 도 29b를 참조하면, 측정치는 하드 마스크를 제거하기 위한 에칭 스테이지 후의 웨이퍼에 대응한다. 에칭 후에, 평균 게이트 높이는 92.63 nm이다. 3-시그마 범위는 ±3.44 nm인데, 7.4%의 확률적 게이트 높이 편차를 표현한다. 측정된 값의 전체 범위는 6.03 nm인데, 측정된 게이트 높이 값의 약 6.5% 편차를 표현한다. 에칭 후에, 평균 하드 마스크 두께는 2.16 nm이다. 3-시그마 범위는 ±0.43 nm인데, 약 39.8% 확률적 하드 마스크 두께 편차를 표현한다. 측정된 값의 전체 범위는 0.67 nm인데, 하드 마스크 두께 측정된 값의 약 31.0% 편차를 표현한다.
표 3은 열 패드가 없는 개별 테스트에서 웨이퍼의 유사한 측정치에 비교하여, 도 29a 및 도 29b의 값의 대조 비교를 나타내고 있다.
열 패드 있음 열 패드 없음
게이트 높이 HM 두께 게이트 높이 HM 두께
평균 (nm) 92.63 2.16 93.63 2.47
3-시그마 (nm) 3.44 0.43 4.84 1.06
범위 (nm) 6.03 0.67 6.67 2.15
도 30a 및 도 30b를 참조하면, 제공된 측정치는 하드 마스크를 제거하기 위한 에칭 스테이지 후의 웨이퍼(도 29a 및 도 29b)와 열 패드를 사용하는 동안 에칭 스테이지 전의 웨이퍼(도 28a 및 도 28b) 사이의 점-대-점 델타에 대응한다. 이들 값은 얼마나 많은 더미 게이트 높이가 단축되었는지에 의해 그리고 얼마나 많은 하드 마스크가 에칭되었는지에 의해 증명된다. 에칭전 및 에칭후 평균 게이트 높이의 차이는 5.27 nm이다. 3-시그마 범위는 ±1.33 nm인데, 약 50.4% 확률적 게이트 높이 에칭 편차를 표현한다. 게이트 높이 제거에 대한 측정된 값의 전체 범위는 2.19 nm인데, 측정된 게이트 높이 값의 약 41.6% 편차를 표현한다. 에칭 후에, 에칭전 및 에칭후 평균 하드 마스크 두께의 차이는 75.61 nm이다. 3-시그마 범위는 ±2.46 nm인데, 약 6.4% 확률적 하드 마스크 두께 제거 편차를 표현한다. 측정된 값의 전체 범위는 3.07 nm인데, 측정된 하드 마스크 두께 값의 약 4.1% 편차를 표현한다.
표 4는 열 패드가 없는 개별 테스트에서 웨이퍼의 유사한 측정치에 비교하여, 도 30a 및 도 30b의 값의 대조 비교를 나타내고 있다.
열 패드 있음 열 패드 없음
게이트 높이 HM 두께 게이트 높이 HM 두께
평균 (nm) 5.27 75.61 3.67 75.52
3-시그마 (nm) 1.33 2.46 3.23 2.41
범위 (nm) 2.19 3.07 4.39 3.55
열 패드가 없으면 게이트 높이 제거를 위한 범위(표 4에 대응함)는 4.39 nm인데, 이는 열 패드를 사용할 때 평균 41.6%인 2.19 nm에 비교하여 평균 119.6%이다. 따라서, 웨이퍼 전체에 걸친 게이트 높이 편차는 열 패드(60)와 같은 열 패드를 사용할 때 적은 편차를 갖도록 유리하게 향상된다.
실시예는 삽입링과 정전 척 사이에 열 패드를 사용함으로써 전체 웨이퍼에 걸친 더 일관적인 에칭율을 제공한다. 열 패드는 삽입링 및 웨이퍼 에지로부터 정전 척으로 열을 방산하기 위한 연속적인 수동 열 경로를 제공한다. 몇몇 실시예에서, 능동 냉각 기구가 정전 척 내에 위치될 수도 있다. 열 패드는 웨이퍼와 접촉하여 또는 웨이퍼 부근에서의 다양한 구성요소의 온도를 더 일관적인 온도로 유지하는 것을 돕는다. 온도는 에칭율에 영향을 미칠 수도 있기 때문에, 더미 게이트 위에 하드 마스크 구조 에칭에서와 같이, 더 일관적인 에칭율이 얻어진다. 또한, 열 패드의 이익은 단지 에지에서가 아니라 전체 웨이퍼를 가로지르는 에칭율 균일성을 돕는 것으로 판명되었다. 실시예는 더미 게이트 전극 위의 하드 마스크층(들)을 제거함으로써 게이트 교체를 수행하도록 에칭 프로세스에서 열 패드를 사용한다. 열 패드를 사용하는 결과로서, 게이트 높이는 에칭을 가로질러 더 양호하게 유지되고 게이트 로딩은 게이트 높이에 적은 영향을 갖는다. 하드 마스크의 제거 후에, 더미 게이트 전극은 제거되고 교체될 수도 있다. 접점은 이어서 소스/드레인 구역 및 게이트 전극에 형성될 수 있다.
일 실시예는 정전 척, 정전 척을 둘러싸는 섀도우링, 및 섀도우링의 제1 삽입 단차부 상의 삽입링을 포함하는 에칭 챔버 플랫폼이다. 삽입링은 또한 정전 척의 삽입 단차부에 중첩된다. 삽입링은 정전 척의 삽입 단차부에 중첩되는 삽입링의 부분에 저부 삽입 단차부를 갖는다. 하나 이상의 열 패드가 삽입링과 정전 척 사이에 개재되고, 하나 이상의 열 패드는 삽입링의 저부 삽입 단차부 및 정전 척의 삽입 단차부에 인접하고, 하나 이상의 열 패드는 섀도우링보다 더 높은 열전도율을 갖는다.
일 실시예는 에칭 챔버 내로 열 패드를 설치하는 단계를 포함하는 방법이다. 단차형 삽입링이 에칭 챔버 내에 설치되어, 열 패드는 단차형 삽입링과 에칭 챔버의 정전 척 사이에 개재되게 된다. 열 패드는 단차형 삽입링과 접촉하고 있는 에칭 챔버의 다른 요소보다 더 높은 열전도율을 갖는다.
일 실시예는 에칭 챔버 내에 에칭제 가스를 제공하는 단계를 포함하는 방법이고, 여기서 에칭 챔버는 그 내부에 웨이퍼를 갖는다. 플라즈마가 에칭제 가스로 생성된다. 플라즈마는 웨이퍼 상의 구조체를 에칭하는 데 사용된다. 열이 에칭 챔버의 삽입링으로부터 열 패드를 통해 에칭 챔버의 정전 척으로 방산된다. 열 패드는 삽입링과 접촉하고 있는 챔버의 다른 요소보다 더 높은 열전달을 갖는다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
<부기>
1. 에칭 챔버 플랫폼으로서,
정전 척;
상기 정전 척을 둘러싸는 섀도우링(shadow ring);
상기 섀도우링의 제1 삽입 단차부(inset step) 상의 삽입링으로서, 상기 정전 척의 삽입 단차부에 중첩되고, 상기 정전 척의 삽입 단차부에 중첩되는 삽입링의 부분에 저부 삽입 단차부를 갖는 삽입링; 및
상기 삽입링과 정전 척 사이에 개재된 하나 이상의 열 패드로서, 상기 삽입링의 저부 삽입 단차부 및 정전 척의 삽입 단차부에 인접하고, 상기 섀도우링보다 높은 열전도율을 갖는 하나 이상의 열 패드
를 포함하는 에칭 챔버 플랫폼.
2. 제1항에 있어서,
상기 섀도우링 위의 상부 칼라링(collar ring)을 더 포함하는 에칭 챔버 플랫폼.
3. 제1항에 있어서, 상기 열 패드는 정전 척의 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
4. 제1항에 있어서, 상기 열 패드는 삽입링의 저부 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
5. 제1항에 있어서, 상기 열 패드는 삽입링의 저부 삽입 단차부에 부착되고, 상기 열 패드는 정전 척의 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
6. 제1항에 있어서, 상기 열 패드는 약 4 내지 6 W/m·K의 열전도율을 갖는 금속 충전제 재료 및 실리콘 재료를 포함하는 것인 에칭 챔버 플랫폼.
7. 제1항에 있어서, 상기 정전 척은 이 정전 척의 상부면의 외부 에지 위에 걸치게 웨이퍼를 유지하도록 구성되고, 상기 열 패드는 걸쳐진 웨이퍼의 에지와 수직으로 정렬된 부분을 갖도록 구성되는 것인 에칭 챔버 플랫폼.
8. 방법으로서,
에칭 챔버 내로 열 패드를 설치하는 단계; 및
상기 에칭 챔버 내에 단차형 삽입링을 설치하는 단계로서, 상기 열 패드는 제1 삽입링과 에칭 챔버의 정전 척 사이에 개재되고, 상기 열 패드는 단차형 삽입링과 접촉하고 있는 에칭 챔버의 다른 요소보다 높은 열전도율을 갖는 것인, 단차형 삽입링을 설치하는 단계
를 포함하는 방법.
9. 제8항에 있어서,
상기 단차형 삽입링을 설치한 후에, 상기 에칭 챔버 내에 상부 칼라링을 설치하는 단계를 더 포함하는 방법.
10. 제8항에 있어서,
원래 삽입링의 내측 저부 에지에 저부 단차부 삽입부를 형성하기 위해 원래 삽입링을 변형하는 단계를 더 포함하고, 상기 저부 단차부 삽입부는 상기 열 패드에 기초하는 치수를 갖고, 상기 원래 삽입링을 변형하는 단계는 단차형 삽입링을 형성하는 것인 방법.
11. 제8항에 있어서, 상기 열 패드는 엘라스토머 재료 및 금속 충전제 재료를 포함하는 것인 방법.
12. 제8항에 있어서, 상기 단차형 삽입링은 이 단차형 삽입링의 내측 저부 에지에 저부 단차부 삽입부를 포함하고, 상기 열 패드는 단차형 삽입링의 저부 단차부에 인터페이싱하도록 구성되는 것인 방법.
13. 제8항에 있어서,
상기 에칭 챔버 내에서 웨이퍼를 에칭하는 단계; 및
상기 단차형 삽입링으로부터 열 패드를 통해 정전 척으로 열을 방산하는 단계
를 더 포함하는 방법.
14. 방법으로서,
에칭 챔버 내에 에칭제 가스를 제공하는 단계로서, 상기 에칭 챔버는 그 내부에 웨이퍼를 갖는 것인, 에칭제 가스를 제공하는 단계;
상기 에칭제 가스로 플라즈마를 생성하는 단계;
상기 플라즈마를 사용하여 상기 웨이퍼 상에 구조체를 에칭하는 단계; 및
상기 에칭 챔버의 삽입링으로부터 열 패드를 통해 에칭 챔버의 정전 척으로 열을 방산하는 단계로서, 상기 열 패드는 삽입링과 접촉하고 있는 에칭 챔버의 다른 요소보다 높은 열전달을 갖는 것인, 열을 방산하는 단계
를 포함하는 방법.
15. 제14항에 있어서,
에칭 전에, 상기 삽입링을 제거하는 단계;
상기 열 패드를 설치하는 단계; 및
상기 삽입링을 교체하는 단계
를 더 포함하는 방법.
16. 제14항에 있어서, 상기 에칭은 웨이퍼의 에지로부터 열 패드를 통해 열을 방산하는 단계를 더 포함하는 것인 방법.
17. 제14항에 있어서, 상기 열 패드는 엘라스토머 재료 및 금속 충전제 재료를 포함하는 것인 방법.
18. 제14항에 있어서, 상기 에칭은 제1 복수의 더미 게이트의 각각의 하드 마스크층을 에칭하는 것을 더 포함하고, 상기 하드 마스크층은 제1 복수의 더미 게이트의 각각의 더미 게이트 전극 위에 있는 것인 방법.
19. 제18항에 있어서, 상기 에칭은 상기 더미 게이트 전극의 각각의 제1 부분을 제거하기 위해 상기 제1 복수의 더미 게이트의 각각의 더미 게이트 전극을 부수적으로 에칭하는 것을 더 포함하는 것인 방법.
20. 제19항에 있어서, 상기 더미 게이트 전극의 각각의 제1 부분의 두께는 4 nm 내지 6.5 nm의 범위인 것인 방법.

Claims (10)

  1. 에칭 챔버 플랫폼에 있어서,
    정전 척;
    상기 정전 척을 둘러싸는 섀도우링(shadow ring);
    상기 섀도우링의 제1 삽입 단차부(inset step) 상의 삽입링으로서, 상기 정전 척의 삽입 단차부에 수직으로 중첩되는 제1 부분을 갖고, 상기 삽입링의 상기 제1 부분 내에 저부 삽입 단차부를 갖는 삽입링; 및
    상기 삽입링과 상기 정전 척 사이에 개재된 하나 이상의 열 패드로서, 상기 삽입링과 접촉하는 제1 면과, 상기 정전 척과 접촉하고 상기 제1 면에 대향하는 제2 면을 각각 갖고, 상기 삽입링의 상기 저부 삽입 단차부 및 상기 정전 척의 삽입 단차부에 인접하고, 상기 섀도우링보다 높은 열전도율을 갖는 하나 이상의 열 패드
    를 포함하는 에칭 챔버 플랫폼.
  2. 제1항에 있어서, 상기 섀도우링 위의 상부 칼라링(collar ring)을 더 포함하는 에칭 챔버 플랫폼.
  3. 제1항에 있어서, 상기 하나 이상의 열 패드는 상기 정전 척의 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
  4. 제1항에 있어서, 상기 하나 이상의 열 패드는 상기 삽입링의 상기 저부 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
  5. 제1항에 있어서, 상기 하나 이상의 열 패드는 상기 삽입링의 상기 저부 삽입 단차부에 부착되고, 상기 하나 이상의 열 패드는 상기 정전 척의 삽입 단차부에 부착되는 것인 에칭 챔버 플랫폼.
  6. 제1항에 있어서, 상기 하나 이상의 열 패드는 4 내지 6 W/m·K의 열전도율을 갖는 금속 충전제 재료 및 실리콘 재료를 포함하는 것인 에칭 챔버 플랫폼.
  7. 제1항에 있어서, 상기 정전 척은 상기 정전 척의 상부면의 외부 에지 위에 걸치게 웨이퍼를 유지하도록 구성되고, 상기 하나 이상의 열 패드는 상기 웨이퍼의 걸쳐진 에지와 수직으로 정렬되는 부분을 각각 갖도록 구성되는 것인 에칭 챔버 플랫폼.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    에칭 챔버의 정전 척을 둘러싸는 섀도우링을 상기 에칭 챔버 내로 설치하는 단계;
    상기 에칭 챔버의 단차형 삽입링과 상기 정전 척 사이의 상기 에칭 챔버 내로 열 패드를 설치하는 단계로서, 상기 열 패드는 상기 단차형 삽입링 및 상기 정전 척과 접촉하고, 상기 단차형 삽입링은 상기 섀도우링에 수직으로 중첩되는 제1 부분과, 상기 정전 척에 수직으로 중첩되는 제2 부분을 갖는 것인, 상기 열 패드 설치 단계; 및
    에칭 프로세스 동안 상기 섀도우링을 보호하기 위해, 상기 섀도우링 위의 상기 에칭 챔버 내로 상부 칼라링을 설치하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 에칭 챔버 내에서 웨이퍼를 에칭하는 단계; 및
    상기 단차형 삽입링으로부터 상기 열 패드를 통해 상기 정전 척으로 열을 방산하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    에칭 챔버 내에 에칭제 가스를 제공하는 단계로서, 상기 에칭 챔버는 그 내부에, 정전 척에 부착되고 삽입링과 접촉하는 에지 부분을 갖는 웨이퍼를 갖는 것인, 상기 에칭제 가스 제공 단계;
    상기 에칭제 가스로 플라즈마를 생성하는 단계;
    상기 플라즈마를 사용하여 상기 웨이퍼 상에 구조체를 에칭하는 단계; 및
    상기 삽입링으로부터 열 패드를 통해 상기 정전 척으로 열을 방산하는 단계로서, 상기 열 패드는 상기 삽입링 및 상기 정전 척과 접촉하고, 상기 열 패드는 상기 삽입링과 접촉하는 상기 에칭 챔버의 다른 요소보다 높은 열전달을 갖는 것인, 상기 열 방산 단계
    를 포함하는 반도체 디바이스 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6524536B2 (ja) * 2016-11-09 2019-06-05 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法
JP7132042B2 (ja) * 2018-09-10 2022-09-06 株式会社ディスコ 加工装置
JP7370228B2 (ja) * 2019-11-22 2023-10-27 東京エレクトロン株式会社 プラズマ処理装置
US20220108908A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Shadow ring kit for plasma etch wafer singulation process
KR102327270B1 (ko) * 2020-12-03 2021-11-17 피에스케이 주식회사 지지 유닛, 기판 처리 장치, 그리고 기판 처리 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572415B1 (ko) * 1998-07-16 2006-04-18 동경 엘렉트론 에이티 주식회사 플라즈마 처리 장치
US20060171094A1 (en) 2004-04-09 2006-08-03 Richard Muka Clamp for use in processing semiconductor workpieces
KR100610010B1 (ko) * 2004-07-20 2006-08-08 삼성전자주식회사 반도체 식각 장치
US20140065835A1 (en) 2008-02-08 2014-03-06 Lam Research Corporation Protective coating for a plasma processing chamber part and a method of use
US20150170942A1 (en) 2013-12-17 2015-06-18 Lam Research Corporation Installation fixture for elastomer bands
US20160329210A1 (en) 2013-03-14 2016-11-10 Applied Materials, Inc. Method for improving cd micro-loading in photomask plasma etching

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6364957B1 (en) * 1997-10-09 2002-04-02 Applied Materials, Inc. Support assembly with thermal expansion compensation
US6399507B1 (en) * 1999-09-22 2002-06-04 Applied Materials, Inc. Stable plasma process for etching of films
JP4592916B2 (ja) * 2000-04-25 2010-12-08 東京エレクトロン株式会社 被処理体の載置装置
US6583980B1 (en) * 2000-08-18 2003-06-24 Applied Materials Inc. Substrate support tolerant to thermal expansion stresses
US7993460B2 (en) * 2003-06-30 2011-08-09 Lam Research Corporation Substrate support having dynamic temperature control
US7250373B2 (en) * 2004-08-27 2007-07-31 Applied Materials, Inc. Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
JP5035884B2 (ja) * 2007-03-27 2012-09-26 東京エレクトロン株式会社 熱伝導シート及びこれを用いた被処理基板の載置装置
JP5357639B2 (ja) * 2009-06-24 2013-12-04 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
JP2011181677A (ja) 2010-03-01 2011-09-15 Tokyo Electron Ltd フォーカスリング及び基板載置システム
JP5619486B2 (ja) * 2010-06-23 2014-11-05 東京エレクトロン株式会社 フォーカスリング、その製造方法及びプラズマ処理装置
JP5741124B2 (ja) * 2011-03-29 2015-07-01 東京エレクトロン株式会社 プラズマ処理装置
US20140034242A1 (en) * 2012-07-31 2014-02-06 Lam Research Corporation Edge ring assembly for plasma processing chamber and method of manufacture thereof
JP2014107387A (ja) * 2012-11-27 2014-06-09 Tokyo Electron Ltd 載置台構造及びフォーカスリングを保持する方法
JP6215002B2 (ja) * 2013-10-25 2017-10-18 東京エレクトロン株式会社 フォーカスリングの製造方法及びプラズマ処理装置の製造方法
US11127619B2 (en) * 2016-06-07 2021-09-21 Applied Materials, Inc. Workpiece carrier for high power with enhanced edge sealing
US10032661B2 (en) * 2016-11-18 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method, and tool of manufacture

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572415B1 (ko) * 1998-07-16 2006-04-18 동경 엘렉트론 에이티 주식회사 플라즈마 처리 장치
US20060171094A1 (en) 2004-04-09 2006-08-03 Richard Muka Clamp for use in processing semiconductor workpieces
KR100610010B1 (ko) * 2004-07-20 2006-08-08 삼성전자주식회사 반도체 식각 장치
US20140065835A1 (en) 2008-02-08 2014-03-06 Lam Research Corporation Protective coating for a plasma processing chamber part and a method of use
US20160329210A1 (en) 2013-03-14 2016-11-10 Applied Materials, Inc. Method for improving cd micro-loading in photomask plasma etching
US20150170942A1 (en) 2013-12-17 2015-06-18 Lam Research Corporation Installation fixture for elastomer bands

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