CN109103171A - 具有减少的射频损耗的器件封装体 - Google Patents

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Abstract

本公开涉及具有减少的射频损耗的器件封装体。一种器件封装体包括半导体器件。半导体器件设置在衬底上。器件封装体还包括覆盖物。覆盖物设置在衬底上并且围绕半导体器件。覆盖物包括空隙、第一层和第二层。空隙在覆盖物的内表面与半导体器件之间。第一层具有第一电导率和第一厚度。第二层设置在第一层之下。第二层具有第二电导率和第二厚度。第一电导率大于第二电导率。第一厚度小于第二厚度。

Description

具有减少的射频损耗的器件封装体
技术领域
本发明总体上涉及器件封装体，并且在特定实施例中，涉及器件封装体结构及其形成方法。
背景技术
随着电子器件变得更小并且更便携，许多不同类型的器件可以被限制在壳体内或者衬底上的小体积。由于高的器件密度，密集的器件可能不利地相互影响。因此，针对器件封装体的重要设计考虑可能是限制由附近器件造成的不需要的作用。
作为具体示例，在恶劣的射频环境中操作的传感器可能由于射频信号而经历传感器读数错误。入射在传感器封装体上的射频信号可能直接干扰传感器读数，或者可能在传感器封装中感应出在传感器处生成热量的电流。该热量会引入传感器读数的错误。可能需要减少或者消除由附近射频器件造成的在传感器处的射频干扰和热量生成的传感器封装体。
发明内容
根据本发明的一个实施例，一种器件封装体包括半导体器件。该半导体器件设置在衬底上。该器件封装体还包括覆盖物。该覆盖物设置在衬底上并且围绕半导体器件。覆盖物包括空隙、第一层和第二层。空隙在覆盖物的内表面与半导体器件之间。第一层具有第一电导率和第一厚度。第二层设置在第一层之下。第二层具有第二电导率和第二厚度。第一电导率大于第二电导率。第一厚度小于第二厚度。
根据本发明的另一实施例，一种形成器件封装体的方法包括：将半导体器件附接至衬底；形成覆盖物；以及将覆盖物附接至具有半导体器件的衬底。形成覆盖物包括：在第二层之上形成第一层。第一层的电导率大于第二层的电导率。第一层的厚度小于第二层的厚度。形成覆盖物还包括：机械地将覆盖物成形为包括开口的杯形结构。半导体器件设置在开口中。
根据本发明的又一实施例，一种器件封装体包括多层保护覆盖物。该多层保护覆盖物包括核心层、导电层、抗腐蚀层和金属层。核心层用于机械地支撑覆盖物。核心层具有小于200μm的第一厚度。导电层设置在核心层的第一表面之上。导电层具有小于20μm的第二厚度。多层保护覆盖物凹入以包括凹陷区域。核心层围绕凹陷区域。抗腐蚀层设置在导电层之上。金属层设置在抗腐蚀层之上。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图进行的以下描述，在附图中：
图1图示了根据本发明的实施例的其中器件被多层保护覆盖物包围的示例器件封装体；
图2图示了根据本发明的实施例的其中传感器和集成电路芯片被多层保护覆盖物包围的示例器件封装体；
图3A至图3D图示了根据本发明的实施例的示例多层保护覆盖物，图3A图示了多层保护覆盖物的核心层，图3B图示了在核心层上形成导电层之后的多层保护覆盖物，图3C图示了分别在导电层和核心层上形成外表面层和内表面层之后的多层保护覆盖物，以及图3D图示了在使多层保护覆盖物成形之后的多层保护覆盖物；
图4A至图4D图示了根据本发明的实施例的其中传感器和集成电路芯片附接至衬底的示例器件封装体，图4A图示了在衬底上形成导电焊盘之后的器件封装体，图4B图示了在衬底中形成开口之后的器件封装体，图4C图示了在将传感器和集成电路芯片附接至衬底上的导电焊盘之后的器件封装体，以及图4D图示了在使用接线结合形成至传感器和集成电路芯片的电连接之后的器件封装体；
图5图示了根据本发明的实施例的其中在将多层保护覆盖物附接至衬底上的导电焊盘之后传感器和集成电路芯片被多层保护覆盖物包围的示例器件封装体；
图6A至图6E图示了根据本发明的实施例的各种示例多层保护覆盖物，图6A图示了其中指示出多层保护覆盖物的一段的示例多层保护覆盖物，图6B图示了多层保护覆盖物的示例结构，图6C图示了多层保护覆盖物的另一示例结构，图6D图示了多层保护覆盖物的再一示例结构，以及图6E图示了多层保护覆盖物的又一示例结构；
图7图示了根据本发明的实施例的其中指示出代表尺寸的示例多层保护覆盖物；
图8A至图8D图示了根据本发明的实施例的各种示例多层保护覆盖物，图8A图示了包括绝热层的多层保护覆盖物的示例结构，图8B图示了包括绝热层的多层保护覆盖物的另一示例结构，图8C图示了包括绝热层的多层保护覆盖物的再一示例结构，以及图8D图示了包括绝热层的多层保护覆盖物的又一示例结构；
图9图示了根据本发明的实施例的针对多层保护覆盖物的射频损耗变化与铜导电层厚度；以及
图10图示了根据本发明的实施例的针对多层保护覆盖物的射频损耗变化与黄铜导电层厚度。
不同附图中的对应数字和符号通常指对应的部分，除非另有说明。绘制附图以清楚地说明实施例的相关方面，并且不一定按比例绘制附图。附图中绘制的特征的边缘不一定指示特征的范围的终止。
具体实施方式
下面详细讨论各个实施例的形成和使用。然而，应该了解，本文描述的各个实施例适用于各种各样的特定上下文。所讨论的特定实施例仅仅是说明形成并且使用各个实施例的特定方式，并且不应该被解释为具有限制范围。
限制射频信号的影响的器件封装体在包括处于射频器件范围内的敏感器件的应用中可能是有用的，特别是当敏感器件受到电磁辐射和/或温度变化的负面影响时。可以使用导电保护覆盖物来防止射频信号到达敏感器件。然而，即使射频信号不通过保护覆盖物，射频信号仍然可能在保护覆盖物中感应出被称为涡流的电流。由于保护覆盖物中的材料的电阻率，这些涡流可以将射频信号的电磁能量转换为热能。这种来自射频信号的能量或者功率损耗被称为射频损耗。
可以通过热传递机制(诸如对流、扩散、辐射等)来将由于射频损耗而在保护覆盖物中生成的热能传递至敏感器件。由于生成的热能的量可以直接与射频损耗有关，因此，减少保护覆盖物中的射频损耗可以减少或者消除向由保护覆盖物包围的器件的热传递。
在各个实施例中，使用多层保护覆盖物来实施具有减少的射频损耗的半导体器件封装体，该多层保护覆盖物可以附接至载体或者衬底。载体包括附接至载体并且由多层保护覆盖物包围的一个或者多个器件。多层保护覆盖物包括核心层和导电层。核心层比导电层厚。多层保护覆盖物形成空的空间或者空隙，使得多层保护覆盖物不直接接触包围在多层保护覆盖物内的器件。
多层保护覆盖物可以具有减少器件之间的热串扰的益处。核心层和导电层的组合可以有利地并且同时提供机械稳定性和高电导率。与具有相似性质的传统保护覆盖物相比较，多层保护覆盖物可以是低成本的解决方案。此外，多层保护覆盖物可以形成为使得其还抵抗腐蚀和化学应力。例如，多层保护覆盖物还可以具有以下益处：具有可焊的外表面，使得多层保护覆盖物可以电耦合至接地电位。
在一些情况下，大部分或者全部感应出的电流可以有利地在多层保护覆盖物的导电层中流动。这可以具有使更多种类的材料能够成为核心层的可实行选项的附加益处。导电层的电导率可以有利地允许多层保护覆盖物比具有相似性质的传统保护覆盖物薄。这还可以减少器件封装体的重量、成本和占地面积。
下面提供的实施例描述了器件封装体的各种结构和形成器件封装体(具体地，具有减少的射频损耗的器件封装体)的各种方法。本文描述的器件封装体可以具有超过传统器件封装体的各种优点。以下描述描述了实施例。将使用图1和图2来描述具有多层保护覆盖物的两个实施例器件封装体。将使用图3A至图3D来描述用于形成多层保护覆盖物的实施例工艺流程。将使用图4A至图4D来描述用于形成器件封装体的实施例工艺流程。将使用图5来描述可以作为图3A至图3D和图4A至图4D的工艺流程的产物而产生的实施例器件封装体的放大图。将使用图6A至图6E来描述若干实施例多层保护覆盖物。将使用图7来描述实施例多层保护覆盖物的若干代表尺寸。将使用图8A至图8D来描述具有绝热层的各种实施例多层保护覆盖物。将使用图9和图10来描述射频损耗与导电层的厚度之间的关系。
图1图示了根据本发明的实施例的其中器件被多层保护覆盖物包围的示例器件封装体。
参照图1，器件封装体100包括设置在衬底110上的器件117。在一个实施例中，器件117通过中间接口结构113的方式被附接至衬底110。衬底110可以是用作载体的任何合适的衬底。例如，衬底110可以是金属、陶瓷、玻璃或者半导体衬底。在一个实施例中，衬底110是包括层压材料的印刷电路板。印刷电路板可以包括用于为器件117以及其它器件提供机械支撑和电连接的多个层压层和导电层。衬底110可以包括附加的接触焊盘、连接器、通孔、接地平面、导电迹线、重新分布层、表面安装器件、嵌入式器件和/或集成器件以及电路。
在各个实施例中，接口结构113可以是图案化导电层，诸如一个或者多个接触焊盘、导电粘合剂、球栅阵列或者导电柱阵列。接口结构113可以包括导电材料，诸如金属。在一个实施例中，接口结构113包括铜(Cu)。在各个实施例中，接口结构113包括金(Au)、铝(Al)、锡(Sn)、铅(Pb)、镍(Ni)、钯(Pd)等。
在一些实施例中，例如，接口结构113可以包括非导电材料，诸如环氧树脂。可替代地，可以用完全非导电的接口来代替接口结构113，并且可以使用接线结合或者其它合适的手段来形成所有的连接。
器件117可以是任何类型的器件。可能的器件可以包括微机电系统(MEMS)器件、半导体电路、电磁器件、电化学器件等。在各个实施例中，器件117可以包括集成器件以及分立组件。在一个实施例中，器件117是包括集成半导体器件的集成电路芯片。在各个实施例中，器件117包括传感器。在各个实施例中，器件117包括MEMS传感器，并且在一个实施例中，是硅麦克风(SiMIC)。
可以对器件117进行封装、部分封装，或者器件117可以像裸片中那样是非封装的。在一个实施例中，使用接口结构113来将器件117机械耦合和电耦合至衬底110。在替代实施例中，使用接口结构113来将器件117机械地耦合至衬底110，并且使用其它手段(诸如接线结合、球栅阵列、倒装芯片配置等)来将器件117电耦合至衬底110。本领域中存在机械耦合和电耦合的许多其它合适的机制，并且本发明不限于本文明确公开的那些机制。
器件117的操作和寿命可能受环境条件(诸如温度和电磁干扰变化)的影响。器件117还可能受与其它对象的物理接触或者电接触的影响。在一个实施例中，器件117的操作受到温度变化的不利影响。在该实施例和其它实施例中，可以将易受外部影响的器件称为对某些条件“敏感”。例如，可以将受高温影响的器件称为对高温敏感等。
仍然参照图1，器件封装体100包括使用接口结构113附接至衬底110的多层保护覆盖物120。与衬底110结合的多层保护覆盖物120包围器件117。多层保护覆盖物120可以向器件117提供保护以免受外部影响。在一些情况下，空隙112可以存在于器件117与多层保护覆盖物120之间。空隙112可以填充有气体(诸如空气、氮气(N2)和氩气(Ar))，或者可以是真空的。空隙可以有利地向器件117提供免受多层保护覆盖物120外部发生的物理影响和热影响的保护等级。
多层保护覆盖物120包括核心层132和导电层142。
核心层132可以包括机械稳定的材料。在各个实施例中，核心层132是金属，并且在一个实施例中，是黄铜。可以选择黄铜核心层的特定合金，以改进多层保护覆盖物120的机械性质。例如，黄铜核心层可以是较高锌含量合金，诸如具有30％的锌和大约70％的铜。通常，可以使用包括适用于封装的良好机械抗张强度和韧性的任何类型的黄铜。作为厚的层，核心层132可以包括较少的昂贵金属，诸如银或者铜，而具有更多的较便宜的金属，诸如锌。因此，在其它实施例中，核心层132可以包括其它金属，诸如铁合金(诸如不锈钢)。
在另一实施例中，核心层132是镍银。应该注意，镍银通常是指铜和镍的合金，并且不包括元素银。对于该实施例和其它实施例，镍银将指代包括元素铜和镍的普通合金，并且不指代包括银(Ag)的合金。镍银还可以包括其它金属，诸如锌。例如，镍银核心层可以包括60％的铜、20％的镍和20％的锌(CuNi20Zn20)。还可以用包括德银和镍黄铜的其它名称来指代镍银的变体。
如上面提到的，核心层132的材料可以具有比导电层142的材料低的电导率。在各个实施例中，核心层132具有在0MS/m与20MS/m之间的电导率。在一个实施例中，核心层132具有大约15MS/m的电导率。在另一实施例中，核心层132具有大约5MS/m的电导率。
在各个实施例中，导电层142基本上是纯金属，并且在一个实施例中，是铜(Cu)。在其它实施例中，导电层142包括其它材料，诸如银。在另一些实施例中，导电层142是铜的高导电性合金，诸如95％的铜并且小于或者等于5％的锌(诸如5％的锌，例如0.1％至5％的锌)。导电层142可以是同质材料，或者可以包括任何配置的多种材料。例如，导电层142可以是多层材料。可替代地或者此外，导电层142可以是包括多种材料的各个区域的结构化材料。
可以选择导电层142的材料以具有比核心层132的材料高的电导率。在各个实施例中，导电层142具有在30MS/m(每米106西门子)与65MS/m之间的电导率。在一个实施例中，导电层142具有大约58MS/m的电导率。在另一实施例中，导电层142具有大约33MS/m的电导率。在又一实施例中，导电层142具有大约63MS/m的电导率。
在各个实施例中，导电层142的电导率比核心层132大大约20％至400％。在一个实施例中，导电层142的电导率比核心层132大大约200％至大约300％。
多层保护覆盖物120可以有利地配置为使得流过多层保护覆盖物120的电流的大部分或者全部仅流过导电层142。因此，导电层142的厚度设计为是导电层142的材料的趋肤深度的至少三倍。例如，在各个实施例中，导电层142的厚度是趋肤深度的三至五倍。
例如，在多层保护覆盖物120中流动的电流可以例如由因射频信号产生的磁场而感应出。因为导电层142承载大部分或者全部电流，所以多层保护覆盖物120中的其它组成层可以不需要是导电的。在一些实施例中，核心层可以包括电绝缘体，诸如热塑性塑料、玻璃、硬橡胶等。
再次参照图1，在一些实施例中，在多层保护覆盖物120的外表面和内表面上设置外表面层152和内表面层154。外表面层152和内表面层154可以提供附加的保护(诸如抗腐蚀性和抗化学性)以及是用于焊接的有利表面。外表面层152和内表面层154可以包括金属，并且在一个实施例中，是镍磷(NiP)。镍磷表面层可以提供无磁性的益处，特别是在磷含量大于11.2％的情况下。在各个实施例中，可以通过使用这种无磁性的镍磷层来获得增加的益处。在一个实施例中，外表面层152和内表面层154包括具有13％的磷含量的镍。在其它实施例中，外表面层152和内表面层154包括具有大于13％的磷含量的镍。可替代地，外表面层152和内表面层154可以包括具有小于或者等于11.2％的磷含量的镍。在一个实施例中，完全从外表面层152和内表面层154省略磷。
图2图示了根据本发明的实施例的其中传感器和集成电路芯片被多层保护覆盖物包围的示例器件封装体。
在图2中示出了本发明的另一实施例。相似的数字用于在图1中描述的各种元件。为了避免重复，本文不再详细描述在图2中示出的每个附图标记。相反，相似的材料x10、x12、x13、x20等优选地用于如针对图1描述的所示出的各种元件，其中，在图1中，x＝1，在图2中，x＝2。已经针对图3至图8采用相似的编号方法。
参照图2，器件封装体200包括设置在衬底210上的集成电路芯片214和传感器215。将多层保护覆盖物220附接至衬底210，使得集成电路芯片214和传感器215被多层保护覆盖物220和衬底210的组合包围。可以使用接口结构213来将多层保护覆盖物220、集成电路芯片214和传感器215附接至衬底210。衬底210可以是任何合适的衬底，并且可以在组成上与图1的衬底110相似。此外，接口结构213可以在配置上与图1的接口结构113相似。多层保护覆盖物220包括核心层232、导电层242，并且可选地包括外表面层252和内表面层254。多层保护覆盖物220可以在配置和组成上与参照图1描述的多层保护覆盖物120相似。
集成电路芯片214可以包括半导体衬底，该半导体衬底包含有源器件和无源器件、金属层、介电层、掺杂半导体区域和本征半导体区域、以及重新分布层(RDL)以及本领域已知的其它组件。集成电路芯片214可以包括微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等。可以对集成电路芯片214进行封装、部分封装，或者集成电路芯片214可以像裸片中那样是非封装的。在各个实施例中，集成电路芯片214配置为处理来自传感器215的信号，并且配置为与器件封装体200外部的其它器件接口连接。
传感器215可以是任何类型的传感器，并且在各个实施例中，是声学换能器。在一个实施例中，传感器215是MEMS麦克风，该MEMS麦克风是一种声学换能器。在其它实施例中，传感器可以是化学传感器、湿度传感器、运动传感器等。传感器215可以配置为通过空隙212与多层保护覆盖物220间隔开。对于特定应用，诸如对于声学换能器，空隙212可以被称为后体积，并且可以根据声学换能器的操作参数而被配置为特定大小和形状。
在某些应用(诸如气体感测和声学换能)中，传感器215可以在运行期间与器件封装体200外部的环境交互。将开口211包括在传感器215下方，以允许传感器215与器件封装体200外部的环境交互。例如，对于其中传感器215是MEMS麦克风的场景，通过器件封装体200外部的空气传播的声波穿过开口211行进至传感器215。应该注意，开口211可以是在衬底210中具有任何合适的形状和大小的孔。图2描绘了器件封装体200的横截面图，并且因此，没有示出开口211的可以在附图的平面之外的侧壁。
应该注意，开口211还可以位于器件封装体200的其它部分中。例如，在一个实施例中，开口211被包括在多层保护覆盖物220中。在其它实施例中，可以将附加的开口包括在衬底210和多层保护覆盖物220两者中。开口的位置和数量不限于本文描述的特定实施例，因为对于本领域的普通技术人员而言，其它合适的布置会是显而易见的。
在一个实施例中，可以使用互连216(诸如接线结合)来使集成电路芯片214和传感器215彼此电耦合和/或电耦合至衬底210。可以通过包括空隙212来实现对互连216的使用，使得多层保护覆盖物220不与接线结合互连216物理接触。为了便于理解，虽然可以将更多的接线结合互连216包括在器件封装体200中，但是仅在图2中示出了两个接线结合互连216。可替代地，还可以使用电耦合的其它方法，诸如参照图1描述的那些方法。
图3A至图3D图示了根据本发明的实施例的示例多层保护覆盖物，图3A图示了多层保护覆盖物的核心层，图3B图示了在核心层上形成导电层之后的多层保护覆盖物，图3C图示了分别在导电层和核心层上形成外表面层和内表面层之后的多层保护覆盖物，以及图3D图示了在使多层保护覆盖物成形之后的多层保护覆盖物。
参照图3A和图3B，多层保护覆盖物320包括核心层332。在核心层332上形成导电层342。可以使用任何合适的技术来形成导电层。例如，可以使用如本领域已知的电镀或者化学(无电)镀方法来形成导电层342。在替代实施例中，可以使用沉积工艺(诸如化学气相沉积、等离子体气相沉积、溅射等)来形成导电层342。可替代地，可以通过将导电层342层压到核心层332的表面来形成导电层342。在一些实施例中，导电层342可以形成在核心层332的两侧上。导电层342和核心层332可以分别具有与图1的导电层142和核心层132相似的组成。
现在参照图3C，在导电层342和核心层332的相应暴露表面上可选地形成外表面层352和内表面层354。外表面层352和内表面层354可以在组成上与图1的外表面层152和内表面层154相似，并且可以使用已知的镀覆技术来形成外表面层352和内表面层354。例如，在外表面层352和内表面层354包括镍磷(NiP)的情况下，可以使用无电镀方法来对核心层332进行镀覆。对镍磷的无电镀可以具有与非金属材料兼容的附加好处。这在其中核心层332的暴露表面是非金属的或者其中在核心层332与内表面层354之间形成中间非金属层的应用中可能特别有用。
参照图3D，多层保护覆盖物320被拉制、冲压、修剪或者以其它方式进行加工，以形成预定形状。在各个实施例中，可以在成形之后，使多层保护覆盖物320退火、淬火或者以其它方式进行热处理。预定形状可以基于各种因子，并且可以基于给定应用的设计参数。在图3D中示出了多层保护覆盖物320的横截面图。如示出的，多层保护覆盖物320具有圆角，但是不一定是这种情况。类似地，在其它实施例中，多层保护覆盖物320的基本上为矩形的横截面可以是任何合适的形状。进一步地，从顶视图看，多层保护覆盖物320可以是基本上圆形的、基本上正方形的、或者任何其它可想到的形状。多层保护覆盖物320的物理形状可以基于待由多层保护覆盖物320包围的器件的数量、尺寸和定向。然而，在所有的情况下，形状包括中央腔、开口或者凹部，以形成杯形结构，该杯形结构形成用于待保护的器件的保护壳。
图4A至图4D图示了根据本发明的实施例的其中传感器和集成电路芯片附接至衬底的示例器件封装体，图4A图示了在衬底上形成导电焊盘之后的器件封装体，图4B图示了在衬底中形成开口之后的器件封装体，图4C图示了在将传感器和集成电路芯片附接至衬底上的导电焊盘之后的器件封装体，以及图4D图示了在使用接线结合形成至传感器和集成电路芯片的电连接之后的器件封装体。
参照图4A，器件封装体400包括形成在衬底410上的接口结构413。接口结构413和衬底410可以在配置和组成上与图1的接口结构113和衬底110相似。可以通过平版印刷图案化、丝网印刷等来形成接口结构413。在一些情况下，接口结构413可以包括多种类型的导电接口，诸如与球栅阵列结合的接触焊盘。
现在参照图4B和图4C，在衬底410中形成开口411。可以通过钻孔、水射流、激光切割技术等来形成开口411。开口411可以在配置上与图2的开口211相似。然后可以使用接口结构413来将集成电路芯片414和传感器415附接至衬底410。在各个实施例中，将集成电路芯片414和传感器415附接包括回流焊工艺。在一个实施例中，使用导电粘合剂或者非导电粘合剂来将集成电路芯片414和/或传感器415附接至接口结构413。
参照图4D，使用接线结合互连416来实施集成电路芯片414和传感器415的电耦合。如先前描述的，集成电路芯片414和传感器415的电耦合不限于接线结合互连416，并且可以使用提供电耦合的其它方法。此外，可以在集成电路芯片414和/或传感器415下方省略接口结构413，并且可以使用接线结合互连416或者任何其它合适的连接来形成所有的电耦合。在这种情况下，代替接口结构413，可以使用非导电粘合剂。
图5图示了根据本发明的实施例的其中在将多层保护覆盖物附接至衬底上的导电焊盘之后，传感器和集成电路芯片被多层保护覆盖物包围的示例器件封装体。
参照图5，器件封装体500包括附接至衬底510的多层保护覆盖物520，衬底510包括集成电路芯片514和传感器515。器件封装体500可以在组成和配置上与图1的器件封装体100相似，并且可以使用与图4的器件封装体400相似的方法来形成器件封装体500。可以使用接口结构513或者其它合适的手段来将多层保护覆盖物520附接至衬底510。如先前参照图1描述的并且如在图5中示出的，可以将多层保护覆盖物520定位在衬底510的表面上，使得集成电路芯片514和传感器515被多层保护覆盖物520和衬底510包围。
图5示出了入射在多层保护覆盖物520上的射频信号518。射频信号518可以在附近的射频器件中生成。射频信号518还可以是其它类型的电磁辐射，并且不限于射频范围。在各个实施例中，多层保护覆盖物520配置为吸收、反射或者以其它方式影响射频信号518的传播，使得射频信号518不会到达器件封装体500的内部。具体地，多层保护覆盖物520保护集成电路芯片514和传感器515免受外部电磁辐射。
如在图5中示出的，射频信号518的影响(诸如感应出的电流)可以不穿透到核心层532中。例如，导电层542和外表面层552可以传导和消散多层保护覆盖物520中由射频信号518感应出的所有电流。在一个实施例中，大部分感应出的电流在导电层542中流动。在一个实施例中，少于1％的感应出的电流在核心层532中流动。
对于其中导电层542具有比核心层532高的电导率的场景，与仅使用核心层实施的保护覆盖物相比较，可以有利地减少射频损耗。这可能是与核心层532中的高电阻相比较，导电层542中的电流流动的电阻较低的结果。减少的射频损耗可以具有将较少的电磁能量转换为热能的益处，这有益地在多层保护覆盖物520中生成较少的热量，并且因此，在器件封装体500内生成较少的热量。
图6A至图6E图示了根据本发明的实施例的各种示例多层保护覆盖物，图6A图示了其中指示出多层保护覆盖物的一段的示例多层保护覆盖物，图6B图示了多层保护覆盖物的示例结构，图6C图示了多层保护覆盖物的另一示例结构，图6D图示了多层保护覆盖物的再一示例结构，以及图6E图示了多层保护覆盖物的又一示例结构。
参照图6A，多层保护覆盖物620被图示为具有用框指示的多层保护覆盖物620的代表段680。假设多层保护覆盖物620在包括代表段680的所有区域中具有基本恒定的组成，但是在其它实施例中，可能不是这种情况。使用代表段的放大图，在图6B至图6E中图示了多层保护覆盖物620的若干实施例结构。在图6B至图6E中描绘的代表段中的每一个代表段可以是代表段680的特定实施方式和多层保护覆盖物620的层结构。
现在参照图6B，多层保护覆盖物的代表段682包括核心层632、导电层642、外表面层652和内表面层654。例如，代表段682的结构可以与先前实施例(诸如图1至图3和图5中的实施例)的多层保护覆盖物的结构相似。核心层632、导电层642、外表面层652和内表面层654可以与图1的对应层相似。
应该注意，包括外表面层652和内表面层654可以基于对用于核心层632和导电层642的材料的选择。因此，在一些实施例中，可以省略外表面层652或者内表面层654。例如，在一些情况下，可以包括表面层以保护多层保护覆盖物免受腐蚀和其它化学反应。然而，如果核心材料632和导电材料642中的任一个具有足够的抗化学性，那么可以不需要表面层中的一个或者两者。可替代地，多层保护覆盖物可以用于其中与化学品的接触是不太可能的应用中，从而导致省略一个或者两个表面层。
参照图6C，另一代表段684包括在核心层632与内表面层654之间的内导电层644。内导电层644可以在配置和组成上与导电层642相似，但是不需要与导电层642相同。例如，可以基于与导电层642不同的标准，来选择内导电层644的电性质。可替代地，可以将相同的导电层642和内导电层644并入在核心层632的两侧上。这具有减小多层保护覆盖物的总厚度、而实现与图6B的结构相似的性能特征的可能优点。
参照图6D，再一代表段686包括第二外表面层662和第二内表面层664。在各个实施例中，第二外表面层662和第二内表面层664可以包括导电材料，并且在一个实施例中，可以包括金(Au)。多层保护覆盖物的内表面和外表面上的第二表面层可以有利地提供保持在下面的外表面层652和内表面层654的可焊性的进一步抗腐蚀性和抗化学性。
对于其中外表面层652和内表面层654是镍磷而第二外表面层672和第二内表面层754是金(Ag)的实施例，表面层可以被称为无电镍浸金(ENIG)终饰。应用ENIG终饰的方法在本领域中是众所周知的。可选地，可以在应用浸金之前，将附加的钯(Pd)层镀覆到镍磷的暴露表面上。这种改进的ENIG终饰可以被称为无电镍无电钯浸金(ENEPIG)终饰，并且在本领域中是众所周知的。
在各个实施例中，第二外表面层662和第二内表面层664的厚度可以小于外表面层652和内表面层654的相应厚度。与外表面层652和内表面层654相似，由于对多层保护覆盖物结构中的其它层的材料选择或者省略，可以省略第二外表面层662和第二内表面层664中的任一个。
现在参照图6E，又一代表段688只包括核心层632和导电层642。这种结构可以用于其中不太可能发生恶劣的环境条件并且其中多层保护覆盖物的尺寸和重量是主要的设计问题的应用。
图7图示了根据本发明的实施例的其中指示出代表尺寸的示例多层保护覆盖物。
参照图7，多层保护覆盖物720包括代表段772，该代表段772具有包括核心层732、导电层742、外表面层752和第二外表面层762、以及内表面层754和第二内表面层764的结构。在各个实施例中，多层保护覆盖物720具有基本恒定的组成，并且与代表段772的组成一致。在其它实施例中，与代表段772相比较，多层保护覆盖物720的不同段可以具有不同的组成。
核心层732可以具有与图1的核心层132相似的组成和配置。在一些情况下，核心层732可以提供多层保护覆盖物720的大部分或者全部机械稳定性。在各个实施例中，核心层732具有在50μm与500μm之间的核心层厚度738。在一个实施例中，核心层厚度738为大约100μm。例如，在一个实施例中，核心层732可以包括镍银(诸如60％的铜、20％的镍和20％的锌(CuNi20Zn20))，并且可以包括锡和锰。在各个实施例中，核心层732可以是75μm厚。
由于可以将多层保护覆盖物720配置为使得感应出的电流不流过核心层732，因此，可以有利地使核心层厚度738更薄。例如，具有良好的机械稳定性的一些材料具有较低的电导率。为了进行补偿，可以使这些材料更厚以增加可能增加导电性的横截面积。然而，当将多层保护覆盖物720配置为使得没有电流在核心层732中流动时，可能不需要基于导电性要求来增加核心层厚度738。因此，核心层厚度738可以基于其它因子，诸如机械稳定性。一般指南可能是，当核心层732包括具有较高机械稳定性的材料时，可以使核心层厚度738更薄。
可能影响对核心层732的材料的选择的其它考虑可以是热性质、重量、成本和易于制造。有利地，由于涉及电性质的设计限制放松，因此，可以更自由地选择核心层732的材料。作为另一可能益处，多层保护覆盖物732的性能还可以在包括电性质、机械稳定性和尺寸以及制造起来更简单并且更便宜的各种类别中更好。
再次参照图7，导电层742可以在组成和配置上与图1的导电层142相似。导电层742可以配置为传导流过多层保护覆盖物720的大部分或者全部电流。在各个实施例中，导电层742具有在3μm与15μm之间的导电层厚度748。在一个实施例中，导电层厚度748为大约6μm。在另一实施例中，导电层厚度748为大约10μm。例如，在一个实施例中，导电层742可以包括铜，并且导电层742可以是大约6μm。在另一实施例中，导电层742可以包括黄铜(诸如95％的铜、5％的锌(CuZn5))，并且导电层厚度748可以是大约10μm。可替代地，包括CuZn5黄铜的导电层742可以具有大约6μm的导电层厚度748。在又一实施例中，导电层742可以包括银(Ag)，并且导电层厚度748可以是大约5μm。
对于一些应用，多层保护覆盖物720抵抗腐蚀和其它化学反应可能是重要的。除其它用途之外，外表面层752和内表面层754可以提供对腐蚀和化学反应的抵抗力。外表面层752和内表面层754可以在组成和配置上与图1的外表面层152和内表面层154相似。外表面层752和内表面层754分别具有外表面层厚度758和内表面层厚度759。在各个实施例中，外表面层厚度758和内表面层厚度759基本相同，并且在0.2μm与5μm之间。在一些实施例中，外表面层厚度758和内表面层厚度759在1μm与3μm之间。在一个实施例中，外表面层厚度758和内表面层厚度759两者都为大约1.5μm。在其它实施例中，外表面层厚度758可以是与内表面层厚度759不同的值。没有限制外表面层752必须具有与内表面层754相同的参数。
仍然参照图7，第二外表面层762和第二内表面层764可以在组成和配置上与图6的第二外表面层662和第二内表面层664相似。第二外表面层762和第二内表面层762分别具有第二外表面层厚度768和第二内表面层厚度769。在各个实施例中，第二外表面层厚度768和第二内表面层厚度769基本相同，并且在50nm与200nm之间。在一个实施例中，第二外表面层厚度768和第二内表面层厚度769两者都为大约100nm。与早前的表面层一样，没有限制第二外表面层762必须具有与第二内表面层764相同的参数。
图8A至图8D图示了根据本发明的实施例的各种示例多层保护覆盖物，图8A图示了包括绝热层的多层保护覆盖物的示例结构，图8B图示了包括绝热层的多层保护覆盖物的另一示例结构，图8C图示了包括绝热层的多层保护覆盖物的再一示例结构，以及图8D图示了包括绝热层的多层保护覆盖物的又一示例结构。图8A至图8D图示了多层保护覆盖物的代表段的若干实施例。这些代表段可以是包括绝热层的多层保护覆盖物的可能结构的示例。
参照图8A至图8D，若干代表段包括处于各种配置中的绝热层872。绝热层872可以配置为还防止在外层中生成的热量到达多层保护覆盖物的暴露出来的内表面。在各个实施例中，绝热层872包括绝热材料。在一个实施例中，绝热层872包括模塑化合物。在另一实施例中，绝热层872包括玻璃。在又一实施例中，绝热层872包括二氧化硅(SiO2)。在其它实施例中，绝热层872可以包括其它材料，诸如热塑性塑料、氧化锆、丙烯酸玻璃或者特氟隆。
图8A示出了在导电层842与绝热层872之间包括核心层832的多层保护覆盖物的代表段882。代表段882还包括外表面层852和内表面层854。
图8B示出了包括导电层842和绝热层872的多层保护覆盖物的代表段884。值得注意的是，代表段884的结构不包括核心层。代表段884还包括外表面层852和内表面层854。
图8C示出了与代表段882相似、但是具有第二外表面层862和第二内表面层864的多层保护覆盖物的代表段886。图8D示出了与代表段882相似、但是不具有任何表面层的多层保护覆盖物的代表段888。应该注意，在该实施例和其它实施例中描述的结构决不是详尽的。作为一个示例，可以想象代表段884形成为没有表面层。明确描述的实施例是非限制性的，因为对于本领域的普通技术人员而言，其它变化会是显而易见的。
图9图示了针对多层保护覆盖物的射频损耗变化与铜导电层厚度，而图10图示了根据本发明的实施例的针对多层保护覆盖物的射频损耗变化与黄铜导电层厚度。
参照图9和图10，随着导电层的厚度增加，图示了多层保护覆盖物中的射频损耗变化。对于图9的场景，导电层包括具有大约为58MS/m的电导率的纯铜。在图10的情况下，导电层包括黄铜合金，该黄铜合金包括95％的铜和5％的锌(CuZn5)，具有大约为33MS/m的电导率。
对于纯铜导电层和CuZn5黄铜导电层两者，多层保护覆盖物中的射频损耗随着导电层厚度增加而减少。例如，根据图9，与仅具有核心层的多层保护覆盖物相比较，包括2μm厚的纯铜层的多层保护覆盖物具有低大约3.4dB的射频损耗。类似地，与仅具有核心层的多层保护覆盖物相比较，包括4μm厚的CuZn5黄铜层的多层保护覆盖物具有低大约2.5dB的射频损耗。
如通过图9和图10可以看到的，随着导电层的厚度增加，通过增加导电层的厚度获得的附加益处减少。这可能与导电层的趋肤深度有关。对于其它导电材料，可以获得相似的射频损耗变化与导电层曲线。可能合理的是：对于具有较高电导率的材料，期望射频损耗变化将在较低厚度值时达到最大值。还可能合理的是：期望对于具有较高电导率的材料，射频损耗的最大变化将较大。
此处总结本发明的示例实施例。还可以通过本文提出的整个说明书和权利要求书来理解其它实施例。
示例1.一种器件封装体包括：半导体器件，该半导体器件设置在衬底上；以及覆盖物，该覆盖物设置在衬底上并且围绕半导体器件，覆盖物包括：空隙，该空隙在覆盖物的内表面与半导体器件之间；第一层，该第一层包括第一电导率和第一厚度；以及第二层，该第二层设置在第一层之下，第二层包括第二电导率和第二厚度，其中，第一电导率大于第二电导率，以及其中，第一厚度小于第二厚度。
示例2.示例1的器件封装体，其中，覆盖物配置为传导感应出的电流，以及其中，大部分感应出的电流配置为在覆盖物的第一层中流动。
示例3.示例2的器件封装体，其中，少于1％的感应出的电流配置为在覆盖物的第二层中流动。
示例4.示例1至3中一项的器件封装体，还包括：集成电路芯片，该集成电路芯片设置在衬底上，其中，半导体器件包括传感器；以及开口，该开口与传感器垂直对准，其中，传感器配置为通过开口与器件封装体外部的区域交互。
示例5.示例4的器件封装体，其中，开口设置在传感器下方的衬底中。
示例6.示例4的器件封装体，其中，开口设置在传感器上方的覆盖物中。
示例7.示例1至4中一项的器件封装体，其中，传感器是微机电系统(MEMS)器件。
示例8.示例7的器件封装体，其中，MEMS器件包括MEMS麦克风。
示例9.示例1至8中一项的器件封装体，其中，覆盖物还包括：第三层，该第三层设置在第一层之上，第三层包括外部暴露表面，以及第四层，该第四层设置在第二层之下，第四层包括内部暴露表面，其中，第三层和第四层中的每一个层包括抗腐蚀材料。
示例10.示例9的器件封装体，其中，第三层和第四层中的每一个层包括镍磷层和金层，以及其中，外部暴露表面和内部暴露表面包括金。
示例11.示例1至10中一项的器件封装体，其中，第一层包括铜并且第二层包括黄铜。
示例12.一种形成器件封装体的方法，该方法包括：将半导体器件附接至衬底；通过在第二层之上形成第一层来形成覆盖物，其中，第一层的电导率大于第二层的电导率，以及其中，第一层的厚度小于第二层的厚度；机械地将覆盖物成形为包括开口的杯形结构；以及将覆盖物附接至具有半导体器件的衬底，其中，半导体器件设置在开口中。
示例13.示例12的方法，其中，在第二层之上形成第一层包括：将材料镀覆到第二层的表面上。
示例14.示例13的方法，其中，镀覆是无电镀工艺。
示例15.示例12至14中一项的方法，其中，在第二层之上形成第一层包括：使用化学沉积工艺或者溅射。
示例16.示例12至14中一项的方法，其中，第一层包括金属箔，以及其中，在第二层之上形成第一层包括：将金属箔层压到第二层的表面上。
示例17.示例12至16中一项的方法，还包括：将集成电路芯片附接至衬底，其中，开口围绕集成电路芯片；以及将集成电路芯片电耦合至衬底。
示例18.示例12至17中一项的方法，还包括：在衬底中形成贯穿衬底的开口，该贯穿衬底的开口从衬底的第一主表面延伸到衬底的第二主表面，其中，半导体器件包括传感器，其中，贯穿衬底的开口在传感器下方并且与传感器垂直对准，以及其中，传感器配置为通过贯穿衬底的开口与器件封装体外部的区域交互。
示例19.示例12至18中一项的方法，其中，半导体器件包括微机电系统(MEMS)器件。
示例20.示例19的方法，其中，MEMS器件包括MEMS麦克风。
示例21.示例12至20中一项的方法，还包括：在第一层之上形成包括外部暴露表面的第三层；以及在第二层之下形成包括内部暴露表面的第四层，其中，第三层和第四层中的每一个层包括抗腐蚀材料。
示例22.示例21的方法，其中，第三层和第四层中的每一个层包括镍磷层和金层，以及其中，外部暴露表面和内部暴露表面包括金。
示例23.示例12至23中一项的方法，其中，第一层包括铜并且第二层包括黄铜。
示例24.一种器件封装体包括：多层保护覆盖物，该多层保护覆盖物包括：核心层，该核心层用于机械地支撑多层保护覆盖物，核心层包括小于200μm的第一厚度；导电层，该导电层设置在核心层的第一表面之上，导电层包括小于20μm的第二厚度，其中，多层保护覆盖物凹入以包括凹陷区域，其中，核心层围绕凹陷区域；抗腐蚀层，该抗腐蚀层设置在导电层之上；以及金属层，该金属层设置在抗腐蚀层之上。
示例25.示例24的器件封装体，其中：核心层包括第一类型的黄铜，导电层包括第二类型的黄铜，第二类型的黄铜的电导率大于第一类型的黄铜的电导率，以及第二厚度小于大约10μm。
示例26.示例24和25中一项的器件封装体，其中：核心层包括黄铜或者镍银中的一个；第一厚度为大约100μm；导电层包括铜；以及第二厚度在大约3μm至6μm之间。
示例27.示例24至26中一项的器件封装体，还包括：绝热层，该绝热层设置在核心层的第二表面之下，第二表面与第一表面相对。
示例28.示例27的器件封装体，还包括：第二抗腐蚀层，该第二抗腐蚀层设置在核心层之下；以及第二金属层，该第二金属层设置在第二抗腐蚀层与绝热层之间。
示例29.示例24至28中一项的器件封装体，还包括：终饰层，该终饰层设置在核心层之下，抗腐蚀层和终饰层包括镍和磷，其中，终饰层的厚度在大约0.2μm至大约3μm之间。
示例30.示例24至29中一项的器件封装体，其中，金属层包括金。
虽然已经参照说明性实施例描述了本发明，但是该描述不旨在被解释为具有限制意义。在参照本说明书时，对于本领域的技术人员而言，说明性实施例以及本发明的其它实施例的各种修改和组合将是显而易见的。例如，在图1至图8中描述的实施例可以在各个实施例中彼此组合。因此，旨在随附权利要求书囊括任何这种修改或者实施例。

Claims (30)

1.一种器件封装体，包括：
半导体器件，所述半导体器件设置在衬底上；以及
覆盖物，所述覆盖物设置在所述衬底上并且围绕所述半导体器件，所述覆盖物包括：
空隙，所述空隙在所述覆盖物的内表面与所述半导体器件之间，
第一层，所述第一层包括第一电导率和第一厚度，以及
第二层，所述第二层设置在所述第一层之下，所述第二层包括第二电导率和第二厚度，其中所述第一电导率大于所述第二电导率，以及其中所述第一厚度小于所述第二厚度。
2.根据权利要求1所述的器件封装体，其中所述覆盖物被配置为传导感应电流，以及其中大部分所述感应电流被配置为在所述覆盖物的所述第一层中流动。
3.根据权利要求2所述的器件封装体，其中少于1％的所述感应电流被配置为在所述覆盖物的所述第二层中流动。
4.根据权利要求1所述的器件封装体，还包括：
集成电路芯片，所述集成电路芯片设置在所述衬底上，其中所述半导体器件包括传感器；以及
开口，所述开口与所述传感器垂直对准，其中所述传感器被配置为通过所述开口与所述器件封装体外部的区域交互。
5.根据权利要求4所述的器件封装体，其中所述开口设置在所述传感器下方的所述衬底中。
6.根据权利要求4所述的器件封装体，其中所述开口设置在所述传感器上方的所述覆盖物中。
7.根据权利要求4所述的器件封装体，其中所述传感器是微机电系统(MEMS)器件。
8.根据权利要求7所述的器件封装体，其中所述MEMS器件包括MEMS麦克风。
9.根据权利要求1所述的器件封装体，其中所述覆盖物还包括：
第三层，所述第三层设置在所述第一层之上，所述第三层包括外部暴露表面，以及
第四层，所述第四层设置在所述第二层之下，所述第四层包括内部暴露表面，其中所述第三层和所述第四层中的每一个层包括抗腐蚀材料。
10.根据权利要求9所述的器件封装体，其中所述第三层和所述第四层中的每一个层包括镍磷层和金层，以及其中所述外部暴露表面和所述内部暴露表面包括金。
11.根据权利要求1所述的器件封装体，其中所述第一层包括铜，并且所述第二层包括黄铜。
12.一种形成器件封装体的方法，所述方法包括：
将半导体器件附接至衬底；
通过以下来形成覆盖物：
在第二层之上形成第一层，其中所述第一层的电导率大于所述第二层的电导率，以及其中所述第一层的厚度小于所述第二层的厚度，
机械地将所述覆盖物成形为包括开口的杯形结构；以及
将所述覆盖物附接至具有所述半导体器件的所述衬底，其中所述半导体器件设置在所述开口中。
13.根据权利要求12所述的方法，其中在所述第二层之上形成所述第一层包括：将材料镀覆到所述第二层的表面上。
14.根据权利要求13所述的方法，其中所述镀覆是无电镀工艺。
15.根据权利要求12所述的方法，其中在所述第二层之上形成所述第一层包括：使用化学沉积工艺或者溅射。
16.根据权利要求12所述的方法，其中所述第一层包括金属箔，以及其中在所述第二层之上形成所述第一层包括：将所述金属箔层压到所述第二层的表面上。
17.根据权利要求12所述的方法，还包括：
将集成电路芯片附接至所述衬底，其中所述开口围绕所述集成电路芯片；以及
将所述集成电路芯片电耦合至所述衬底。
18.根据权利要求12所述的方法，还包括：
在所述衬底中形成贯穿衬底的开口，所述贯穿衬底的开口从所述衬底的第一主表面延伸到所述衬底的第二主表面，其中所述半导体器件包括传感器，其中所述贯穿衬底的开口在所述传感器下方并且与所述传感器垂直对准，以及其中所述传感器被配置为通过所述贯穿衬底的开口与所述器件封装体外部的区域交互。
19.根据权利要求18所述的方法，其中所述半导体器件包括微机电系统(MEMS)器件。
20.根据其权利要求19所述的方法，其中所述MEMS器件包括MEMS麦克风。
21.根据权利要求12所述的方法，还包括：
在所述第一层之上形成包括外部暴露表面的第三层；以及
在所述第二层之下形成包括内部暴露表面的第四层，其中，所述第三层和所述第四层中的每一个层包括抗腐蚀材料。
22.根据权利要求21所述的方法，其中所述第三层和所述第四层中的每一个层包括镍磷层和金层，以及其中所述外部暴露表面和所述内部暴露表面包括金。
23.根据权利要求12所述的方法，其中所述第一层包括铜，并且所述第二层包括黄铜。
24.一种器件封装体，包括：
多层保护覆盖物，所述多层保护覆盖物包括：
核心层，所述核心层用于机械地支撑所述多层保护覆盖物，所述核心层包括小于200μm的第一厚度，
导电层，所述导电层设置在所述核心层的第一表面之上，所述导电层包括小于20μm的第二厚度，其中，所述多层保护覆盖物凹入以包括凹陷区域，其中，所述核心层围绕所述凹陷区域，
抗腐蚀层，所述抗腐蚀层设置在所述导电层之上，以及
金属层，所述金属层设置在所述抗腐蚀层之上。
25.根据权利要求24所述的器件封装体，其中：
所述核心层包括第一类型的黄铜，
所述导电层包括第二类型的黄铜，
所述第二类型的黄铜的电导率大于所述第一类型的黄铜的电导率，以及
所述第二厚度小于大约10μm。
26.根据权利要求24所述的器件封装体，其中：
所述核心层包括黄铜或者镍银中的一个；
所述第一厚度为大约100μm；
所述导电层包括铜；以及
所述第二厚度在大约3μm至6μm之间。
27.根据权利要求24所述的器件封装体，还包括：
绝热层，所述绝热层设置在所述核心层的第二表面之下，所述第二表面与所述第一表面相对。
28.根据权利要求27所述的器件封装体，还包括：
第二抗腐蚀层，所述第二抗腐蚀层设置在所述核心层之下；以及
第二金属层，所述第二金属层设置在所述第二抗腐蚀层与所述绝热层之间。
29.根据权利要求24所述的器件封装体，还包括：
终饰层，所述终饰层设置在所述核心层之下，所述抗腐蚀层和所述终饰层包括镍和磷，其中，所述终饰层的厚度在大约0.2μm至大约3μm之间。
30.根据权利要求24所述的器件封装体，其中，所述金属层包括金。
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