CN1090652A - Lcd显示器的选择驱动器电路 - Google Patents

Abstract

一种用于显示器的电路，其中显示器具有衬底上 的第一组象素列和第二组象素行，该电路包括对应于 象素行数的多个给象素行供电的行选择驱动器电 路。行选择驱动器电路淀积在LCD显示器衬底 上。每个行选择驱动器电路的输出连到相应的象素 行上，并与下一个行选择驱动器电路相连，作为触发 输入。LCD显示器外部的开关装置具有与行选择驱 动器电路连接的引线，用来切换行选择驱动器电路， 因此每个象素行被顺序供电。

Description

本发明涉及有选择地驱动LCD显示器中象素行的电路，更具体地说涉及行选择驱动器电路，该电路采用淀积在液晶显示器的衬底上的薄膜晶体管。

采用液晶显示器（LCD）或类似器件的显示器包括淀积在一块玻璃衬底上的薄膜MOS晶体管。目前，几乎所有的商业化的动态矩阵液晶显示器（AMLCD）都是非扫描的。

非扫描的AMLCD的每一列和行都需要一根外部引线。例如，对一台黑白的768×1024XGA计算机显示器来说，一个直接线路接口驱动器需要1792根引线。这种对显示驱动器中大量引线的需要是一个主要的问题，随着显示器分辨率和复杂程度的提高，这一问题显得更为严重。解决这一问题的两个主要目的是为了减少所需输入引线的数量以及将驱动器电路如移位寄存器和锁存器直接集成到显示器衬底上。

美国专利No.5，034，735公开了一种每一象素行采用两个晶体管的驱动装置，用以产生选择和非选择信号，并且通过晶体管控制门顺序地将它们编址。这些晶体管可以是淀积在玻璃衬底上的薄膜晶体管，与开关电路43、开关信号产生单元41、扫描选择信号总线411和扫描非选择总线412一起形成。

美国专利No.5，157，386公开了一种通过K位视频数字数据驱动具有M行和N列的动态矩阵液晶显示器的电路。能够处于接通和断开状态的模拟开关接收视频电压和控制信号，并根据控制信号有选择地向每一列输出视频电压。这不是有选择地驱动显示器行的电路。

美国专利No.5，113，181公开了一种包括许多排列成行和列的象素的显示装置，其中公开了一种数据驱动多路分解器。

上述美国专利是本发明人所知的最相关的先有技术。几乎所有的其它商业化的动态矩阵液晶显示器都是非扫描的。

本发明通过采用集成的行选择驱动器电路来解决上述问题。新颖的行选择驱动器电路的功能类似于移位寄存器。

本发明提供了一种用于LCD显示器的电路，其中LCD显示器具有第一组象素列和第二组象素行，它们全部都淀积在如玻璃那样的衬底上。该电路包括对应于象素行数的多个行选择驱动器电路，它们向象素行供电。行选择驱动器电路与象素列和行一起淀积在玻璃衬底上。每个行选择驱动器电路的输出连到相应的象素行上，并与下一个行选择驱动器电路相连，作为触发输入。LCD显示器外部的开关装置具有与行选择驱动器电路电连接的引线，其中引线的数目远远小于象素行数。在一个实例中，引线数目从240减少到10。

因此，本发明的一个目的是通过不需要将集成电路安装在一片单独的衬底上来降低制造成本并提高性能的可靠性。

本发明的另一个目的是为了形成一种新的选择驱动器电路的驱动线路，它可以直接集成在显示器衬底上。这消除了非扫描AMLCD所需的外围集成电路和混合装配的费用。

本发明的这些目的和其它目的通过以下结合附图所作的详细的描述将变得更易于理解，附图中：

图1是电路框图，其中采用可以本发明的行选择驱动器电路;

图2是根据本发明的示意图;

图3是图2电路的输入和输出的时序图;

图4是当所有的偶数级中的VSSx被附加的伪接地端VSSy取代时图2电路的输入和输出的另一时序图;以及

图5是本发明的另一实施例的示意图，其中所有的偶数级中的VSSx被VSSy取代。

本发明仅以384×240象素的彩色手提便携式电视机为例来说明。共同未决申请No.971，721中详细地公开了图1所示的电路，该申请于1992年11月3日递交，题目为“LCD显示器的数据驱动电路”，这里全部引用以作参考。标以行选择驱动器的框14代表本发明，图中只画出了与象素晶体管10和电容12的前两行和最后一行相连的情况。如上面引用的共同未决申请中所说明的那样，行选择驱动器电路14与截止显示控制电路8中的开关元件或控制逻辑电路相连。引线9将开关元件或控制逻辑电路与显示器上的行选择驱动器电路14相连。本发明的行选择驱动器电路的细节如图2所示。

应注意的是，虽然图1中只在玻璃显示器的一侧画出了行选择驱动器电路14，但是还可以包括一个与象素行相连的相同的第二行选择驱动器电路，它位于玻璃显示器另一侧。当需要进行修理时，第二行选择驱动器电路将提供重复的电路模式，便于寻找电路故障。

在行选择驱动器电路14中有240个相同的电路级。每个电路级用矩形虚线框表示，并标以第1级、第2级、第3级一直到第240级。包括从第3级到第240级的所有级都是相同的。行选择驱动器电路14最好用LCD显示器衬底上的薄膜晶体管构成，以便产生显示用的扫描信号，使象素晶体管10的被选到的一行导通或截止。

本发明特别集中在减少与行驱动器电路相连的外部引线的数目这一点上，在本例中引线的数目从240减到10。本电路解决了采用性能较差的薄膜晶体管所带来的问题，如迁移率较低、阈值电压的不一致性和阈值电压漂移，并且它还能直接淀积在玻璃衬底上。

如图2所示，行选择驱动器电路14分成奇数级和偶数级。每级最好包括七个晶体管。第1级的输出接到第2级的输入以及象素晶体管10的第一行。第2级的输出接到第3级的输入以及象素的第二行，这样一直到第240级。所有的级都接收一个共同的或第一时钟信号φ2，所有的奇数级都分别接收第二和第四时钟控制信号φ1，o和φ3，o，所有的偶数级都分别接收第三和第五时钟控制信号φ1，e和φ3，e。所有的级都与共同的电源端VCC、共同的接地端VSS和共同的伪接地端VSSx和VSS1相连。第六或SDIN移入时钟信号与行选择驱动器电路14的第一级相连。这样，控制电路8中的开关元件或控制逻辑电路的输入引线9包括SDIN、φ1，o、φ1，e、φ2、φ3，o、φ3，e、VCC、VSS、VSSx和VSS1。正如下面将要说明的那样，可以看到控制240个行选择驱动器电路只需要10条控制引线。

控制时钟信号的波形如图3所示。时钟信号φ2的周期，即从一个φ2脉冲开始到下一个φ2脉冲开始之间的间隔在本例中是相同的，因为NTSC系统的电视行扫描时间大约为63微秒。其它的时钟信号，即φ1，o、φ3，o、φ1，e和φ3，e的周期为φ2周期的两倍。每一级的输出即第1行、第2行、第3行……第240行与一行显示器的象素门电路相连，如图1所示。

视频信息以每次一行的方式输送至图1的系统。如本领域的一般技术人员所知道的那样，图2的薄膜晶体管的较低的迁移率有可能使图1的系统在一行期间（本例中为63μs）未能达到行选择时间。因此，为了获得较长的行选择时间来对象素电容12充放电，在前一行停止作用之前，实际上就对接下来的一行触发了。然而，每次只提供一行信息，因为在任何给定的行时间周期只有一行即象素行被锁定。这一过程称为“行预选”。此处公开的新型行选择驱动器电路的优点是减少了外部引线连接的数目。在本例中，引线连接的数目从240减到10。引线的减少又极大地简化了LCD的组装和封装，因为外部引线连接的数目大大地减少了。虽然新颖的电路每级需要七个晶体管，但是晶体管当然是极小的，并且很容易在玻璃衬底上制造。结果，由于显著地减少了与玻璃衬底的引线连接，所以这种新型的行选择驱动器电路降低了制造成本。

如图2和图3的时序图所示，在运行开始时，时钟信号φ1，o和φ1，e在t0发出初始化脉冲。φ1，o和φ1，e具有初始化时钟脉冲，它们使所有级中的晶体管16导通，由此使所有的节点a1、a2、……a240被充电到大约等于VCC-Vt的电压值（逻辑“1”），其中Vt是晶体管16的阈值电压。这时所有的节点a1至a240使所有级中的全部晶体管18导通，这导致第1行至第240行的所有扫描行放电，达到公共接地端的电位（逻辑“0”）。应注意的是，t1时出现并从t1延续至t2的时钟信号φ1，o不会对行选择驱动器电路14产生影响，因为它在初始化信号脉冲和行全部都处于地电位（逻辑“0”）之后到来。

在t2时刻，SDIN信号变为高电位，它使第1级的晶体管19导通，从而使第1级的节点a1放电至VSS1的电位，即逻辑“0”。然后在t3时刻，φ2变为高电位（逻辑“1”），使所有级中的晶体管20导通，将节点b1拉到逻辑“1”电位。

节点b2至b240将处于接近VSSx的电位，因为在t3时刻由于SDIN脉冲的作用只有节点a1是处在逻辑“0”电位，而节点a2至a240仍保持在逻辑“1”电位。这使得第2级至第240级的晶体管20和22导通，并且由于晶体管22设计得比晶体管20大许多，最好是10∶1，所以节点b2至b240将被向下拉到接近VSSx的电位。晶体管20和22的大小差很多，因为晶体管22的较大的实际尺寸确保晶体管22上的电压降比起晶体管20来要小，因此确保电路各级的工作状况更稳定。φ2脉冲回到逻辑“0”之后，仅有节点b1保持在逻辑“1”，因为节点a1处于逻辑“0”，它使第1级中的晶体管22和18截止，但不影响任何其它级。

在t4时刻，φ3，o上升到VCC的电位，这使节点c1被充电到逻辑“1”电位，因为处于逻辑“1”的节点b1仅使第1级中的晶体管24导通。一旦φ3变为逻辑“1”电位，只有第1级中的晶体管26被导通，从而将第1行充电到逻辑“1”电位。在第1行处于逻辑“1”的一端时间，图1的第1行中的全部象素晶体管10被导通。

从t1时刻算起经过63μs后，在t5时刻，φ1，e输入线的脉冲为高电位，从而使所有奇数级的晶体管16导通，并将节点a2、a4、a6……a240充电到逻辑“1”电位。这时，第1行处于逻辑“1”电位，使第2级中的晶体管19导通，因此φ1，e一回到逻辑“0”之后，节点a2就回到逻辑“0”。在t6时刻，φ2输入线的脉冲为高电位，使所有级中的晶体管20导通，从而将节点b1和b2的电位拉到逻辑“1”，而b3至b240将接近VSSx的电压。这时节点a1和a2为逻辑“0”，节点a3至a240为逻辑“1”，因此在φ2返回逻辑“0”之后内节点b1和b2保持在逻辑“1”。在t7时刻，φ3，e输入线升高到VCC的电位，由此节点c2被充电到逻辑“1”，因为节点b2处于逻辑“1”，使第2级的晶体管24导通。然后，节点c2使第2级的晶体管26导通，并且将第2行充电到逻辑“1”，于是使第2行中的所有象素晶体管10都导通。

在t9时刻，即t1时刻后经过了126μs，φ1，o输入线成为高电位，于是使除第3级以外的所有奇数级中的晶体管16都导通，并使除节点a3以外的所有节点a1至a239都被充电到逻辑“1”。节点a3将处于VCC和VSS1之间的一个中间电位。这是因为在t9时刻，通过φ1，o和第2行信号的作用，晶体管16和19都导通的缘故。φ1，o一回到逻辑“0”电位之后，节点a3就将返回到VSS1。一旦节点a1处于逻辑“1”电位，第1级的晶体管18就导通，这样第1行放电到逻辑“0”电位，因此这时不选第1行。

剩余帧时间周期期间的控制和时钟信号将使扫描行的第3行至第240行以上述同样的方式被选择和不被选择。

应注意的是，如本领域的一般技术人员将会理解的那样，在正常工作状态下，t0至t1之间的初始脉冲是不必要的，因为显示信息的第一帧是忽略的。这是因为显示信息的第一帧波动非常快，不会对显示输出产生不利的影响。

以上述方式连接的电源VCC、伪接地线电压VSS1和VSSx以及接地线VSS最好都根据数据驱动方案来调整。所有的接地线电压最好都相互分开，以便减少由电路引入的噪声。例如，如果采用列倒象方案，则应在15至25伏之间选择VCC，并且接地线电压应在-10至-0伏之间。

如本领域的一般技术人员将会理解的那样，上述所有的控制和时钟信号的脉宽是根据预先安排的时间来决定的。对薄膜晶体管的尺寸的也进行最佳选择以满足性能的需要。

以上结合NTSC电视系统380×240象素显示器的63μs的行扫描间隔，对本发明的行选择驱动器电路的工作情况进行了说明。应懂得，这只是本发明的一个实施例，在不偏离本发明的前提下也可以采用其它实施例和时序方案。例如，不是用于电视机的LCD显示器或具有更高分辨率的显示器都可以包括在本发明的范围内。假如控制信号所有的关键时序和电压值都来源于玻璃集成电路，那么该电路为显示系统的最优化提供了便利和灵活性。此外，由于电路操作简单，所以在生产中能提高产量。

这样，图1和2所示的电路适用于LCD显示器，其中LCD显示器在衬底上包括第一组象素列和第二组象素行。电路包括许多行选择驱动器电路14，从第1级到第240级，对应于象素行数。它们有选择地给象素行供电。行选择驱动器电路淀积在LCD显示器衬底上，每个电路产生一个输出，该输出有选择地与相应的行相连，并连接到下一个行选择驱动器电路作为触发输入。LCD显示器外部的控制电路8中的开关装置或控制逻辑电路具有引线9，它们与行选择驱动器电路14电连接，用于向所有的行选择驱动器电路14提供第一时钟信号（φ2），仅向所有的奇数行选择驱动器电路提供第二时钟信号（φ1，o），仅向所有的偶数行选择驱动器电路提供第三时钟信号（φ1，e），仅向所有的奇数行选择驱动器电路提供第四时钟信号（φ3，o），仅向所有的偶数行选择驱动器电路提供第五时钟信号（φ3，e），以及仅向第一行选择驱动器电路提供第六时钟信号（SDIN）作为移位信号，这六个时钟信号使每个行选择驱动器电路输出一个输出信号，因此每个象素行被顺序供电。可以看到，从控制电路8中的开关装置或控制逻辑电路得到的外部引线的数目小于象素行数。如前所述，包括接地线和伪接地线，从开关装置只引出10条控制线来控制所有的240个行驱动器电路。

每个行选择驱动器电路包括多个在玻璃衬底上形成的相互连接的薄膜晶体管，以便顺序触发每个象素行。

如前所述，第一级行选择驱动器电路在第一预定周期触发第一象素行。在第一预定周期结束之前，相邻的第二级行选择驱动器电路在第二预定周期触发下一象素行，以便为每行提供更长的行选择时间，使相应象素行的象素充电或放电。

还可以看到，每个行选择驱动器电路的输出信号不仅向它本身的相应的象素行供电，而且还作为位移信号到达紧接的下一个行选择驱动器电路。每个行选择驱动器电路包括第一组相互连接的晶体管16和18，用来接收第二和第三时钟信号（φ1，o、φ1，e）其中的一个信号，使相应的象素行成为逻辑“0”，并使第一内节点a1、a2……a240成为逻辑“1”。第二组相互连接的晶体管19、20和22接收移位信号（SDIN或来自前一个行选择驱动器电路的行信号）以及第一时钟信号φ2，使被选择的第一内节点a成为逻辑“0”，被选择的第二内节点b成为逻辑“1”。第三组相互连接的晶体管24和26与第一和第二组晶体管相连，用来接收第二节点b1的逻辑“1”电平和第四、第五时钟信号（φ3，o、φ3，e）其中的一个信号，使仅对应于在第一内节点a1为逻辑“0”的行选择驱动器电路的象素行成为逻辑“1”。由于每个行选择驱动器电路向它相应的行的输出为逻辑“0”，并且该信号还作为下一级的输入，所以当移位信号最初出现时，只有第1级在第一内节点a1为逻辑“0”。

每个随后的行选择驱动器电路都以类似的方式运行，前一级的输出提供与输入到第一级的输入信号SDIN类似的等效“移位”信号。所有接下来的级在它们接收到前一级的输出之前，都保持截止状态，这时刚刚讨论过的循环自行重复。

这一新颖的电路使第一象素行在第一预定周期被触发，在第一预定周期结束之前，下一象素行在第二预定周期被触发，以便为每行提供更长的行选择时间，使相应象素行的象素充电或放电。如从图3的时序图中可以看到的那样，U2、VSSx和U3，o是时钟信号，因此当前一行还在被供电的时候就选择了下一行。于是虽然两个φ2脉冲之间的持续时间为63μs，但是行供电的周期是图3中所看到的两倍。

图2的行驱动器电路14也可以看作衬底上的M个行驱动单元，每个产生一个输出信号。每个输出信号电连到相应的象素行上，并与下一个行驱动单元相连。显示器外部的控制单元8中的开关元件或控制逻辑电路仅向第一行驱动电路提供初始化时钟信号（SDIN）连接。它也向所有的行驱动电路提供共同的时钟信号（φ1，o、φ1，e、φ2、φ3，o和φ3，e）连接。每个驱动单元1至M-1的输出信号作为初始化时钟信号送至下一个驱动电路，因此开关元件和显示器之间的总的连接数量等于向第一行驱动电路提供的共同时钟信号和初始化时钟信号的连接数量。

至此已经公开了一种新颖的LCD显示器的行驱动器电路，它采用可以与显示器本身一起淀积在玻璃衬底上的薄膜MOS晶体管，并且减少了包括控制引线和电压引线的输入引线的数目，在本例中从某一预定的数目如240减少到10。于是所公开的驱动器电路的优点在于它极大地减少了外部引线的连接数量，并由于限制了连接部分的间隔显著地解决了薄膜晶体管液晶显示器组装和封装方面的问题。

此外，因为显示系统是以每次一行的方式得到其视频信息的，并且由于薄膜晶体管的较低的迁移率，所以行选择时间（本例中为63μs）可能不够。因此，为了获得较长的行选择时间来对象素电容充放电，本发明选择每次两行但在一行期间只锁定一行信息。这一过程称为“行预选”。

上述实施例设计用普通的TFT器件，它们当处在截止状态时漏电流非常小（每一微米的沟道宽度大约为0.1微微安培）。通过将图2的电路修改成图5的电路便可以允许更大的漏电流。然而，由于t8时刻之后第1级的晶体管24在帧的其余时间将截止，所以节点c1从晶体管24的漏电流中积累起足够的电荷，使晶体管26传导一些电流。这会在第1行的输出信号中引起不希望的效果，如噪声。同样地，节点c1……c240上积累的电荷也会在其它行输出信号上产生不希望的效果。

为了改善内节点c1……c240的漏电控制，并且极大地消除节点c1……c240上积累的电荷所引起的不希望的效果，可以对图2的电路进行修改，如图5所示那样在所有的偶数级中将VSSx用附加的分开的伪接地端VSSy来代替。此外，图4的时序图结合图5所示的附加的伪接地端VSSy一起来使用，以便在每个φ2脉冲出现时使VSSx和VSSy交替地变成高电位，它对节点c1……c240每隔一个φ2脉冲即每隔一行的时间放电。这样，节点c便不会被充电到使晶体管26导通的电位。

虽然以上结合一个最佳实施例和另一个实施例对本发明进行了说明，但这并不是为了将本发明的范围限制在所公开的具体形式内，恰恰相反，其目的是为了复盖可能包括在本发明的精神和范围内的那些可替换、经修改的等效物。

Claims (10)

1、一种用于显示器的电路，其中所述显示器具有在衬底上的第一组象素列和第二组象素行，该电路包括：

对应于象素行数的多个行选择驱动器电路(1-240级)，它们向象素行供电，行选择驱动器电路淀积在LCD显示器衬底上，其中每个行选择驱动器电路的输出电连到相应的象素行上，并与下一个行选择驱动器电路相连，作为触发输入；以及

LCD显示器外部的开关装置(8)具有与行选择驱动器电路电连接的引线(9)，用于向所有的行选择驱动器电路提供第一时钟信号(Φ2)，仅向所有的奇数行选择驱动器电路提供第二时钟信号(Φ1，o)，仅向所有的偶数行选择驱动器电路提供第三时钟信号(Φ1，e)，仅向所有的奇数行选择驱动器电路提供第四时钟信号(Φ3，o)，仅向所有的偶数行选择驱动器电路提供第五时钟信号(Φ3，e)，以及仅向第一行选择驱动器电路提供第六时钟信号作为移位信号，这六个时钟信号使每个行选择驱动器电路输出一个输出信号，因此每个象素行被顺序供电。

2、权利要求1的电路，其中从开关装置（8）得到的外部引线的数目小于象素行数。

3、权利要求1的电路，其中每个行选择驱动器电路（1-240级）包括多个相互连接的薄膜晶体管（16、18、19、20、22和26），以便顺序触发每个象素行。

4、权利要求3的电路还包括：

第一级行选择驱动器电路，它在第一预定周期触发第一象素行;

相邻的第二级行选择驱动器电路，它在第一预定周期结束之前，在第二预定周期触发下一象素行，以便为每行提供更长的行选择时间，使相应象素行的象素充电或放电。

5、以上任何的权利要求的电路还包括：

显示器外部的并与每一个奇数行选择驱动器电路有电连接的第一伪接地装置;

显示器外部的并与每一个偶数行选择驱动器电路有电连接的第二伪接地装置;以及

其中第一和第二伪接地装置在每个第一时钟信号出现时交替地变为高电位，用以减小由行选择驱动器电路产生的噪声。

6、以上任何的权利要求的电路，其中每个行选择驱动器电路的输出信号对其相应的象素行供电，并且作为移位信号供给下一个行选择驱动器电路。

7、权利要求6的电路，其中每个行选择驱动器电路包括：

第一组相互连接的晶体管（16和18），用来接收第二和第三时钟信号（φ1，o、φ1，e）其中的一个信号，使相应的象素行成为逻辑“0”，并使第一内节点（a1、a2……a240）成为逻辑“1”;

第二组相互连接的晶体管（19、20和22）接收移位信号（SDIN或行信号）以及第一时钟信号（φ2），使被选择的第一内节点（a）成为逻辑“0”，被选择的第二内节点（b）成为逻辑“1”;以及

第三组相互连接的晶体管（24和26）与第一和第二组晶体管相连，用来接收第二节点的逻辑“1”电平和第四、第五时钟信号其中的一个时钟信号，使仅对应于在第一内节点为逻辑“0”的行选择驱动器电路的象素行成为逻辑“1”。

8、如权利要求1的电路，其中衬底是玻璃。

9、衬底上具有N列和M行象素的显示器的行驱动电路，该行驱动电路包括：

衬底上的M个行驱动单元，每个产生一个输出信号，每个输出信号连到相应的象素行上，并与下一个行选择驱动电路相连;以及

显示器外部的开关元件仅向第一行驱动电路提供初始化时钟信号连接，向所有的行驱动电路提供共同的时钟信号连接，每个驱动电路1至M-1的输出信号作为初始化时钟信号送至下一个驱动电路，因此开关元件和显示器之间的总的连接数量等于向第一行驱动电路提供的共同时钟信号和初始化时钟信号的连接数量。

10、根据以上任何权利要求的电路，其中显示器是LCD显示器。

Images