CN109003943B - 一种阵列基板及其制备方法 - Google Patents
一种阵列基板及其制备方法 Download PDFInfo
- Publication number
- CN109003943B CN109003943B CN201810675887.2A CN201810675887A CN109003943B CN 109003943 B CN109003943 B CN 109003943B CN 201810675887 A CN201810675887 A CN 201810675887A CN 109003943 B CN109003943 B CN 109003943B
- Authority
- CN
- China
- Prior art keywords
- layer
- doped region
- electrode
- metal
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 238000002360 preparation method Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims abstract description 350
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 94
- 239000002184 metal Substances 0.000 claims abstract description 64
- 229910052751 metal Inorganic materials 0.000 claims abstract description 64
- 238000002161 passivation Methods 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 36
- 238000009413 insulation Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 229910052750 molybdenum Inorganic materials 0.000 claims description 13
- 229910052804 chromium Inorganic materials 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical group 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 9
- 230000003313 weakening effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 32
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910015711 MoOx Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种阵列基板,包括提供一基板,并在该基板上依次制备缓冲层、多晶硅层、栅绝缘层、低反射层、栅极、间绝缘层、源漏极、有机膜层、公共电极、钝化层和像素电极;其中,低反射层和栅极采用同一光罩进行制备,且低反射层具有吸收光能而减弱光反射效果,替代了传统遮光金属板的设计,也能有效降低LTPS阵列基板结构的光生漏电流的问题,同时还节省了传统遮光金属板原有的一道光罩制程。因此实施本发明,不仅能有效降低LTPS阵列基板结构的光生漏电流的问题,还能减少阵列基板制作所需的光罩数量,降低了生产周期及成本。
Description
技术领域
本发明涉及液晶显示技术领域,尤其涉及一种阵列基板及其制备方法。
背景技术
与传统A-Si(非晶硅薄膜晶体管)技术相比,LTPS(低温多晶硅,Low TemperaturePoly-silicon)技术具有更高的载流子迁移率,被广泛用于中小尺寸高分辨率的TFT LCD(薄膜晶体管液晶显示器,Thin Film Transistor liquid crystal display)和AMOLED(有源矩阵有机发光二极体,Active-matrix organic light emitting diode)面板的制作,但相应的TFT阵列基板制作所需光罩的数量更多,产品制作周期更长。因此,如何有效的降低LTPS阵列基板的制作周期,提升生产产能及降低成本,从而增加公司市场竞争力,是目前面板行业关注的重点。然而,改善此问题的有效的方法就是开发新型LTPS阵列基板结构,减少阵列基板制作所需的光罩数量。
在传统的LTPS阵列技术中,通常采用顶栅(Top Gate)外加LS(遮光层,LightShield layer)结构;其中,LS的制备需要新增一道LS光罩,从而在TFT沟道下方形成一块不透光的图案。该LS的作用主要是,在面板工作中阻挡背光源射出的光直接照射到TFT沟道,避免TFT沟道因光照而产生漏电流,一旦过大的漏电流将显著影响产品的光学显示效果并带来很多问题(如串扰、闪烁、对比度减弱等)。
因此,如何在省去LS光罩、减少产品制作周期及降低生产成本的基础上,通过器件结构改善来有效降低光生漏电流是LTPS阵列技术开发的重要内容。
发明内容
本发明实施例所要解决的技术问题在于,提供一种阵列基板及其制备方法,不仅能有效降低LTPS阵列基板结构的光生漏电流的问题,还能减少阵列基板制作所需的光罩数量,降低了生产周期及成本。
为了解决上述技术问题,本发明实施例提供了一种阵列基板的制备方法,包括以下步骤:
步骤S1、提供一基板,在所述基板上覆盖缓冲层;
步骤S2、在所述缓冲层上制备多晶硅层,使得所述多晶硅层形成有位于两端的源极掺杂区、漏极掺杂区以及中间的沟道区,并进一步在所述多晶硅层上制备栅绝缘层;
步骤S3、在所述栅绝缘层上制备具有吸收光能而减弱光反射效果的金属物减反膜层,并在所述金属物减反膜层上制备第一金属层,且进一步采用指定光罩对所述金属物减反膜层和所述第一金属层同时进行曝光、蚀刻、显影制程,得到位于所述多晶硅层的沟道区上方的低反射层及栅极;
步骤S4、在所述缓冲层的上方制备间绝缘层,且所述间绝缘层覆盖在所述缓冲层、多晶硅层、栅绝缘层、低反射层及栅极上,并在所述间绝缘层上开设有第一过孔和第二过孔;其中,所述第一过孔还贯穿所述栅绝缘层并与所述多晶硅层的源极掺杂区连接;所述第二过孔还贯穿所述栅绝缘层并与所述多晶硅层的漏极掺杂区连接;
步骤S5、在所述间绝缘层上制备第二金属层,且所述第二金属层通过所述第一过孔和所述第二过孔分别与所述多晶硅层的源极掺杂区及漏极掺杂区连接,并通过曝光、蚀刻、显影制程,得到与所述多晶硅层的源极掺杂区连接的源极和与所述多晶硅层的漏极掺杂区连接的漏极;
步骤S6、在所述间绝缘层、源极及漏极上覆盖有机膜层,并在所述有机膜层上制备公共电极;
步骤S7、在所述有机膜层及所述公共电极上覆盖钝化层,并在所述钝化层上开设有第三过孔;其中,所述第三过孔还贯穿所述有机膜层并与所述源极或所述漏极连接;
步骤S8、在所述钝化层上制备像素电极,且所述像素电极通过所述第三过孔与所述源极或所述漏极连接。
其中,所述步骤S3具体包括:
在所述栅绝缘层上依次沉积金属物减反膜层及第一金属层,并在所述第一金属层上涂抹一层光刻胶;其中,金属物减反膜层的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;所述第一金属层的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属;
采用指定光罩对所述第一金属层上的光刻胶进行曝光,使得所述光刻胶图形化为所需的光阻图案,并对所述光阻图案中未被光刻胶覆盖的区域进行蚀刻,且进一步待所述光阻图案中未被光刻胶覆盖的区域蚀刻完成后,去除所述光阻图案中覆盖的光刻胶,得到位于所述多晶硅层的沟道区上方的低反射层及栅极。
其中,所述对所述光阻图案中未被光刻胶覆盖的区域进行蚀刻采用干法刻蚀制程来实现;所述去除所述光阻图案中被光刻胶覆盖的区域上的光刻胶采用湿法刻蚀制程来实现。
其中,所述低反射层与所述多晶硅层的沟道区等长,且所述低反射层与所述多晶硅层的沟道区的中心点在同一轴线上。
其中,所述多晶硅层的源极掺杂区包括源极重掺杂区和源极轻掺杂区;所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区。
本发明实施例还提供了一种阵列基板,其采用前述的阵列基板的制备方法制备而成,包括:
基板;
覆盖于所述基板上的缓冲层;
设置于所述缓冲层上的多晶硅层,所述多晶硅层包括位于两端的源极掺杂区、漏极掺杂区以及中间的沟道区;
覆盖于所述多晶硅层上的栅绝缘层;
设置于所述栅绝缘层上并位于所述多晶硅层的沟道区上方的低反射层;
设置于所述低反射层上的栅极;
覆盖于所述缓冲层、多晶硅层、栅绝缘层、低反射层及栅极上的间绝缘层,所述间绝缘层上开设有第一过孔和第二过孔;其中,所述第一过孔还贯穿所述栅绝缘层并与所述多晶硅层的源极掺杂区连接;所述第二过孔还贯穿所述栅绝缘层并与所述多晶硅层的漏极掺杂区连接;
设置于所述间绝缘层上的源极和漏极;其中,所述源极通过所述第一过孔与所述多晶硅层的源极掺杂区连接;所述漏极通过所述第二过孔与所述多晶硅层的漏极掺杂区连接;
覆盖于所述源极和所述漏极上的有机膜层;
设置于所述有机膜层上的公共电极;
覆盖于所述有机膜层及所述公共电极上的钝化层,所述钝化层上开设有第三过孔;其中,所述第三过孔还贯穿所述有机膜层与所述源极或所述漏极连接;
设置于所述钝化层上并通过所述第三过孔与所述源极或所述漏极连接的像素电极。
其中,所述低反射层与所述多晶硅层的沟道区等长,且所述低反射层与所述多晶硅层的沟道区的中心点在同一轴线上。
其中,所述低反射层的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;所述栅极的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属。
其中,所述多晶硅层的源极掺杂区包括源极重掺杂区和源极轻掺杂区;所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区。
其中,所述缓冲层、栅绝缘层、间绝缘层及钝化层的制备材料均为氧化硅、氮化硅、氮氧化硅之中一种。
实施本发明实施例,具有如下有益效果:
与传统的LTPS结构阵列基板相比,本发明的阵列基板采用具有吸收光能而减弱光反射效果的低反射层来替代传统LTPS结构阵列基板上遮光金属板的设计,也能有效降低LTPS阵列基板结构的光生漏电流的问题,又因低反射层和栅极采用一道光罩制程制备,因此还节省了传统遮光金属板原有的一道光罩制程,降低了生产周期及成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,根据这些附图获得其他的附图仍属于本发明的范畴。
图1为本发明实施例一中提供的阵列基板的制备方法的流程图;
图2a-2h为本发明实施例一中阵列基板的制备方法的应用场景图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明作进一步地详细描述。本发明所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本发明,而非用以限制本发明。在图中,结构相似的单元是用以相同标号表示。
如图1所示,为本发明实施例一中,提供的一种阵列基板的制备方法,包括以下步骤:
步骤S1、提供一基板,在所述基板上覆盖缓冲层;
具体过程为,选定一由玻璃、石英或透明塑料制备而成的透明基板,并在该基板上采用化学气相沉积法(CVD)涂抹并覆盖有一层氮化硅、氮化硅或氮氧化硅形成缓冲层。
步骤S2、在所述缓冲层上制备多晶硅层,使得所述多晶硅层形成有位于两端的源极掺杂区、漏极掺杂区以及中间的沟道区,并进一步在所述多晶硅层上制备栅绝缘层;
具体过程为,在缓冲层上采用CVD覆盖有多晶硅,通过曝光、刻蚀、显影制程制备出多晶硅层,使得多晶硅层形成有位于两端的源极掺杂区、漏极掺杂区以及中间的沟道区;其中,多晶硅层的源极掺杂区包括源极重掺杂区和源极轻掺杂区;漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区;
在多晶硅层上继续采用CVD涂抹并覆盖有一层氮化硅、氮化硅或氮氧化硅形成栅绝缘层。
步骤S3、在所述栅绝缘层上制备具有吸收光能而减弱光反射效果的金属物减反膜层,并在所述金属物减反膜层上制备第一金属层,且进一步采用指定光罩对所述金属物减反膜层和所述第一金属层同时进行曝光、蚀刻、显影制程,得到位于所述多晶硅层的沟道区上方的低反射层及栅极;
具体过程为,在栅绝缘层上依次沉积金属物减反膜层(如采用物理沉积法PVD沉积一层MoOx)及第一金属层(如直接在金属物减反膜层上溅镀一层金属Mo),并在第一金属层上涂抹一层光刻胶;其中,金属物减反膜层的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;所述第一金属层的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属;
采用指定光罩(如普通光罩)对第一金属层上的光刻胶进行曝光,使得光刻胶图形化为所需的光阻图案,并通过干法刻蚀制程对光阻图案中未被光刻胶覆盖的区域进行蚀刻,且进一步待光阻图案中未被光刻胶覆盖的区域蚀刻完成后,通过湿法刻蚀制程去除光阻图案中覆盖的光刻胶,得到位于多晶硅层的沟道区上方的低反射层及栅极。
在一个实施例中,低反射层与多晶硅层的沟道区等长,且低反射层与多晶硅层的沟道区的中心点在同一轴线上,这样可以在整体上最大的减少多晶硅层的沟道区对光的二次吸收,有效降低光生漏电流。
应当说明的是,采用具有吸收光能而减弱光反射效果的低反射层来替代传统LTPS结构阵列基板上遮光金属板的设计,也能有效降低LTPS阵列基板结构的光生漏电流的问题,又因低反射层和栅极采用一道光罩制程制备,还节省了传统遮光金属板原有的一道光罩制程,降低了生产周期及成本。
步骤S4、在所述缓冲层的上方制备间绝缘层,且所述间绝缘层覆盖在所述缓冲层、多晶硅层、栅绝缘层、低反射层及栅极上,并在所述间绝缘层上开设有第一过孔和第二过孔;其中,所述第一过孔还贯穿所述栅绝缘层并与所述多晶硅层的源极掺杂区连接;所述第二过孔还贯穿所述栅绝缘层并与所述多晶硅层的漏极掺杂区连接;
具体过程为,在缓冲层、多晶硅层、栅绝缘层、低反射层及栅极上采用CVD涂抹并覆盖有一层氮化硅、氮化硅或氮氧化硅形成间绝缘层,并在间绝缘层上涂抹光刻胶后采用普通光罩对间绝缘层上的光刻胶进行曝光、蚀刻、显影制程,形成第一过孔和第二过孔;该第一过孔依次贯穿间绝缘层、栅绝缘层并与多晶硅层的源极掺杂区连接,该第二过孔还贯穿间绝缘层、栅绝缘层并与多晶硅层的漏极掺杂区连接。
步骤S5、在所述间绝缘层上制备第二金属层,且所述第二金属层通过所述第一过孔和所述第二过孔分别与所述多晶硅层的源极掺杂区及漏极掺杂区连接,并通过曝光、蚀刻、显影制程,得到与所述多晶硅层的源极掺杂区连接的源极和与所述多晶硅层的漏极掺杂区连接的漏极;
具体过程为,在间绝缘层上通过PVD法溅镀一层金属形成第二金属层,该第二金属层通过第一过孔和第二过孔分别与多晶硅层的源极掺杂区及漏极掺杂区连接,并通过曝光、蚀刻、显影制程,得到与多晶硅层的源极掺杂区连接的源极和与多晶硅层的漏极掺杂区连接的漏极。
步骤S6、在所述间绝缘层、源极及漏极上覆盖有机膜层,并在所述有机膜层上制备公共电极;
具体过程为,通过CVD法在间绝缘层、源极及漏极上覆盖有机膜层,并通过PVD法在有机膜层溅镀一层金属导电氧化物(如氧化铟锡ITO或其它导电氧化物)形成第一透明电极层,该第一透明电极层经图案化处理后形成为公共电极。
步骤S7、在所述有机膜层及所述公共电极上覆盖钝化层,并在所述钝化层上开设有第三过孔;其中,所述第三过孔还贯穿所述有机膜层并与所述源极或漏极连接;
具体过程为,通过CVD法在有机膜层及公共电极上覆盖一层氮化硅、氮化硅或氮氧化硅形成钝化层,并在钝化层上涂抹光刻胶后采用普通光罩对钝化层上的光刻胶进行曝光、蚀刻、显影制程,形成第三过孔;该第三过孔依次贯穿钝化层、有机膜层并与源极或漏极连接。
步骤S8、在所述钝化层上制备像素电极,且所述像素电极通过所述第三过孔与所述源极或所述漏极连接。
具体过程为,通过PVD法在钝化层溅镀一层金属导电氧化物(如氧化铟锡ITO或其它导电氧化物)形成第二透明电极层,该第二透明电极层经图案化处理后形成为像素电极,且该像素电极通过第三过孔与源极或漏极连接。
如图2a-2h所示,为本发明实施例一中阵列基板的制备方法的应用场景图。在图2a-2h中,1为基板、2为缓冲层、3为多晶硅层、31为源极掺杂区、32为沟道区、33为漏极掺杂区、4为栅绝缘层、5为低反射层、6为栅极、7为间绝缘层、71为第一过孔71、72为第二过孔、81为源极、82为漏极、9为有机膜层、10为公共电极、11为钝化层、111为第三过孔、12为像素电极。其中,图2a对应步骤S1,图2b对应步骤S2,图2c对应步骤S3,图2d对应步骤S4,图2e对应步骤S5,图2f对应步骤S6,图2g对应步骤S7和图2h对应步骤S8。
相应于本发明实施例一中的阵列基板的制备方法、本发明实施例二还提供了一种阵列基板,采用了本发明实施例一中的阵列基板的制备方法制备而成,具体制备方法在此不再赘述,具体结构剖视图可参见图2h所示。
本发明实施例二中的阵列基板,具体包括:
基板1;
覆盖于所述基板1上的缓冲层2;
设置于缓冲层2上的多晶硅层3,多晶硅层3包括位于两端的源极掺杂区31、漏极掺杂区33以及中间的沟道区32;
覆盖于多晶硅层3上的栅绝缘层4;
设置于栅绝缘层4上并位于多晶硅层3的沟道区32上方的低反射层5;
设置于低反射层5上的栅极6;
覆盖于缓冲层2、多晶硅层3、栅绝缘层4、低反射层5及栅极6上的间绝缘层7,间绝缘层7上开设有第一过孔71和第二过孔72;其中,第一过孔71还贯穿栅绝缘层4并与多晶硅层3的源极掺杂区31连接;第二过孔72还贯穿栅绝缘层4并与多晶硅层3的漏极掺杂区33连接;
设置于间绝缘层7上的源极81和漏极82;其中,源极81通过第一过孔71与多晶硅层3的源极掺杂区31连接;漏极82通过第二过孔72与多晶硅层3的漏极掺杂区33连接;
覆盖于源极81和漏极82上的有机膜层9;
设置于有机膜层9上的公共电极10;
覆盖于有机膜层9及公共电极10上的钝化层11,该钝化层11上开设有第三过孔111;其中,第三过孔111还贯穿有机膜层9与源极81或漏极82连接;
设置于钝化层11上并通过第三过孔111与源极81或漏极82连接的像素电极12。
本发明实施例二中,低反射层5与多晶硅层3的沟道区32等长,且低反射层5与多晶硅层3的沟道区32的中心点在同一轴线上,这样可以在整体上最大的减少多晶硅层的沟道区对光的二次吸收,有效降低光生漏电流。
本发明实施例二中,低反射层5的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;栅极6的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属。
本发明实施例二中,多晶硅层3的源极掺杂区31包括源极重掺杂区和源极轻掺杂区;漏极掺杂区33包括漏极重掺杂区和漏极轻掺杂区。
本发明实施例二中,缓冲层2、栅绝缘层4、间绝缘层7及钝化层11的制备材料均为氧化硅、氮化硅、氮氧化硅之中一种。
实施本发明实施例,具有如下有益效果:
与传统的LTPS结构阵列基板相比,本发明的阵列基板采用具有吸收光能而减弱光反射效果的低反射层来替代传统LTPS结构阵列基板上遮光金属板的设计,也能有效降低LTPS阵列基板结构的光生漏电流的问题,又因低反射层和栅极采用一道光罩制程制备,因此还节省了传统遮光金属板原有的一道光罩制程,降低了生产周期及成本。
以上所揭露的仅为本发明一种较佳实施例而已,当然不能以此来限定本发明之权利范围,因此依本发明权利要求所作的等同变化,仍属本发明所涵盖的范围。
Claims (10)
1.一种阵列基板的制备方法,其特征在于,包括以下步骤:
步骤S1、提供一基板,在所述基板上覆盖缓冲层;
步骤S2、在所述缓冲层上制备多晶硅层,使得所述多晶硅层形成有位于两端的源极掺杂区、漏极掺杂区以及中间的沟道区,并进一步在所述多晶硅层上制备栅绝缘层;
步骤S3、在所述栅绝缘层上制备具有吸收光能而减弱光反射效果的金属物减反膜层,并在所述金属物减反膜层上制备第一金属层,且进一步采用指定光罩对所述金属物减反膜层和所述第一金属层同时进行曝光、蚀刻、显影制程,得到位于所述多晶硅层的沟道区上方的低反射层及栅极;
步骤S4、在所述缓冲层的上方制备间绝缘层,且所述间绝缘层覆盖在所述缓冲层、多晶硅层、栅绝缘层、低反射层及栅极上,并在所述间绝缘层上开设有第一过孔和第二过孔;其中,所述第一过孔还贯穿所述栅绝缘层并与所述多晶硅层的源极掺杂区连接;所述第二过孔还贯穿所述栅绝缘层并与所述多晶硅层的漏极掺杂区连接;
步骤S5、在所述间绝缘层上制备第二金属层,且所述第二金属层通过所述第一过孔和所述第二过孔分别与所述多晶硅层的源极掺杂区及漏极掺杂区连接,并通过曝光、蚀刻、显影制程,得到与所述多晶硅层的源极掺杂区连接的源极和与所述多晶硅层的漏极掺杂区连接的漏极;
步骤S6、在所述间绝缘层、源极及漏极上覆盖有机膜层,并在所述有机膜层上制备公共电极;
步骤S7、在所述有机膜层及所述公共电极上覆盖钝化层,并在所述钝化层上开设有第三过孔;其中,所述第三过孔还贯穿所述有机膜层并与所述源极或所述漏极连接;
步骤S8、在所述钝化层上制备像素电极,且所述像素电极通过所述第三过孔与所述源极或所述漏极连接。
2.如权利要求1所述的阵列基板的制备方法,其特征在于,所述步骤S3具体包括:
在所述栅绝缘层上依次沉积金属物减反膜层及第一金属层,并在所述第一金属层上涂抹一层光刻胶;其中,金属物减反膜层的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;所述第一金属层的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属;
采用指定光罩对所述第一金属层上的光刻胶进行曝光,使得所述光刻胶图形化为所需的光阻图案,并对所述光阻图案中未被光刻胶覆盖的区域进行蚀刻,且进一步待所述光阻图案中未被光刻胶覆盖的区域蚀刻完成后,去除所述光阻图案中覆盖的光刻胶,得到位于所述多晶硅层的沟道区上方的低反射层及栅极。
3.如权利要求2所述的阵列基板的制备方法,其特征在于,所述对所述光阻图案中未被光刻胶覆盖的区域进行蚀刻采用干法刻蚀制程来实现;所述去除所述光阻图案中被光刻胶覆盖的区域上的光刻胶采用湿法刻蚀制程来实现。
4.如权利要求3所述的阵列基板的制备方法,其特征在于,所述低反射层与所述多晶硅层的沟道区等长,且所述低反射层与所述多晶硅层的沟道区的中心点在同一轴线上。
5.如权利要求4所述的阵列基板的制备方法,其特征在于,所述多晶硅层的源极掺杂区包括源极重掺杂区和源极轻掺杂区;所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区。
6.一种阵列基板,其特征在于,其采用如权利要求1-4中任一项所述的阵列基板的制备方法制备而成,包括:
基板(1);
覆盖于所述基板(1)上的缓冲层(2);
设置于所述缓冲层(2)上的多晶硅层(3),所述多晶硅层(3)包括位于两端的源极掺杂区(31)、漏极掺杂区(33)以及中间的沟道区(32);
覆盖于所述多晶硅层(3)上的栅绝缘层(4);
设置于所述栅绝缘层(4)上并位于所述多晶硅层(3)的沟道区(32)上方的低反射层(5);
设置于所述低反射层(5)上的栅极(6);
覆盖于所述缓冲层(2)、多晶硅层(3)、栅绝缘层(4)、低反射层(5)及栅极(6)上的间绝缘层(7),所述间绝缘层(7)上开设有第一过孔(71)和第二过孔(72);其中,所述第一过孔(71)还贯穿所述栅绝缘层(4)并与所述多晶硅层(3)的源极掺杂区(31)连接;所述第二过孔(72)还贯穿所述栅绝缘层(4)并与所述多晶硅层(3)的漏极掺杂区(33)连接;
设置于所述间绝缘层(7)上的源极(81)和漏极(82);其中,所述源极(81)通过所述第一过孔(71)与所述多晶硅层(3)的源极掺杂区(31)连接;所述漏极(82)通过所述第二过孔(72)与所述多晶硅层(3)的漏极掺杂区(33)连接;
覆盖于所述源极(81)和所述漏极(82)上的有机膜层(9);
设置于所述有机膜层(9)上的公共电极(10);
覆盖于所述有机膜层(9)及所述公共电极(10)上的钝化层(11),所述钝化层(11)上开设有第三过孔(111);其中,所述第三过孔(111)还贯穿所述有机膜层(9)与所述源极(81)或所述漏极(82)连接;
设置于所述钝化层(11)上并通过所述第三过孔(111)与所述源极(81)或所述漏极(82)连接的像素电极(12)。
7.如权利要求6所述的阵列基板,其特征在于,所述低反射层(5)与所述多晶硅层(3)的沟道区(32)等长,且所述低反射层(5)与所述多晶硅层(3)的沟道区(32)的中心点在同一轴线上。
8.如权利要求7所述的阵列基板,其特征在于,所述低反射层(5)的制备材料为由Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属形成的金属氧化物、金属氮化物或金属氮氧化物;所述栅极(6)的制备材料为Mo、Cr、Ti、Ni、Mo-Ti之中任一种金属。
9.如权利要求8所述的阵列基板,其特征在于,所述多晶硅层(3)的源极掺杂区(31)包括源极重掺杂区和源极轻掺杂区;所述漏极掺杂区(33)包括漏极重掺杂区和漏极轻掺杂区。
10.如权利要求9所述的阵列基板,其特征在于,所述缓冲层(2)、栅绝缘层(4)、间绝缘层(7)及钝化层(11)的制备材料均为氧化硅、氮化硅、氮氧化硅之中一种。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810675887.2A CN109003943B (zh) | 2018-06-27 | 2018-06-27 | 一种阵列基板及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810675887.2A CN109003943B (zh) | 2018-06-27 | 2018-06-27 | 一种阵列基板及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109003943A CN109003943A (zh) | 2018-12-14 |
CN109003943B true CN109003943B (zh) | 2021-01-29 |
Family
ID=64600320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810675887.2A Active CN109003943B (zh) | 2018-06-27 | 2018-06-27 | 一种阵列基板及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109003943B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109659371B (zh) | 2018-12-21 | 2020-11-24 | 武汉华星光电技术有限公司 | 薄膜晶体管、薄膜晶体管的制作方法和液晶显示屏 |
CN109712993A (zh) * | 2019-01-02 | 2019-05-03 | 南京中电熊猫平板显示科技有限公司 | 阵列基板及制造方法及显示装置 |
CN111047971A (zh) * | 2019-11-26 | 2020-04-21 | Tcl华星光电技术有限公司 | 一种显示面板及电子装置 |
CN112635554B (zh) * | 2020-12-28 | 2022-04-12 | Tcl华星光电技术有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105336871A (zh) * | 2014-08-12 | 2016-02-17 | 群创光电股份有限公司 | 显示面板 |
CN104538399B (zh) * | 2014-10-31 | 2017-10-03 | 厦门天马微电子有限公司 | 一种ltps阵列基板及其制造方法 |
CN104460165B (zh) * | 2014-12-31 | 2017-06-16 | 深圳市华星光电技术有限公司 | 一种液晶显示器和液晶面板以及阵列基板 |
CN104900711B (zh) * | 2015-06-08 | 2019-11-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法以及阵列基板、显示装置 |
CN107170811B (zh) * | 2017-05-12 | 2019-12-31 | 京东方科技集团股份有限公司 | 一种金属氧化物薄膜晶体管结构背板及其制备方法 |
-
2018
- 2018-06-27 CN CN201810675887.2A patent/CN109003943B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN109003943A (zh) | 2018-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109003943B (zh) | 一种阵列基板及其制备方法 | |
US11222908B2 (en) | Array substrate and preparation method thereof, touch display panel | |
CN101887897B (zh) | Tft-lcd阵列基板及其制造方法 | |
KR101533391B1 (ko) | 박막 트랜지스터 기판과 그 제조 방법 | |
KR101999907B1 (ko) | 어레이 기판, 디스플레이 패널, 및 어레이 기판의 제조 방법 | |
CN102651343B (zh) | 一种阵列基板的制作方法、阵列基板及显示装置 | |
US9165956B2 (en) | Array substrate and manufacturing method thereof | |
TW201519416A (zh) | 薄膜電晶體驅動背板及其製造方法 | |
US20120146042A1 (en) | Micro-crystalline thin film transistor, display device including the same and manufacturing method thereof | |
WO2016165185A1 (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
US10833104B2 (en) | Array substrate and its fabricating method, display device | |
CN105374749B (zh) | 一种薄膜晶体管及其制造方法 | |
TW201418855A (zh) | 顯示面板之陣列基板及其製作方法 | |
CN110071069A (zh) | 显示背板及其制作方法 | |
CN105068335A (zh) | 一种ffs阵列基板的制造方法 | |
CN105097552A (zh) | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 | |
CN107331668A (zh) | 一种tft基板及制作方法 | |
JPH0311744A (ja) | 薄膜トランジスタの製造方法 | |
US20210408063A1 (en) | Array substrate and method of manufacturing same | |
CN210325749U (zh) | 一种阵列基板及显示面板 | |
US10355138B2 (en) | LTPS TFT substrate and method for manufacturing the same | |
CN107170811B (zh) | 一种金属氧化物薄膜晶体管结构背板及其制备方法 | |
WO2021026990A1 (zh) | 一种阵列基板及其制作方法 | |
WO2019200834A1 (zh) | Tft阵列基板的制作方法及tft阵列基板 | |
CN104882415A (zh) | Ltps阵列基板及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |