CN108962870B - 对嵌入管芯封装使用abf gc腔的翘曲控制 - Google Patents

对嵌入管芯封装使用abf gc腔的翘曲控制 Download PDF

Info

Publication number
CN108962870B
CN108962870B CN201810833539.3A CN201810833539A CN108962870B CN 108962870 B CN108962870 B CN 108962870B CN 201810833539 A CN201810833539 A CN 201810833539A CN 108962870 B CN108962870 B CN 108962870B
Authority
CN
China
Prior art keywords
die
conductive
conductive trace
reinforcement layer
solder bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810833539.3A
Other languages
English (en)
Other versions
CN108962870A (zh
Inventor
D·A·劳瑞恩
I·E·Y·陈
D·N·索别斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN108962870A publication Critical patent/CN108962870A/zh
Application granted granted Critical
Publication of CN108962870B publication Critical patent/CN108962870B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laser Beam Processing (AREA)

Abstract

本申请公开了对嵌入管芯封装使用ABF GC腔的翘曲控制。诸实施例包括半导体器件封装和形成这类封装的方法。在一个实施例中，封装可包括管芯侧增强层，该管芯侧增强层具有贯通管芯侧增强层形成的腔。具有第一侧和包括器件侧的相对第二侧的管芯可被定位在腔内，且管芯的第一侧与管芯侧增强层的第一侧基本共面。在一个实施例中，构建结构可耦合至管芯的第二侧。诸实施例包括构建结构，其包括由图案化的导电材料和绝缘材料构成的多个交替层。

Description

对嵌入管芯封装使用ABF GC腔的翘曲控制
本发明专利申请是2015年08月19日提交的申请号为201510511986.3，名称为“对嵌入管芯封装使用ABF GC腔的翘曲控制”的发明专利申请的分案申请。
发明领域
实施例一般涉及半导体器件。更具体地，实施例涉及用于封装半导体管芯的方法和装置。
发明背景
半导体封装的厚度(即Z-高度)的减小很大程度地起因于更薄的衬底和管芯。然而，随着衬底和管芯的厚度持续减小，翘曲量增加。翘曲固有地由衬底和管芯之间的热膨胀系数(CTE)不匹配而造成。例如，典型的封装衬底可具有大约20ppm的CTE，而硅管芯的CTE大约为3.0ppm。
半导体管芯通过封装组装工艺被封装。为了增加产量，可将多个管芯封装在单个面板上。随后可将面板切割成多个单独封装，每个封装可包括单个管芯。过多的翘曲是在面板级和在封装已被单体化之后的多个组装问题的一个重要成因。照此，如果不适当地控制翘曲，则封装组装工艺可能具有糟糕的产率。例如，封装的翘曲可能增加这样的风险：即表面安装技术(SMT)无法将封装牢固地安装至印刷电路板(PCB)。因此，在整个半导体管芯封装组装工艺中都需要翘曲控制。
例如，由于面板装载和卸载设备无法操控翘曲的面板，因此当翘曲的面板无法被适当地装载到加工工具或面板载体内时，产率的损失和产量的下降可能发生。另外，翘曲的面板使得依赖于焦深的工艺不可靠。例如，由于翘曲的表面使得面板的一些区域落在焦点之外，因此通过激光器在面板上作出的标记可能是不正确的。另外，检查条纹识别标记的面板读取器可能无法准确地读取位于面板的翘曲部分上的识别标记。此外，当存在翘曲时，可能发生附连问题。例如，翘曲的封装可能造成焊料桥接、非接触开孔(NCO)和焊球附连问题。另外，翘曲可能增加对准测试引脚的难度。
已使用若干方法来控制翘曲，但每种方法都具有显著的缺陷。在有核封装中，金属加强物已被附连至核的管芯侧表面。添加金属加强物增加了封装的Z高度并增加了额外的加工操作，这降低产量并增加成本。在无核封装中，例如无凸起构建层(BBUL)封装，已利用腔铜箔架构。然而，这些封装可能需要六个或更多个额外加工操作。
图1A-1E是利用腔铜箔架构的工艺的示图。首先，在图1A中，在BBUL核102的表面上形成蚀刻停止层101，并在蚀刻停止层101上层叠铜箔层103。当使用腔铜箔架构时，需要蚀刻停止层101以防止腔成型过程中核被蚀刻掉。然后在图1B中，在铜箔层103上层叠干膜光刻胶(DFR)层104。DFR层104随后通过曝光和DFR蚀刻工艺被图案化，如图1C所示。现在参见图1D，露出的铜箔103被蚀刻掉以形成腔120。在形成腔120之后，DFR膜104可被剥去。最后，管芯130可被安装至蚀刻停止层101并可将介电层105层叠在管芯130和铜箔103的顶表面上，如图1E所示。因此，腔铜箔架构所需的额外加工操作严重地降低了产量并增加了制造成本。
附图简述
图1A-1E是形成具有腔铜箔架构的管芯封装的工艺的横截面图。
图2A-2C是根据本发明实施例的形成具有管芯侧增强层的管芯封装的工艺的横截面图。
图2D是根据本发明实施例的具有贯通管芯侧增强层形成的腔的四分之一面板的俯视图。
图2E-2J是根据本发明实施例的形成具有管芯侧增强层的管芯封装的工艺的横截面图。
图3是根据本发明实施例的形成有管芯侧增强层的半导体封装的横截面图。
图4是根据本发明实施例的形成有管芯侧增强层的半导体封装的横截面图。
图5是根据本发明实施例的利用半导体封装的计算机系统的示意性方框图。
具体实施方式
本发明的实施例提供对器件封装具有改善的翘曲控制的装置以及形成这类器件的方法。
根据本发明的一个实施例，器件封装可包括具有第一侧和相对第二侧的管芯侧增强层。例如，管芯侧增强层可以是玻璃织物层。在一个实施例中，贯通管芯侧增强层形成腔，并且具有第一侧和相对第二侧的管芯被定位在腔内，所述第二侧包括具有触点的器件侧。根据一个实施例，管芯的第一侧与管芯侧增强层的第一侧基本共面。实施例还可包括耦合至管芯的第二侧的构建结构。例如，构建结构可包括图案化导电材料和绝缘材料的多个交替层，其中图案化导电材料层中的至少一个层被耦合至管芯触点中的一个。
根据本发明的一个附加实施例，形成器件封装的方法可包括在核表面上形成管芯侧增强层。例如，管芯侧增强层可以是玻璃织物层。该方法可进一步包括贯通管芯侧增强层地形成腔以使核表面的一部分露出。在一个实施例中，通过激光烧蚀工艺形成腔。例如，可使用激光器以削除管芯侧增强层的一些部分，直到核表面露出为止。在一个实施例中，管芯可被安装至核的露出表面。管芯可包括第一侧和相对第二侧，所述第二侧包括具有触点的器件侧。
本发明的实施例提供在整个器件封装工艺中的翘曲减小，包括当每个封装仍然被安装到在面板时和当器件封装已被单体化时。封装工艺期间的翘曲减小是通过在封装的管芯侧上使用增强层而提供的。管芯侧增强层为封装提供增加的刚度。当包括管芯侧增强层时，封装中的翘曲也减小，因为增强层的CTE低于封装中使用的介电层的CTE。另外，当增强层也被用在构建结构之内或之上时，封装的管芯侧上的增强层的存在提供封装的CTE的提高的对称性。
根据本发明的实施例，与不包括管芯侧增强层的基本相似封装相比，封装内的管芯侧增强层的存在能够将绝对四分之一面板翘曲减少大约40％。当管芯封装内不包括管芯侧增强层时，翘曲主要由凸起翘曲的非管芯区引起，所述凸起地翘曲是由于低CTE上增强层的存在引起的。如果在封装的管芯侧上没有额外的低CTE增强层，则封装内的CTE的对称性差并且翘曲增加。管芯侧增强层的附加改善了封装诸层内的CTE的对称性并同时增加了刚度。如此，翘曲减小并导致平坦地多的四分之一面板的总外形，这种总外形更易于加工。因此，由于翘曲的减小，产量和产率可以增加。
类似地，根据本发明实施例的具有管芯侧增强层的单体化管芯封装的翘曲相对于缺乏管芯侧增强层的基本类似的管芯封装而言减小。例如，与缺乏管芯侧增强层的基本类似封装相比，管芯侧增强层的存在可使绝对室温翘曲减小大约25％，并使绝对高温翘曲减小大约15％。
此外，本发明的实施例在减少加工操作数量的同时提供翘曲的减小。例如，如前所述，包括腔铜箔架构的封装需要至少六个不同的加工操作。增加的加工时间降低了产量并增加了制造成本。相反，本文描述的实施例包括需要较少加工操作和工具的腔架构。如此，实施例提供了较高的产量和较低的制造成本。
现在参照图2A-2H，根据一实施例示出形成具有减小的翘曲的半导体封装的方法。图2A是其上可形成器件封装的核222的一部分的横截面图。在一个实施例中，核222可以是适于无凸起构建层(BBUL)封装的核。例如，核222可包括形成在绝缘材料225的相对两侧上的内箔层226、227。例如，内箔层226、227可以是铜箔。随后可在内箔层226、227的每一个上形成第一和第二核层223、224。根据一个实施例，内箔层226、227可比第一和第二核层223更短。在这一实施例中，绝缘材料225可附着至内箔层226、227以及第一和第二核层223、224以将内箔层226、227固定至第一和第二核层223、224中的任一个。在在一个实施例中，第一和第二核层223、224可以是通常用于核的材料，例如铜，并且绝缘材料225可以是预浸渍材料。
现在参见图2B，管芯侧增强层210被形成在第一和第二核层223、224的表面之上。在实施例中，管芯侧增强层210直接形成在第一和第二核层223、224上。根据实施例，管芯侧增强层210可被层叠在核222的露出表面上。在一个实施例中，管芯侧增强层210是玻璃织物材料。例如，玻璃织物可包括悬浮在环氧树脂基质中的编织玻璃纤维。实施例还可包括玻璃织物，该玻璃织物进一步包括悬浮在环氧树脂基质中的微粒。
根据一个实施例，可通过改变玻璃纤维的体积百分比和/或材料中的微粒的体积百分比而将管芯侧增强层210的CTE定制成要求的水平。例如，管芯侧增强材料210的CTE可以在10ppm和40ppm之间。另外，玻璃纤维和微粒的重量百分比可改变以增加或减小管芯侧增强层210的刚度。作为示例，增强层210可具有占材料重量的75％和85％之间的纤维。根据一个附加实施例，纤维可包括增强层210的重量的大约80％。
在一个实施例中，选择管芯侧增强层210的厚度T以为封装提供要求程度的翘曲减小。例如，较厚的增强层将提供将提供更大程度的翘曲减小。然而应当注意，选择过大的厚度T实际上可能降低翘曲减小的程度。在某一点上，增加的厚度开始过度补偿发生在封装内的翘曲，并可能成为翘曲的来源。例如，如果当不存在管芯侧增强层210时封装的翘曲本身是凹的，则过厚的管芯侧增强层210的使用可能过度补偿凹性翘曲并开始形成本身是凸的翘曲。如本领域内技术人员将理解的那样，管芯侧增强层210开始过度补偿并成为翘曲来源所在的厚度T依赖于许多不同的因素，例如但不限于，封装的几何形状、为封装层选择的材料以及管芯的厚度。因此，本发明的实施例可包括在大约10um和750um之间的管芯侧增强层210的厚度T。本发明的实施例也可包括在大约50um和150um之间的管芯侧增强层210的厚度T。在一个实施例中，管芯侧增强层210的厚度T依赖于将被封装的管芯的厚度。例如，可将管芯侧增强层210的厚度T选择为基本与管芯相同的厚度、比管芯更薄或者比管芯更厚。
在实施例中，管芯侧增强层210可由增强材料的单个叠层形成。另外，实施例可包括层叠多个增强材料层以取得管芯侧增强层210的要求厚度T。例如，可将具有100um厚度的第一增强材料层层叠在核222之上。随后可将具有50um厚度的第二增强材料层层叠在第一增强材料层的露出表面之上。如此，可通过两个层叠层的组合来形成厚度T等于150um的管芯侧增强层210。
现在参见图2C，贯通管芯侧增强层210形成腔220。在一个实施例中，腔220是通过激光烧蚀工艺形成的。在一个实施例中，激光辐射可以是紫外线(UV)激光辐射，而激光辐射源可以是二氧化碳(CO2)激光器、一氧化碳(CO)激光器、多个谐波下的钕掺杂的钇铝石榴石(Nd：YAG)激光器、受激准分子激光器或任何其它适当类型的激光辐射源。在其它实施例中，激光辐射源的激光辐射可以是连续激光。本发明的诸实施例包括激光烧蚀工艺，其中激光削除管芯侧增强层210的多个部分直到核222的表面露出为止。作为示例，激光削除工艺可每一行程去除大约1.0um和10um之间的厚度。在一个实施例中，激光器可在每一行程期间去除大约6.0um的增强层210。削除工艺允许使用较低强度激光器以相比贯通整个厚度的烧蚀而一次去除更薄的材料部分。例如，激光器强度可被设置在大约4.0J/cm2和9.0J/cm2之间。一个实施例包括使激光器以重复光栅图案行进越过增强材料部分，直到核222的表面露出为止。根据一个附加实施例，腔220可通过激光投射图案化(LPP)工艺来形成。在一些实施例中可使用LPP以使整个选定的区域露出而无需光栅化和削除。
相比前面描述的腔铜箔架构，根据本发明实施例的腔能够以最少加工操作被制造。不需要光刻胶成形、光刻胶图案化、铜蚀刻、光刻胶剥离和额外的操作，实施例能够利用管芯侧增强层210和核222的外层223、224之间的分解温度差，以相对于核222有选择地去除管芯侧增强层210的各个部分。如此，实施例允许完全去除管芯侧增强层210和完全露出核表面222。此外，实施例能够完全去除腔220内的管芯侧增强材料而不需要表面污垢去除工艺。
如图2D展示的空中俯视图所示，四分之一面板200可包括多个腔220。在一个实施例中，这些腔基本上是矩形或方形的，尽管诸实施例不仅限于这类配置。在一个实施例中，使用单个激光器以形成每个腔。附加实施例可利用同时运作的多个激光器来形成腔220，由此进一步提高产量。在一个实施例中，面板200的第一侧上的腔220通过激光器形成。此后，面板220可翻转并且面板200的第二侧上的腔220可被形成。在一个实施例中，第一激光器可取向在面板200的第一侧之上而第二激光器可取向在面板200的第二侧之上。在这种配置中，面板200两侧上的腔220可基本同时地形成以增加产量。在一个实施例中，用来形成腔220的激光器也可用来在管芯侧增强层210的顶表面上形成后继加工所需的对准标记。因此，不需要单独工具来形成对准标记，并且可以提高产量。
现在参见图2E，管芯230被安装在腔220内。在一个实施例中，管芯230可具有第一侧241和与第一侧相对第二侧242。管芯241的第一侧可被键合至露出的核表面222。作为示例，管芯241的第一侧可包括管芯背侧膜(DBF)。在一个实施例中，DBF可键合至露出的核表面222。实施例包括管芯230的第二侧232，该第二侧232包括器件侧。例如，器件侧可包括形成在诸如硅之类的半导体材料上的电路。管芯242的第二侧可包括触点234，该触点234电耦合至形成在管芯230器件侧上的电路。
根据一个实施例，管芯230的厚度可近似等于管芯侧增强层210的厚度。在一个实施例中，管芯230的厚度可大于或小于管芯侧增强层210的厚度。本发明的实施例可包括宽度基本等于腔220的宽度的管芯230。例如，管芯230的侧壁可与腔的侧壁232直接接触。这些实施例为封装提供增加的机械连续性并可提供增加的翘曲控制。尽管图2E所示的实施例示出单个管芯230被安装在腔220内，然而实施例不仅限于这类配置。例如，两个或更多个管芯230可被安装在单个腔220内。另外，本发明的实施例可包括具有两个或更多个腔220的封装。在这一实施例中，一个或多个管芯230可被安装在每个腔220内。
现在参见图2F，可在管芯侧增强层210和管芯230的顶表面上形成介电层251。在一个实施例中，介电层251可以是被层叠在管芯侧增强层210和管芯230的露出表面之上的多个膜或板。之后，在图2G中，根据一个实施例，将包括多个图案化的导电迹线263和通孔264的构建结构形成在管芯侧增强层210和管芯230之上。如图所示，导电迹线263可通过介电材料部分与相邻的导电迹线263电气隔离。
尽管图示为单个层，然而介电材料251可被形成为多个层。例如，可贯通第一介电层地形成开口以提供对管芯230的触点234的通路。在一个实施例中，贯通介电层的开口可通过激光钻孔工艺形成。实施例可进一步包括在激光钻孔之后的污垢去除工艺。随后可将诸如铜的导电材料沉积到开口内以形成导电通孔264。导电材料的沉积也可在介电层251的露出表面之上形成导电材料层。在一个实施例中，导电材料通过无电电镀工艺被沉积。在无电电镀之后，可对沉积在介电材料表面上的导电材料进行图案化以形成导电迹线263。在本发明的实施例中，可在导电迹线263上形成后继的介电材料层，并可重复激光钻孔、通孔成形和导电迹线成形，直到形成要求数量的层为止。
在一个实施例中，构建结构的最上层可包括上增强层271。在一个实施例中，上增强层271可以是与管芯侧增强层210相同的材料。例如，上增强层271可以是玻璃织物材料。在一个实施例中，贯通上增强层271形成开口，并且导电材料可被沉积在开口内以形成通孔264。导电迹线263可被图案化在上增强层271的露出表面之上。
如图2G所示，具有安装在贯通管芯侧增强层210的腔内的管芯的管芯封装可被形成在核222的第一和第二核层223、224之上。在一个实施例中，其上形成管芯的面板200可沿线261被单体化。单体化去除任何将内箔层226、227保持在第一和第二核层223、224的粘合剂。如此，内箔层226、227从第一和第二核层223、224分离，如图2H所示。
在一个实施例中，可随后利用蚀刻工艺以去除核222的第一和第二核层223或224的部分，如图2I所示。相比采用腔铜箔架构(例如前面描述的腔铜箔架构)时所需的核去除蚀刻工艺，从管芯封装去除核222的其余部分的蚀刻工艺被简化。根据本发明的诸实施例，由于不需要蚀刻停止层，因此工艺被简化。不是如同在腔铜箔架构的情形那样将管芯键合至蚀刻停止层，本文描述的实施例允许将管芯直接键合至核223、224的露出表面。如此，根据本发明的实施例，去除蚀刻停止层所需的额外蚀刻工艺被省去，由此增加了产量。
现在参见图2J，可将额外的介电层281沉积在露出的图案化迹线263之上并对其图案化以形成贯通介电层281的开口。在一个实施例中，介电层281可以是阻焊层。根据一个实施例，管芯封装可通过焊料凸块282电耦合至衬底283，该焊料凸块282贯穿阻焊层内的开口形成。在一个实施例中，衬底283可以是印刷电路板(PCB)。尽管图示为在单体化工艺之后形成，但可以理解，阻焊层也可在封装单体化之前形成。例如，可在形成构建结构之后立即形成阻焊层。
现在参见图3，其示出根据一附加实施例的管芯封装300的横截面图。管芯封装300基本类似于前面针对图2A-2J描述的管芯封装，例外之处在于，增强层310内的腔的宽度比管芯330的宽度更大。如图所示，选择腔的宽度以使具有宽度G的间隙形成在腔的侧壁352和管芯330的侧壁之间。在一个实施例中，选择宽度G以为管芯封装300提供要求的刚度，从而减小翘曲。例如，G的较小值相比G的较大值提供更大的刚度。根据本发明的实施例，侧壁352和管芯330之间的宽度G可以在1um和1.0mm之间。如图所示，侧壁352和管芯330之间的间隙可用介电材料填充。例如，介电材料可以是与用来形成构建结构相同的介电材料。
现在参见图4，其示出根据一附加实施例的管芯封装400的横截面图。管芯封装400基本类似于针对图3描述的管芯封装300，例外之处在于，在构建结构中形成有中间增强层491。尽管图示出单个中间增强层491，然而实施例可包括多个中间增强层491。在一个实施例中，中间增强层491可被形成在封装400在管芯侧增强层410和上增强层471之间的任何位置处。在一个实施例中，中间增强层491可以是与管芯侧增强层410相同的材料。例如，额外的增强层(或多个层)491可以是玻璃织物材料。中间增强层491的引入可为管芯封装提供额外的刚度。如此，根据这些实施例，可进一步加速翘曲减小。
图5示出根据一个实施例的计算设备500。计算设备500容纳有主板502。主板502可包括数个组件，所述组件包括但不限于处理器504和至少一个通信芯片506。处理器504物理地和电气地耦合至主板502。在一些实施方式中，至少一个通信芯片506也物理地和电气地耦合至主板502。在又一些实施方式中，通信芯片506是处理器504的一部分。
根据其应用，计算设备500可进一步包括其它组件，这些组件可物理地和电气地耦合至主板502或者也可以不那样。这些其它组件包括，但不限于，易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、微机电系统(MEMS)、扬声器、摄像机以及海量存储设备(例如硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)等等)。
通信芯片506允许将数据传输至/自计算设备500的无线通信。术语“无线”及其衍生词可用来描述可通过使用非固态介质的经调制电磁辐射交换数据的电路、器件、系统、方法、技术、通信信道等。该术语不暗示关联的设备不包含任何线路，尽管在一些实施例中的确不包含。通信芯片506可履行任何数量的无线标准或协议，包括但不限于，WiFi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.2、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA,DECT、蓝牙及其衍生物、以及被制定为3G、4G、5G和更为先进的任何其它无线协议。计算设备500可包括多个通信芯片506。例如，第一通信芯片506可专门针对诸如WiFi和蓝牙的较短距无线通信而第二通信芯片506可专门针对诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长距无线通信。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。在一些实施例中，处理器的集成电路管芯被封装在半导体封装中，根据一个实施例，该半导体封装包括增强层，该增强层具有贯通增强层形成的腔。术语“处理器”可指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可被存储在寄存器和/或处理器中的其它电子数据的任何器件或器件部分。
通信芯片506也包括封装在通信芯片506内的集成电路管芯。根据另一实施例，通信芯片的集成电路管芯被封装在半导体封装中，根据一个实施例，该半导体封装包括增强层，该增强层具有贯通增强层形成的腔。
在又一实施方式中，容纳在计算设备500内的另一组件可包括集成电路管芯，该集成电路管芯包括一个或多个器件，例如被封装在半导体封装内的器件，根据一个实施例，所述半导体封装包括增强层，该增强层具有贯通增强层形成的腔。
在各实施方式中，计算设备500可以是膝上计算机、上网本、笔记本电脑、超级本电脑、智能电话、便笺式电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录制器。在又一些实施方式中，计算设备500可以是处理数据的任何其它电子器件。
根据一附加实施例，也可将包括具有贯通增强层形成的腔的增强层的封装利用来封装微机电系统(MEMS)。例如，除了将管芯安装在腔内，还可将一个或多个MEMS安装在腔内。
本发明的一个实施例包括器件封装，该器件封装包括：具有第一侧和相对第二侧的管芯侧增强层，其中贯通管芯侧增强层形成腔；具有第一侧和相对第二侧的管芯，所述第二侧包括具有触点的器件侧，其中管芯位于腔内，且管芯的第一侧与管芯侧增强层的第一侧基本共面；以及耦合至管芯的第二侧的构建结构，该构建结构包括由图案化导电材料和绝缘材料构成的多个交替层，其中图案化导电材料层中的至少一个层被耦合至管芯的触点中的至少一个。一附加实施例包括器件封装，其中管芯侧增强层是玻璃织物材料。一附加实施例包括器件封装，其中一间隙将管芯侧壁与贯通管芯侧增强层形成的腔的侧壁隔开。一附加实施例包括器件封装，其中选择间隙的宽度以为器件封装提供要求的刚度。一附加实施例包括器件封装，其中间隙的宽度在1.0um和1.0mm之间。一附加实施例包括器件封装，其中将管芯侧壁与腔侧壁隔开的间隙被填充以绝缘材料。一附加实施例包括器件封装，其中填充将管芯侧壁与腔侧壁隔开的间隙的绝缘材料是与用于构建结构的相同的绝缘材料。一附加实施例包括器件封装，其中管芯侧壁与贯通管芯侧增强层形成的腔的侧壁接触。一附加实施例包括器件封装，其中管芯侧增强层的厚度小于管芯的厚度。一附加实施例包括器件封装，其中管芯的第一侧包括管芯背侧膜(DBF)，其中DBF的表面与管芯侧增强层的第一侧基本共面。一附加实施例包括器件封装，其中管芯侧增强层包括堆叠在彼此之上的多个层。一附加实施例包括器件封装，其中构建结构进一步包括一个或多个中间玻璃织物增强层。一附加实施例包括器件封装，进一步包括多个管芯，所述多个管芯具有第一侧和包括带触点的器件侧的相对第二侧，其中所述多个管芯被定位在腔内，第二管芯的第一侧与管芯侧增强层的第一侧基本共面。一附加实施例包括器件封装，其进一步包括贯通管芯侧增强层形成的多个腔，其中一个或多个管芯被定位在所述多个腔中的每一个内。
本发明的一个实施例包括形成器件封装的方法，该方法包括：在芯层表面之上形成管芯侧增强层；贯通管芯侧增强层地形成腔以使核表面的一部分露出；以及将管芯安装至核的露出表面，所述管芯具有第一侧和相对第二侧，所述第二侧包括带触点的器件侧，其中管芯被定位在腔内，管芯的第一侧接触核表面。一附加实施例包括形成器件封装的方法，其中贯通管芯侧增强层的腔是通过激光烧蚀工艺形成的。一附加实施例包括形成器件封装的方法，其中激光烧蚀工艺包括以重复光栅图案削除管芯侧增强层的部分，直到露出核表面为止。一附加实施例包括形成器件封装的方法，其中激光烧蚀工艺中使用的激光器是二氧化碳(CO2)激光器、一氧化碳(CO)激光器、钕掺杂的钇铝石榴石(Nd：YAG)激光器或受激准分子激光器。一附加实施例包括用于形成器件封装的方法，其中激光烧蚀工艺在每个行程削除大约6um厚的管芯侧增强层部分。一附加实施例包括形成器件封装的方法，其中激光烧蚀工艺是激光投射图案化工艺。一附加实施例包括形成器件封装的方法，其进一步包括在管芯侧增强层和管芯的第二侧之上形成构建结构，其中构建结构包括由图案化的导电材料和绝缘材料构成的多个交替层，其中图案化的导电材料层中的至少一个耦合至管芯的触点中的一个。
本发明的实施例包括形成器件封装的方法，其包括：在核表面之上形成管芯侧增强层；用激光烧蚀工艺贯通管芯侧增强层地形成腔以露出核表面的一部分，所述激光烧蚀工艺包括以重复光栅图案削除管芯侧增强层的部分，直到露出核表面为止；将管芯安装至芯层的露出表面，所述管芯具有第一侧和相对第二侧，所述第二侧包括带触点的器件侧，其中管芯被定位在腔内，管芯的第一侧接触核表面；在管芯侧增强层和管芯第二侧上形成构建结构，其中构建结构包括由图案化导电材料和绝缘材料构成的多个交替层，其中图案化导电材料层中的至少一个层被耦合至管芯的触点中的至少一个；以及用蚀刻工艺从管芯侧增强层的底表面和管芯的第二侧去除芯层。一附加实施例包括形成器件封装的方法，其中腔的宽度比管芯的宽度更大，并且用绝缘材料填充的间隙将管芯侧壁与贯通管芯侧增强层形成的腔的侧壁隔开。一附加实施例包括形成器件封装的方法，其中选择间隙的宽度以为器件封装提供要求的刚度。一附加实施例包括形成器件封装的方法，其进一步包括将多个管芯安装至核的露出表面，所述多个管芯具有第一侧和相对第二侧，所述第二侧包括带触点的器件侧，其中多个管芯中的每一个被定位在腔内，管芯的第一侧接触核的表面。一附加实施例包括形成器件封装的方法，其进一步包括贯通管芯侧增强层形成的多个腔，并将一个或多个管芯安装在多个腔中的每一个腔内。

Claims (20)

1.一种半导体封装，包括：
具有第一侧和与所述第一侧相对的第二侧的管芯，并且所述管芯具有第一横向侧壁和第二横向侧壁；
在所述管芯的所述第二侧处的多个导电触点；
增强层，所述增强层具有与所述管芯的所述第一横向侧壁横向相邻的第一部分，并且所述增强层具有与所述管芯的所述第二横向侧壁横向相邻的第二部分，所述增强层包括在环氧树脂基质中的玻璃纤维，并且所述增强层具有与所述管芯的所述第二侧共面的表面；
在所述管芯的所述第二侧上并且在所述增强层的所述表面上的介电材料，所述增强层的热膨胀系数CTE低于所述介电材料的CTE；
贯通所述介电材料的第一导电通孔，所述第一导电通孔耦合至所述多个导电触点中的第一个；
贯通所述介电材料的第二导电通孔，所述第二导电通孔耦合至所述多个导电触点中的第二个；
在所述介电材料上的第一导电迹线，所述第一导电迹线与所述第一导电通孔接触；
在所述介电材料上的第二导电迹线，所述第二导电迹线与所述第二导电通孔接触；
在所述介电材料上的第二增强层；
耦合至所述第一导电迹线的第一焊料凸块，所述第一焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第一导电迹线从所述管芯的外周内部延伸到垂直地在所述第一焊料凸块上方的位置；以及
耦合至所述第二导电迹线的第二焊料凸块，所述第二焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第二导电迹线从所述管芯的外周内部延伸到垂直地在所述第二焊料凸块上方的位置，并且其中，在所述管芯的外周的内部没有焊料凸块。
2.如权利要求1所述的半导体封装，其特征在于，所述增强层与所述管芯直接接触。
3.如权利要求1所述的半导体封装，其特征在于，所述增强层与所述管芯间隔开。
4.如权利要求1所述的半导体封装，其特征在于，所述增强层完全横向地包围所述管芯。
5.如权利要求1所述的半导体封装，其特征在于，所述第一焊料凸块通过第三导电迹线耦合至所述第一导电迹线。
6.如权利要求5所述的半导体封装，其特征在于，所述第二焊料凸块通过第四导电迹线耦合至所述第二导电迹线。
7.如权利要求1所述的半导体封装，其特征在于，进一步包括在所述管芯的所述第一侧上的管芯附连膜。
8.一种半导体封装，包括：
具有第一侧和与所述第一侧相对的第二侧的管芯，所述管芯具有第一横向侧壁和第二横向侧壁，并且所述管芯具有在所述管芯的所述第二侧上的电子电路；
电气地耦合至所述管芯的所述电子电路的多个导电触点；
增强层，所述增强层具有与所述管芯的所述第一横向侧壁横向相邻的第一部分，并且所述增强层具有与所述管芯的所述第二横向侧壁横向相邻的第二部分，所述增强层包括在环氧树脂基质中的玻璃纤维，并且所述增强层具有与所述管芯的所述第二侧共面的表面；
在所述管芯的所述第二侧上并且在所述增强层的所述表面上的介电材料，所述增强层的热膨胀系数CTE低于所述介电材料的CTE；
贯通所述介电材料的第一导电通孔，所述第一导电通孔耦合至所述多个导电触点中的第一个；
贯通所述介电材料的第二导电通孔，所述第二导电通孔耦合至所述多个导电触点中的第二个；
在所述介电材料上的第一导电迹线，所述第一导电迹线与所述第一导电通孔接触；
在所述介电材料上的第二导电迹线，所述第二导电迹线与所述第二导电通孔接触；
在所述介电材料上的第二增强层；
耦合至所述第一导电迹线的第一焊料凸块，所述第一焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第一导电迹线从所述管芯的外周内部延伸到垂直地在所述第一焊料凸块上方的位置；以及
耦合至所述第二导电迹线的第二焊料凸块，所述第二焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第二导电迹线从所述管芯的外周内部延伸到垂直地在所述第二焊料凸块上方的位置，并且其中，在所述管芯的外周的内部没有焊料凸块。
9.如权利要求8所述的半导体封装，其特征在于，所述增强层与所述管芯直接接触。
10.如权利要求8所述的半导体封装，其特征在于，所述增强层与所述管芯间隔开。
11.如权利要求8所述的半导体封装，其特征在于，所述增强层完全横向地包围所述管芯。
12.如权利要求8所述的半导体封装，其特征在于，所述第一焊料凸块通过第三导电迹线耦合至所述第一导电迹线。
13.如权利要求12所述的半导体封装，其特征在于，所述第二焊料凸块通过第四导电迹线耦合至所述第二导电迹线。
14.如权利要求8所述的半导体封装，其特征在于，进一步包括在所述管芯的所述第一侧上的管芯附连膜。
15.一种半导体封装，包括：
具有第一侧和与所述第一侧相对的第二侧的管芯，并且所述管芯具有第一横向侧壁和第二横向侧壁；
在所述管芯的所述第二侧处的多个导电触点；
增强层，所述增强层具有与所述管芯的所述第一横向侧壁横向相邻的第一部分，并且所述增强层具有与所述管芯的所述第二横向侧壁横向相邻的第二部分，所述增强层包括在环氧树脂基质中的玻璃纤维，并且所述增强层具有与所述管芯的所述第二侧共面的表面；
在所述管芯的所述第二侧上并且在所述增强层的所述表面上的介电材料，所述增强层的热膨胀系数CTE低于所述介电材料的CTE；
贯通所述介电材料的第一导电通孔，所述第一导电通孔耦合至所述多个导电触点中的第一个；
贯通所述介电材料的第二导电通孔，所述第二导电通孔耦合至所述多个导电触点中的第二个；
在所述介电材料上的第一导电迹线，所述第一导电迹线与所述第一导电通孔接触；
在所述介电材料上的第二导电迹线，所述第二导电迹线与所述第二导电通孔接触；
在所述介电材料上的第二增强层；
电气地耦合至所述第一导电迹线的第一焊料凸块，所述第一焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第一导电迹线从所述管芯的外周内部延伸到垂直地在所述第一焊料凸块上方的位置；以及
电气地耦合至所述第二导电迹线的第二焊料凸块，所述第二焊料凸块在所述管芯的外周的外部并且在所述增强层的外周的内部，其中，所述第二导电迹线从所述管芯的外周内部延伸到垂直地在所述第二焊料凸块上方的位置，并且其中，在所述管芯的外周的内部没有焊料凸块。
16.如权利要求15所述的半导体封装，其特征在于，所述增强层与所述管芯直接接触。
17.如权利要求15所述的半导体封装，其特征在于，所述增强层与所述管芯间隔开。
18.如权利要求15所述的半导体封装，其特征在于，所述增强层完全横向地包围所述管芯。
19.如权利要求15所述的半导体封装，其特征在于，所述第一焊料凸块通过第三导电迹线电气地耦合至所述第一导电迹线，并且所述第二焊料凸块通过第四导电迹线电气地耦合至所述第二导电迹线。
20.如权利要求15所述的半导体封装，其特征在于，进一步包括在所述管芯的所述第一侧上的管芯附连膜。
CN201810833539.3A 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制 Active CN108962870B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/491,892 2014-09-19
US14/491,892 US9941219B2 (en) 2014-09-19 2014-09-19 Control of warpage using ABF GC cavity for embedded die package
CN201510511986.3A CN105448867B (zh) 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510511986.3A Division CN105448867B (zh) 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制

Publications (2)

Publication Number Publication Date
CN108962870A CN108962870A (zh) 2018-12-07
CN108962870B true CN108962870B (zh) 2022-10-28

Family

ID=54258793

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510511986.3A Active CN105448867B (zh) 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制
CN201810833539.3A Active CN108962870B (zh) 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510511986.3A Active CN105448867B (zh) 2014-09-19 2015-08-19 对嵌入管芯封装使用abf gc腔的翘曲控制

Country Status (5)

Country Link
US (4) US9941219B2 (zh)
JP (1) JP6220828B2 (zh)
CN (2) CN105448867B (zh)
GB (2) GB2530647B (zh)
TW (1) TWI550730B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
JP6780710B2 (ja) * 2016-12-28 2020-11-04 株式会社村田製作所 回路モジュール
EP3483921A1 (en) 2017-11-11 2019-05-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
US10847471B2 (en) * 2018-07-17 2020-11-24 Intel Corporation Dielectric filler material in conductive material that functions as fiducial for an electronic device
CN109637981B (zh) * 2018-11-20 2021-10-12 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
US11705389B2 (en) * 2019-06-11 2023-07-18 Intel Corporation Vias for package substrates
JP2020141152A (ja) * 2020-06-10 2020-09-03 株式会社アムコー・テクノロジー・ジャパン 半導体アセンブリおよび半導体アセンブリの製造方法
US11552029B2 (en) * 2020-09-04 2023-01-10 Micron Technology, Inc. Semiconductor devices with reinforced substrates
CN112435970A (zh) * 2020-09-30 2021-03-02 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US11728285B2 (en) 2021-08-26 2023-08-15 Nxp Usa, Inc. Semiconductor device packaging warpage control

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101480116A (zh) * 2006-04-27 2009-07-08 日本电气株式会社 电路基板、电子器件配置及用于电路基板的制造工艺
CN103715104A (zh) * 2012-09-28 2014-04-09 新科金朋有限公司 在半导体管芯上形成支撑层的半导体器件和方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
US6399892B1 (en) * 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
JP2002111226A (ja) 2000-09-26 2002-04-12 Tdk Corp 複合多層基板およびそれを用いたモジュール
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
JP4637677B2 (ja) 2005-08-09 2011-02-23 富士フイルム株式会社 積層指示装置、多層基板製造システム、及び多層基板製造方法
JP2007059689A (ja) * 2005-08-25 2007-03-08 Shinko Electric Ind Co Ltd ガラスクロス含有樹脂層を含む構造の積層製品及びその製造方法
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
KR100726240B1 (ko) 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
TWI281737B (en) * 2005-12-13 2007-05-21 Via Tech Inc Chip package and coreless package substrate thereof
TWI294678B (en) 2006-04-19 2008-03-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
US7892882B2 (en) 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
US20080006936A1 (en) * 2006-07-10 2008-01-10 Shih-Ping Hsu Superfine-circuit semiconductor package structure
US7598610B2 (en) 2007-01-04 2009-10-06 Phoenix Precision Technology Corporation Plate structure having chip embedded therein and the manufacturing method of the same
JP5013973B2 (ja) 2007-05-31 2012-08-29 株式会社メイコー プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法
US8535978B2 (en) * 2011-12-30 2013-09-17 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
JP5570855B2 (ja) * 2010-03-18 2014-08-13 新光電気工業株式会社 配線基板及びその製造方法並びに半導体装置及びその製造方法
CN102208391A (zh) * 2010-03-31 2011-10-05 飞思卡尔半导体公司 具有凹陷的单元片接合区域的引线框
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
WO2012049822A1 (ja) * 2010-10-14 2012-04-19 パナソニック株式会社 ハイブリッド基板およびその製造方法ならびに半導体集積回路パッケージ
US8508037B2 (en) * 2010-12-07 2013-08-13 Intel Corporation Bumpless build-up layer and laminated core hybrid structures and methods of assembling same
US8421245B2 (en) * 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
JP2013115136A (ja) 2011-11-25 2013-06-10 Ibiden Co Ltd 電子部品内蔵基板及びその製造方法
US9601421B2 (en) * 2011-12-30 2017-03-21 Intel Corporation BBUL material integration in-plane with embedded die for warpage control
KR20140023820A (ko) * 2012-08-17 2014-02-27 삼성전기주식회사 점착 테이프 및 이를 이용한 기판의 제조 방법
US20140175657A1 (en) 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
US8994170B2 (en) * 2013-02-27 2015-03-31 Invensas Corporation Microelectronic unit and package with positional reversal
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
CN103594451B (zh) * 2013-11-18 2016-03-16 华进半导体封装先导技术研发中心有限公司 多层多芯片扇出结构及制作方法
JP2015115334A (ja) * 2013-12-09 2015-06-22 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
CN103972217B (zh) * 2014-04-26 2016-08-24 华进半导体封装先导技术研发中心有限公司 集成无源电容扇出型晶圆级封装结构及制作方法
CN103972218B (zh) * 2014-04-26 2016-08-24 华进半导体封装先导技术研发中心有限公司 集成无源器件扇出型晶圆级封装结构及制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101480116A (zh) * 2006-04-27 2009-07-08 日本电气株式会社 电路基板、电子器件配置及用于电路基板的制造工艺
CN103715104A (zh) * 2012-09-28 2014-04-09 新科金朋有限公司 在半导体管芯上形成支撑层的半导体器件和方法

Also Published As

Publication number Publication date
CN108962870A (zh) 2018-12-07
US20220230972A1 (en) 2022-07-21
CN105448867B (zh) 2019-06-28
GB2530647A (en) 2016-03-30
US9941219B2 (en) 2018-04-10
US10658307B2 (en) 2020-05-19
JP6220828B2 (ja) 2017-10-25
US20180301423A1 (en) 2018-10-18
GB2540057A (en) 2017-01-04
GB201514666D0 (en) 2015-09-30
US20200251426A1 (en) 2020-08-06
CN105448867A (zh) 2016-03-30
GB201614003D0 (en) 2016-09-28
JP2016063214A (ja) 2016-04-25
US12009318B2 (en) 2024-06-11
GB2540057B (en) 2018-05-02
TWI550730B (zh) 2016-09-21
US11322457B2 (en) 2022-05-03
TW201614742A (en) 2016-04-16
GB2530647B (en) 2018-05-02
US20160086894A1 (en) 2016-03-24

Similar Documents

Publication Publication Date Title
CN108962870B (zh) 对嵌入管芯封装使用abf gc腔的翘曲控制
JP6355059B2 (ja) パッケージに組み込まれたシリコン貫通ビア（ｔｓｖ）ダイを有するマルチチップ集積
US9812422B2 (en) Embedded die-down package-on-package device
US10453799B2 (en) Logic die and other components embedded in build-up layers
KR101725534B1 (ko) 투사 패턴화를 이용한 내장 다이를 갖는 기판의 제조 및 연관된 패키지 구성들
CN111834326A (zh) 用于具有高精度和高密度的基于emib的基板的新型无芯架构和处理策略
US20220367104A1 (en) Methods to selectively embed magnetic materials in substrate and corresponding structures
US20240178145A1 (en) Lithographic cavity formation to enable emib bump pitch scaling
KR20200111097A (ko) 유리 적층 기판 상의 emib 패치
US9041207B2 (en) Method to increase I/O density and reduce layer counts in BBUL packages
US10361165B2 (en) Microelectronic substrate having embedded trace layers with integral attachment structures
EP3736863A1 (en) On-silicon bridge interconnecting disaggregated cavity dies
US20240178157A1 (en) Shape memory polymer (smp) glass core package for modulating warpage
US20230057384A1 (en) Hybrid carrier for electronic substrate technologies
US20240063069A1 (en) Angled baffles on glass edge for cavitation protection
US20210193594A1 (en) Stress relief die implementation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant