CN112435970A - 半导体封装结构及其制造方法 - Google Patents
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Abstract
本公开提供了半导体封装结构及其制造方法。该半导体封装结构的一具体实施方式包括：线路基板，具有第一表面以及与第一表面相对的第二表面，第一封装层，设置于第一表面，包括第一电子组件和第一封装材，第一缓冲层，设置于第一表面与第一封装层之间，其中，线路基板的热膨胀系数CTE大于第一封装层的CTE，第一缓冲层的CTE大于第一封装材的CTE。该半导体封装结构可以减少翘曲。
Description
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装结构及其制造方法。
背景技术
随着电子产品系统微小型化、多功能化和高效率需求的日益增加，对电子元器的小薄轻的要求以及对系统高密度封装的要求也日益增加。
在半导体封装制造的过程中，可能会包括各种高温制造工艺，各组件可能会处于高温状态。例如，在塑料封装材通过加热会固化成热固性塑料以将组件包覆模塑成型的过程中，半固态、固态塑料处于高温状态。在各组件处于高温环境下，由不同材料形成的各组件可能会具有不同的热膨胀系数(CTE)，进而可能由于各组件之间CTE不匹配而产生翘曲，导致各组件之间的界面产生分层。
发明内容
本公开提出了半导体封装结构及其制造方法。
第一方面，本公开提供了一种半导体封装结构，该半导体封装结构包括：线路基板，具有第一表面以及与第一表面相对的第二表面；第一封装层，设置于第一表面，包括第一电子组件和第一封装材；第一缓冲层，设置于第一表面与第一封装层之间；其中，线路基板的热膨胀系数CTE大于第一封装层的CTE，第一缓冲层的CTE大于第一封装材的CTE。
在一些可选的实施方式中，还包括：第二封装层，设置于第二表面，包括第二电子组件和第二封装材，其中，第一封装层的CTE小于第二封装层的CTE。
在一些可选的实施方式中，还包括：第二缓冲层，设置于第二表面与第二封装层之间，第二缓冲层的CTE为负值。
在一些可选的实施方式中，第二缓冲层相对于第一缓冲层更靠近线路基板的边缘。
在一些可选的实施方式中，线路基板还具有与第一表面相邻的第三表面、第四表面、第五表面以及第六表面，第二缓冲层与第三表面、第四表面、第五表面以及第六表面中至少一表面共平面。
在一些可选的实施方式中，第一缓冲层嵌入至线路基板和第一封装材之中。
在一些可选的实施方式中，第一缓冲层嵌入至线路基板的部分的体积小于等于第一缓冲层嵌入至第一封装材的部分的体积。
在一些可选的实施方式中，第一缓冲层嵌入至线路基板的部分的高度小于等于第一缓冲层嵌入至第一封装材的部分的高度。
在一些可选的实施方式中，第二缓冲层嵌入至线路基板和第二封装材之中。
在一些可选的实施方式中，第二缓冲层嵌入至线路基板的部分的体积小于等于第二缓冲层嵌入至第二封装材的部分的体积。
在一些可选的实施方式中，第二缓冲层嵌入至线路基板的部分的高度小于等于第二缓冲层嵌入至第二封装材的部分的高度。
在一些可选的实施方式中，半导体封装结构还包括：第一线路层，设置于第一封装层；第二线路层，设置于第二封装层。
在一些可选的实施方式中，该半导体封装结构还包括：导电连接件，设置于第一表面。
在一些可选的实施方式中，第一缓冲层和第二缓冲层的径向截面为半圆形、长方形、正方形、梯形、三角形中的任意一种。
第二方面，本公开提供了一种制造半导体封装结构的方法，该方法包括：提供线路基板，其中，线路基板具有第一表面以及与第一表面相对的第二表面；在第一表面形成第一缓冲层；在第一表面形成第一封装层，覆盖第一缓冲层；在第二表面形成第二缓冲层，其中，第二缓冲层相对于第一缓冲层更靠近线路基板的边缘；在第二表面形成第二封装层，覆盖第二缓冲层，其中，线路基板的CTE大于第一封装层的CTE，第一缓冲层的CTE大于第一封装材的CTE。
在一些可选的实施方式中，在第一表面形成第一缓冲层，包括：在第一表面钻孔以形成第一凹腔；在第一凹腔形成第一缓冲层，以使第一缓冲层嵌入至线路基板和第一封装材之中。
在一些可选的实施方式中，该方法还包括：在第一封装层钻孔以形成第一通孔；在第一封装层镀覆金属以填充第一通孔，并形成第一线路层。
在一些可选的实施方式中，该方法还包括：在第二表面形成第二缓冲层。
在一些可选的实施方式中，在第二表面形成第二缓冲层，包括：在第二表面钻孔以形成第二凹腔；在第二凹腔形成第二缓冲层，以使第二缓冲层嵌入至线路基板和第二封装材之中。
在一些可选的实施方式中，该方法还包括：在第二表面放置第二电子组件以及将第二电子组件与线路基板电连接；在第二表面注入第二封装材，覆盖第二电子组件以形成第二封装层。
在一些可选的实施方式中，该方法还包括：在第二封装层钻孔以形成第二通孔；在第二封装层镀覆金属以填充第二通孔，并形成第二线路层。
在一些可选的实施方式中，该方法还包括：将导电连接件电连接至线路基板的电接触点。
为解决现有技术中半导体封装结构或半导体双面封装结构中可能存在因整体结构CTE失配而产生翘曲和分层等问题。本公开提供的半导体封装结构及其制造方法，通过采用具有不同CTE的材料进行组合，使得半导体封装结构的CTE进行适配，以避免出现翘曲和分层。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1是根据本公开的半导体封装结构的一个实施例的结构示意图；
图2是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图3A是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图3B是图3A实施例中第一缓冲层和第二缓冲层的可选实施方式的结构示意图；
图4是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图5是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图6是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图7A到图7N是图6实施例的半导体封装结构的制造过程中的结构示意图。
符号说明：
10-线路基板，11-第一缓冲层，12-第一封装层，12a-第一电子组件，12b-第一封装材，13-第二封装层，13a-第二电子组件，13b-第二封装材，14-第二缓冲层，15-第一线路层，16-第二线路层，17-导电连接件，18-第一凹腔，19-第二凹腔，20-第一通孔，21-第二通孔。
具体实施方式
下面结合附图和实施例对说明本公开的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本公开可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本公开所能产生的功效及所能达成的目的下，均应仍落在本公开所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本公开可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本公开可实施的范畴。
请参考图1，图1示出了根据本公开的半导体封装结构的一个实施例的结构示意图。半导体封装结构100可以包括线路基板10、第一封装层12以及第一缓冲层11。其中，线路基板10，可以具有第一表面以及与第一表面相对的第二表面。第一封装层12，可以设置于第一表面，可以包括第一电子组件12a和第一封装材12b。第一缓冲层11，可以设置于第一表面与第一封装层12之间。线路基板10的CTE可以大于第一封装层12的CTE，第一缓冲层11的CTE可以大于第一封装材12b的CTE。
线路基板10可以是包括至少一个导电迹线的重布线层。
第一封装材12b可以是有机材料，例如可以包含硅填充物、环氧树脂(Epoxy)以及其他添加剂。在一些可选的实施方式中，第一封装材12b包含：70～85％无机填充物(silicafiller)，15～25％树脂以及硬化剂、脱模剂、着色剂、应力松弛剂、抗燃剂等其他添加剂。
第一电子组件12a可以是有源组件，例如芯片等，也可以是无源组件，例如电容器、电感器、电阻器等。这里，第一电子组件12a可以是至少一个。
第一缓冲层11可以采用有机材料，例如环氧树脂、聚酰亚胺(Polyimide)、BT树脂(Bismaleimide Triazine Resin)等，也可以采用无机材料，例如二氧化硅(石英)、玻璃等。
在一些可选的实施方式中，第一缓冲层11的径向截面可以为半圆形、长方形、正方形、梯形、三角形中的任意一种。
半导体封装结构100通过在第一表面与第一封装层12之间设置第一缓冲层11，第一缓冲层11的CTE大于第一封装材12b的CTE或者第一缓冲层11的CTE小于第一封装层12的CTE，其中第一封装层12的CTE可以是第一电子组件12a与第一封装材12b综合的等效CTE，可以减少因为线路基板10的CTE大于第一封装层12的CTE而导致半导体封装结构100的CTE不匹配的程度。
在发生温度变化的情况下，可能会导致半导体封装结构100的各组件的体积发生膨胀或收缩，产生变形。例如在降温过程中或者在室温下，若第一封装材12b的CTE小于线路基板10的CTE时，半导体封装结构100(不包含第一缓冲层11)周围会相对于中心轴而往下翘曲，此时可通过在第一表面与第一封装层12之间设置第一缓冲层11，提高了半导体封装结构100的CTE匹配的程度，使得半导体封装结构100的各组件的变形量匹配、应力平衡，进而减少半导体封装结构100可能产生的翘曲程度。
继续参考图2，相对于图1的半导体封装结构100，图2示出了一种半导体双面封装结构，半导体封装结构200还可以包括：第二封装层13。其中，第二封装层13可以设置于第二表面，包括第二电子组件13a和第二封装材13b。其中，第一封装层12的CTE可以小于第二封装层13的CTE。
第二封装材13b可以是有机材料，例如环氧树脂、聚酰亚胺、BT树脂等。第一封装材12b和第二封装层13可以是相同的。
第二电子组件13a可以是有源组件，例如芯片等，也可以是无源组件，例如电容器、电感器、电阻器等。这里，第二电子组件13a可以是至少一个。第一电子组件12a和第二电子组件13a可以是不同的。
半导体封装结构200通过在第一表面与第一封装层12之间设置第一缓冲层11，可以减少因为第一封装层12的CTE小于第二封装层13的CTE而导致半导体封装结构200的CTE不匹配的程度。
在发生温度变化的情况下，可能会导致半导体封装结构200的各组件的体积发生膨胀或收缩，产生变形，半导体封装结构200通过在第一表面与第一封装层12之间设置第一缓冲层11，提高了半导体封装结构200的CTE匹配的程度，使得半导体封装结构200的各组件的变形量匹配、应力平衡，进而减少半导体封装结构200可能产生的翘曲程度。
继续参考图3A，相对于图2的半导体封装结构200，半导体封装结构300还可以包括：第二缓冲层14。其中，线路基板10还可以具有与第一表面相邻的第三表面、第四表面、第五表面以及第六表面。第二缓冲层14，可以设置于第二表面与第二封装层13之间，且可以延伸至第三表面、第四表面、第五表面以及第六表面，其中，第二缓冲层14的CTE可以为负值。
第二缓冲层14可以采用CTE为负值的材料，例如可以是CTE为负值的复合材料、结构材料。可以将CTE为负值的材料(例如石墨烯-8ppm/C～-10ppm/C)制作成纤维，然后按照预设比例混入至CTE值较低的材料中(例如PET:2ppm/C～4ppm/C、PVC:3ppm/C～5ppm/C)，即可制备出CTE为负值的复合材料。还可以将可形成多孔性结构材料(例如ZrW2O8:-5ppm/C～-9ppm/C或BNFO(e.g.BiNi1-xFexO3)制成纳米颗粒，然后溶于有机溶剂并后涂布于对象表面后以低温烧结成形，即可制备出CTE为负值的结构材料。
在一些可选的实施方式中，第二缓冲层14的径向截面可以为半圆形、长方形、正方形、梯形、三角形中的任意一种。
半导体封装结构300通过在第二表面与第二封装层13之间设置第二缓冲层14，可以进一步减少因为第一封装层12的CTE小于第二封装层13的CTE而导致半导体封装结构300的CTE不匹配的程度。
在发生温度变化的情况下，可能会导致半导体封装结构300的各组件的体积发生膨胀或收缩，产生变形，半导体封装结构300通过在第二表面与第二封装层13之间设置第二缓冲层14，提高了半导体封装结构300的CTE匹配的程度，使得半导体封装结构300的各组件的变形量匹配、应力平衡，进而减少半导体封装结构300可能产生的翘曲程度。
请参考图3B，图3B是图3A实施例中第一缓冲层和第二缓冲层的可选实施方式的结构示意图。如图3B所示，在一些可选的实施方式中，第二缓冲层14可以设置在相对于第一缓冲层11更靠近线路基板10的边缘，更能减少半导体封装结构300产生的翘曲程度。
在一些可选的实施方式中，第二缓冲层14的侧表面可以与半导体封装结构300的第三表面、第四表面、第五表面及第六表面中至少一个表面实质切齐或实质共平面，在下视图中，第二缓冲层14与半导体封装结构300的第三表面、第四表面、第五表面及第六表面共平面。这里，共平面可以是实质切齐或实质共平面。
如图3B所示，在一些可选的实施方式中，第一缓冲层11与第二缓冲层14可以是环状(ring)设计，可以是封闭环状或是数个间隔设置。
继续参考图4，相对于图3A的半导体封装结构300，半导体封装结构400中的第一缓冲层11可以嵌入至线路基板10和第一封装材12b之中。
在一些可选的实施方式中，第一缓冲层11嵌入至线路基板10的部分的体积小于等于第一缓冲层11嵌入至第一封装材12b的部分的体积。由于线路基板10的热膨胀系数CTE可以大于第一封装层12的CTE，因此第一缓冲层11嵌入至线路基板10的部分的体积小于等于第一缓冲层11嵌入至第一封装材12b的部分的体积，能够更好的平衡第一表面的变形程度。
在一些可选的实施方式中，第一缓冲层11嵌入至线路基板10的部分的高度小于等于第一缓冲层11嵌入至第一封装材12b的部分的高度。
半导体封装结构400通过将第一缓冲层11嵌入于线路基板10和第一封装材12b之中，可以进一步增强线路基板10和第一封装层12之间的粘合程度，除了抵抗翘曲之外，并且能够缓冲第一封装材12b与线路基板10之间的接口因半导体封装结构400的翘曲而产生的剪切力。
继续参考图5，相对于图4的半导体封装结构400，半导体封装结构500中的第二缓冲层14可以嵌入至线路基板10和第二封装材13b之中。
在一些可选的实施方式中，第二缓冲层14嵌入至线路基板10的部分的体积小于等于第二缓冲层14嵌入至第二封装材13b的部分的体积。由于线路基板10的热膨胀系数CTE可以小于第二封装层13的CTE，并且第二缓冲层14的CTE为负值，因此第二缓冲层14嵌入至线路基板10的部分的体积小于等于第二缓冲层14嵌入至第二封装材13b的部分的体积，能够更好的平衡第二表面的变形程度。
在一些可选的实施方式中，第二缓冲层14嵌入至线路基板10的部分的高度小于等于第二缓冲层14嵌入至第二封装材13b的部分的高度。
半导体封装结构500通过将第二缓冲层14嵌入于线路基板10和第二封装材13b之中，可以进一步增强线路基板10和第二封装层13之间的粘合程度，并且能够提供剪切力抵抗翘曲，进而进一步减少半导体封装结构500可能产生的翘曲程度，并且可以进一步避免各组件之间(例如第二封装材13b与线路基板10之间)的界面产生分层。
继续参考图6，相对于图5的半导体封装结构500，半导体封装结构600还可以包括：第一线路层15和第二线路层16。其中，第一线路层15，设置于第一封装层12；第二线路层16，设置于第二封装层13。
在一些可选的实施方式中，半导体封装结构600还可以包括导电连接件17。导电连接件17设置于第一表面。导电连接件17例如可以是焊球。
在一些可选的实施方式中，第一封装材12b可以覆盖导电连接件17，且曝露导电连接件17的一部分用以对外连接。
在一些可选的实施方式中，第一封装材12b可以不覆盖导电连接件17，即第一封装材12b曝露线路基板10的第一表面的一部分。
在一些可选的实施方式中，第一封装材12b可以不覆盖第一缓冲层11，且与导电连接件17相邻。
半导体封装结构600通过设置第一线路层15、第二线路层16以及导电连接件17，实现与其他外部装置的连接。
在一些可选的实施方式中，第一线路层15、第二线路层16可以是天线图案(pattern)。藉由第一缓冲层11与第二缓冲层14减少半导体封装结构600的翘曲程度，而不影响天线pattern默认的电磁波(电场)辐射方向。
图7A到图7N是图6实施例的半导体封装结构的制造过程中的结构示意图。为了更好地理解本公开的各方面，已简化各图。
请参考图7A，提供线路基板10。其中，线路基板10具有第一表面以及与第一表面相对的第二表面。例如，线路基板10可以是重新布线层，可以设置通孔、埋孔或盲孔实现各导电迹线的连接，以形成线路基板10。
请参考图7B，在第一表面钻孔以形成第一凹腔18。可以采用各种工艺在第一表面钻孔以形成第一凹腔18。例如，可以通过激光钻孔或光刻等工艺形成第一凹腔18。
请参考图7C，在第二表面钻孔以形成第二凹腔19。可以采用各种工艺在第二表面钻孔以形成第二凹腔19。例如，可以通过激光钻孔或光刻等工艺形成第二凹腔19。
请参考图7D，在第一凹腔18形成第一缓冲层11。可以采用各种工艺在第一凹腔18形成第一缓冲层11。例如可以通过注射成型形成第一缓冲层11。
请参考图7E，在第二凹腔19形成第二缓冲层14。可以采用各种工艺在第二凹腔19形成第二缓冲层14。例如可以通过注射成型形成第二缓冲层14。
请参考图7F，在第一表面放置第一电子组件12a以及将第一电子组件12a与线路基板10电连接。
在一些可选的实施方式中，可以先在第一表面放置第一电子组件12a以及将第一电子组件12a与线路基板10电连接，之后再于第一凹腔18形成第一缓冲层11。如此，可以避免取放(pick&place)第一电子组件12a时因制程误差而使第一电子组件12a有撞击第一缓冲层11的风险。
请参考图7G，在第一表面注入第一封装材12b，覆盖第一电子组件12a以形成第一封装层12。可以采用各种工艺在第一表面注入第一封装材12b，覆盖第一电子组件12a以形成第一封装层12。例如可以在第一表面放置第一模具，将第一封装材12b填充第一模具与第一表面所形成的空间，以形成第一封装层12，以及移除第一模具。
请参考图7H，在第二表面放置第二电子组件13a以及将第二电子组件13a与线路基板10电连接。
在一些可选的实施方式中，可以先在第二表面放置第二电子组件13a以及将第二电子组件13a与线路基板10电连接，之后再于第二凹腔19形成第二缓冲层14。如此，可以避免取放(pick&place)第二电子组件13a时因制程误差而使第二电子组件13a有撞击第二缓冲层14的风险。
请参考图7I，在第二表面注入第二封装材13b，覆盖第二电子组件13a以形成第一封装层12。可以采用各种工艺在第二表面注入第二封装材13b，覆盖第二电子组件13a以形成第二封装层13。例如可以在第二表面放置第二模具，将第二封装材13b填充第二模具与第二表面所形成的空间，以形成第二封装层13，以及移除第二模具。
请参考图7J，在第一封装层12钻孔以形成第一通孔20。可以采用各种工艺在第一封装层12钻孔以形成第一通孔20。例如，可以通过激光钻孔或光刻等工艺形成第一通孔20。
请参考图7K，在第二封装层13钻孔以形成第二通孔21。可以采用各种工艺在第二封装层13钻孔以形成第二通孔21。例如，可以通过激光钻孔或光刻等工艺形成第二通孔21。
请参考图7L，在第一封装层12镀覆金属以填充第一通孔20，并形成第一线路层15。例如，可以采用各种工艺在第一封装层12镀覆金属以填充第一通孔20，并形成第一线路层15。具体地，在第一封装层12镀覆金属以填充第一沟槽并形成第一金属层，将第一光阻层层压在第一金属层，以及在第一光阻层上放置第一掩模，进行曝光、显影、刻蚀以去光阻处理，以形成第一线路层15。
请参考图7M，在第二封装层13镀覆金属以填充第二通孔21，并形成第二线路层16。例如，可以采用各种工艺在第二封装层13镀覆金属以填充第二通孔21，并形成第二线路层16。具体地，在第二封装层13镀覆金属以填充第二沟槽并形成第二金属层，将第二光阻层层压在第二金属层，以及在第二光阻层上放置第二掩模，进行曝光、显影、刻蚀以去光阻处理，以形成第二线路层16。
请参考图7N，将导电连接件17电连接至线路基板10的电接触点。
在一些可选的实施方式中，系可先对线路基板10的第二表面放置第二电子组件13a、在第二凹腔19形成第二缓冲层14以及注入第二封装材13b步骤之后，再对对线路基板10的第一表面放置第一电子组件12a、在第一凹腔18形成第一缓冲层11以及注入第一封装材12b，如此，由于第二封装材13b完全覆盖线路基板10的第二表面，第二封装材13b的下表面为一连续平面，使第二封装材13b可作为对线路基板10的第一表面进行封装制程时的载体(carrier)，有助于提升放置第一电子组件12a、形成第一缓冲层11以及注入第一封装材12b等步骤的制程良率。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。
Claims (10)
1.一种半导体封装结构，包括：
线路基板，具有第一表面以及与所述第一表面相对的第二表面；
第一封装层，设置于所述第一表面，包括第一电子组件和第一封装材；
第一缓冲层，设置于所述第一表面与所述第一封装层之间；
其中，所述线路基板的热膨胀系数CTE大于所述第一封装层的CTE，所述第一缓冲层的CTE大于所述第一封装材的CTE。
2.根据权利要求1所述的半导体封装结构，其中，还包括：
第二封装层，设置于所述第二表面，包括第二电子组件和第二封装材，其中，所述第一封装层的CTE小于所述第二封装层的CTE。
3.根据权利要求2所述的半导体封装结构，还包括：
第二缓冲层，设置于所述第二表面与所述第二封装层之间，所述第二缓冲层的CTE为负值。
4.根据权利要求3所述的半导体封装结构，其中，所述第二缓冲层相对于所述第一缓冲层更靠近所述线路基板的边缘。
5.根据权利要求3所述的半导体封装结构，其中，所述线路基板还具有与所述第一表面相邻的第三表面、第四表面、第五表面以及第六表面，所述第二缓冲层与所述第三表面、所述第四表面、所述第五表面以及所述第六表面中至少一表面共平面。
6.根据权利要求3中任一项所述的半导体封装结构，其中，所述第一缓冲层嵌入至所述线路基板和所述第一封装材之中，且所述第一缓冲层嵌入至所述线路基板的部分的体积小于等于所述第一缓冲层嵌入至所述第一封装材的部分的体积。
7.根据权利要求3-6中任一项所述的半导体封装结构，其中，所述第二缓冲层嵌入至所述线路基板和所述第二封装材之中。
8.一种制造半导体封装结构的方法，包括：
提供线路基板，其中，所述线路基板具有第一表面以及与所述第一表面相对的第二表面；
在所述第一表面形成第一缓冲层；
在所述第一表面形成第一封装层，覆盖所述第一缓冲层；
在所述第二表面形成第二缓冲层，其中，所述第二缓冲层相对于所述第一缓冲层更靠近所述线路基板的边缘；
在所述第二表面形成第二封装层，覆盖所述第二缓冲层。
9.根据权利要求8所述的方法，其中，所述在所述第一表面形成第一缓冲层，包括：
在所述第一表面钻孔以形成第一凹腔；
在所述第一凹腔形成所述第一缓冲层，以使所述第一缓冲层嵌入至所述线路基板和所述第一封装材之中。
10.根据权利要求8或9所述的方法，其中，所述在所述第二表面形成第二缓冲层，包括：
在所述第二表面钻孔以形成第二凹腔；
在所述第二凹腔形成所述第二缓冲层，以使所述第二缓冲层嵌入至所述线路基板和所述第二封装材之中。
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