CN108962749B - 绝缘栅双极晶体管器件和半导体器件 - Google Patents

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Abstract

实施例涉及绝缘栅双极晶体管器件和半导体器件。一种绝缘栅双极晶体管器件包括半导体衬底，其包括绝缘栅双极晶体管结构的漂移区域。第一鳍结构从半导体衬底的漂移区域开始并且垂直于半导体衬底的主表面延伸。绝缘栅双极晶体管结构的第一栅极结构沿着第一鳍结构的至少一部分延伸。

Description

绝缘栅双极晶体管器件和半导体器件
本申请是申请日为2015年6月24日、申请号为201510354289.1、发明名称为“绝缘栅双极晶体管器件、半导体器件和用于形成所述器件的方法”的发明专利申请的分案申请。
技术领域
实施例涉及用于减小半导体器件的通态电阻的措施，并且特别涉及绝缘栅双极晶体管器件、半导体器件和用于形成绝缘栅双极晶体管器件或半导体器件的方法。
背景技术
功率半导体器件内的功率损耗主要由半导体器件的通态电阻引起。例如，通态电阻或绝缘栅双极晶体管的集电极与发射极之间的电压降的少量降低可以显著地降低器件的功率损耗。功率损耗的降低可以降低器件的发热并且可以增加半导体器件的耐久性或寿命周期。进一步地，可以降低归因于闩锁的损坏的风险。期望提供一种具有例如增加的耐久性或寿命周期和/或减小的功率损耗的半导体器件。
发明内容
需要提供一种具有增加的耐久性或寿命周期和/或减小的功率损耗的半导体器件。
这样的需要可以通过权利要求的主题来满足。
一些实施例涉及包括了半导体衬底、第一纳米线结构和第一栅极结构的绝缘栅双极晶体管器件。半导体衬底包括绝缘栅双极晶体管结构的漂移区域并且绝缘栅双极晶体管结构的第一纳米线结构被连接至漂移区域。进一步地，绝缘栅双极晶体管结构的第一栅极结构沿着第一纳米线结构的至少一部分延伸。
一些实施例涉及包括了场效应结构的半导体衬底、第一纳米线结构、第一栅极结构、第二纳米线结构和第二栅极结构的半导体器件。场效应结构的第一纳米线结构被连接至半导体衬底并且场效应结构的第一栅极结构沿着第一纳米线结构的至少一部分延伸。进一步地，场效应结构的第二纳米线结构被连接至半导体衬底并且场效应结构的第二栅极结构沿着第二纳米线结构的至少一部分延伸。半导体衬底的被连接至第一纳米线结构的至少一部分包括第一导电类型并且第一纳米线结构的至少一部分包括第一导电类型。进一步地，半导体衬底的被连接至第二纳米线结构的至少一部分包括第一导电类型并且第二纳米线结构的至少一部分包括第二导电类型。
另外的实施例涉及用于形成绝缘栅双极晶体管器件的方法。方法包括形成绝缘栅双极晶体管结构的被连接至半导体衬底的漂移区域的第一纳米线结构和形成绝缘栅双极晶体管结构的包围第一纳米线结构的至少一部分的第一栅极结构。
附图说明
将在下面只借助于示例并参照附图来描述设备和/或方法的一些实施例，其中：
图1示出绝缘栅双极晶体管器件的示意性截面；
图2示出绝缘栅双极晶体管器件的另一示意性截面；
图3示出两个纳米线结构的示意性三维图解；
图4示出被两个栅极结构包围的两个纳米线结构的示意性三维图解；
图5示出指出了通过绝缘栅双极晶体管器件的漂移区域的电压降、电子密度和空穴密度的图；
图6示出指出了在绝缘栅双极晶体管器件的切断期间栅极电压、集电极电压和集电极电流随时间变化的图；
图7中的A)示出具有水平纳米线结构的绝缘栅双极晶体管器件的示意性顶视图；
图7中的B)示出沿着图7中的A)中示出的器件的栅极指截取的示意性截面；
图7中的C)示出沿着图7中的A)中示出的器件的n线的示意性截面；
图8示出半导体器件的示意性截面；以及
图9示出用于形成绝缘栅双极晶体管器件的方法的流程图。
具体实施方式
现在将参照图示出一些示例实施例的附图更加详细地描述各种示例实施例。图中，线、层和/或区的厚度可能为了清楚而被夸大。
因此，虽然示例实施例能够有各种修改和备选形式，但图中借助于示例示出了其实施例并且将在本文中对其进行详细描述。然而应该理解的是，没有意在将示例实施例限制为所公开的具体形式，而是与此相反，示例实施例意在涵盖落入公开的范围内的所有修改、等同替换和备选方案。相同的附图标记遍及附图的描述指代相同或相似的元件。
应该理解的是，当元件被称为被“连接”或“耦合”至另一元件时，可以直接连接或耦合至另一元件或者可以存在中间元件。相比之下，当元件被称为被“直接连接”或“直接耦合”至另一元件时，不存在有中间元件。用于描述元件之间的关系的其他用词应该以相同方式解释(例如，“之间”对“直接之间”，“邻近”对“直接邻近”，等等)。
这里使用的术语只是为了描述具体实施例的目的，并且不意在作为示例实施例的限制。如本文所使用的，单数形式“一”“一个”和“该”意在也包括复数形式，除非在上下文中以其他方式清楚地指出。应该进一步理解的是，当在本文中使用时，术语“包含”、“包含了”、“包括”和/或“包括了”指定所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、操作部件和/或其组的存在或附加。
除非另有限定，否则本文使用的所有术语(包括了技术和科学术语)都具有与示例实施例所属领域的普通技术人员通常所理解的相同的含义。应该进一步理解的是，术语，例如常用字典中所限定的那些，应该被解释为具有与它们在相关技术领域的上下文中的含义一致的含义，并且将不会以理想化或过于正式的意义来解释，除非本文明确地如此限定。
图1示出根据实施例的绝缘栅双极晶体管器件100或绝缘栅双极晶体管器件的一部分的示意性截面。绝缘栅双极晶体管器件100包括半导体衬底，该半导体衬底包括绝缘栅双极晶体管结构的漂移区域112。进一步地，绝缘栅双极晶体管器件100包括(第一)纳米线结构120和(第一)栅极结构130。绝缘栅双极晶体管结构的(第一)纳米线结构120被连接至漂移区域112。进一步地，绝缘栅双极晶体管结构的(第一)栅极结构130沿着(第一)纳米线结构120的至少一部分延伸。
归因于具有对应的栅极结构的纳米线结构的实施，绝缘栅双极晶体管结构可以由控制通过纳米线的基本上单极电流的栅极结构来控制。例如，对于n沟道绝缘栅双极晶体管结构来说，在绝缘栅双极晶体管结构的通态时，基本上只有电子能够通过纳米线结构。归因于通过纳米线结构基本上单极电流流动，可以显著地降低绝缘栅双极晶体管结构的通态电阻。进一步地，可以显著地降低不期望的闩锁的发生。以该方式，可以降低功率损耗和/或可以增加绝缘栅双极晶体管器件的耐久性或寿命周期。
绝缘栅双极晶体管结构的漂移区域112是绝缘栅双极晶体管结构的将绝缘栅双极晶体管结构的发射极部分和集电极部分分开的部分。例如，绝缘栅双极晶体管结构的发射极部分可以由第一纳米线结构120和第一栅极结构130来实现。此外，半导体衬底可以包括集电极区域114(例如，位于半导体衬底的背面处)，该集电极区域114包括不同于漂移区域112的导电类型(例如，p或n)的导电类型(例如，n或p)。
例如，漂移区域112可以是半导体衬底的位于半导体衬底的正面处的区域(例如，包括了用于n沟道IGBT的n掺杂)并且集电极区域可以由位于半导体衬底的背面处的层(例如，包括了用于n沟道IGBT的p掺杂)来实现。
半导体衬底的主表面或正面表面可以是半导体衬底的朝向半导体表面顶上的金属层、绝缘层和/或钝化层的半导体表面。与半导体衬底的基本垂直的边缘(例如，由于将半导体衬底与其他分开而产生)相比，半导体衬底的主表面可以是横向延伸的基本水平的表面。半导体衬底的主表面可以是基本平坦的平面(例如，忽略归因于制造工艺或沟槽的半导体结构的不均匀性)。换言之，半导体衬底的主表面可以是半导体材料与半导体衬底顶上的绝缘层、金属层或钝化层之间的界面。
可选地，场停止区域(a field-stop region)可以布置在漂移区域112与集电极区域114之间。场停止区域可以包括比漂移区域112(例如，n-)高的掺杂浓度(例如，n+)。
第一纳米线结构120可以是包括至少在一个方向上低于1μm的尺寸的半导体结构。第一纳米线结构120可以从半导体衬底的漂移区域112延伸至绝缘栅双极晶体管结构的金属接触或金属层(例如，发射极金属结构)。换言之，第一纳米线结构可以从半导体衬底的主表面朝向金属层或金属接触垂直延伸。在绝缘栅双极晶体管结构的通态时，电流(例如，发射极电流)可以例如从金属接触流至漂移区域112，反之亦然。第一纳米线结构120可以包括大体圆形形状、三角形形状、正方形形状或矩形形状的截面(例如，正交于通过纳米线结构的电流流动方向的截面)。如果第一纳米线结构120可以包括具有在一个方向上比在另一正交方向(例如，其可以是低于1μm的方向)上显著大(例如，大10倍以上、大50倍以上或者大100倍以上)的延伸的大体矩形截面，则鳍型纳米线结构也可以是可能的。
例如，第一纳米线结构120可以包括小于200nm(或者小于100nm、小于50nm或小于20nm，例如，15nm、30nm、20nm或10nm)的在第一栅极结构130的区域内(例如，栅极结构沿着其延伸的、纳米线结构的一部分)的最小尺寸(例如，大体圆形形状结构的直径或矩形形状结构的较小尺寸)。进一步地，第一纳米线结构120可以包括在30nm与50μm之间(或者在30nm与5μm之间或50nm与1μm之间或100nm与500nm之间，例如，15nm、100nm、200nm、500nm或1μm)的在第一栅极结构130的区域内(例如，栅极结构沿着其延伸的、纳米线结构的一部分)的长度(例如，平行于通过纳米线结构的电流流动方向)。第一纳米线结构120可以例如通过在自下而上途径中的外延生长(例如，气-液-固技术)或者通过光刻和刻蚀来形成。
第一纳米线结构120可以直接从半导体衬底的漂移区域112开始(例如，对于正交于半导体衬底的主表面延伸的垂直纳米线结构)，或者可以被电连接至漂移区域112(例如，对于如图7中的A)至C)所示的水平纳米线结构)。
绝缘栅双极晶体管结构可以是提供绝缘栅双极晶体管的功能的结构。绝缘栅双极晶体管结构可以例如与其他绝缘栅双极晶体管结构共享背面集电极区域114和/或漂移区域112。进一步地，绝缘栅双极晶体管结构可以包括具有对应的第一栅极结构的一个或多个第一纳米线结构。例如，绝缘栅双极晶体管结构可以包括用于在绝缘栅双极晶体管结构的关断期间从漂移区排出空穴的结构。
绝缘栅双极晶体管器件100可以例如通过能够形成所提到的结构的任何半导体工艺技术来实现。换言之，绝缘栅双极晶体管器件100的半导体衬底可以是例如基于硅的半导体衬底、基于碳化硅的半导体衬底、基于砷化镓的半导体衬底或基于氮化镓的半导体衬底。半导体衬底可以是例如SOI(绝缘体上硅)衬底、SON(悬空硅)衬底，或者可以通过外延层来实现。
第一栅极结构130(例如，多晶硅或金属)可以通过栅极绝缘层132与第一纳米线结构120电绝缘。第一栅极结构130沿着第一纳米线结构120的至少一部分延伸。施加至第一栅极结构130的电压VG影响纳米线结构120内的导电沟道，使得形成场效应结构。第一栅极结构130可以只在一侧处、在两侧处(例如，鳍型纳米线结构的相对侧)沿着第一纳米线结构120延伸，或者可以(完全)包围第一纳米线结构120的一部分(例如，如图4所示)。
归因于第一纳米线结构120的至少一个方向上的小尺寸，施加至第一栅极结构130的电压可以对纳米线结构内的电荷载流子具有大的影响。以该方式，基本上完全的体反型(volume inversion)也可以是例如通过形成小的纳米线结构和/或具有小的有效电厚度的栅极结构和/或通过将对应的电压施加至第一栅极结构130而可获得的。
例如，栅极绝缘层132可以包括例如在0.5nm与100nm(或20nm)之间的有效电厚度(例如，氧化硅层的厚度，或者具有较大厚度但具有与具有对应的厚度的二氧化硅相同影响的高k电介质的厚度)。
第一纳米线结构120被连接(例如，直接地或通过导电材料电连接)至漂移区域112并且可以被连接或可连接至发射极电压VE(例如，通过可连接至外部电压源的焊盘)。相似地，集电极区域114可以被连接或可连接至集电极电压VC(例如，通过焊盘或背面电极连接至外部电压源或接地)。进一步地，第一栅极结构130例如被连接或可连接至配置成将栅极电压提供至第一栅极结构130的栅极电压源VG(例如，通过内部布线连接至内部电压源，或通过器件的焊盘连接至外部电压源)。例如，内部或外部栅极电压源可以将第一电压(例如，导致第一期望的栅极-发射极电压)提供至第一栅极结构130以驱动绝缘栅双极晶体管结构处于通态(例如最大或额定电流的状态)，并且将第二电压提供至第一栅极结构130以驱动绝缘栅双极晶体管结构处于断态。
第一纳米线结构120内的掺杂浓度和导电类型可以影响待施加至第一栅极结构130以驱动绝缘栅双极晶体管结构从通态到断态或从断态到通态的截止电压。
例如，第一纳米线结构120可以遍及全部纳米线结构包括与漂移区域112相同的导电类型。在该情况中，例如如果栅极-发射极电压VGE等于0，则第一纳米线结构120可以是自导通结构。对于n沟道IGBT结构，负栅极-发射极电压可以被施加用于驱动绝缘栅双极晶体管结构成为断态。
第一纳米线结构120可以包括与漂移区域112相似的掺杂浓度，或者可以包括显著较高的掺杂浓度。换言之，绝缘栅双极晶体管结构的至少漂移区域112可以包括具有第一平均掺杂浓度(例如，1×1012至1×1015)的第一导电类型(例如，对于n沟道IGBT，n掺杂)，并且第一纳米线结构120的至少一部分可以包括具有第二平均掺杂浓度(例如，1×1017至1×1021)的第一导电类型。平均掺杂浓度可以是感兴趣的区域内平均的单位体积掺杂剂的数量。例如，第二平均掺杂浓度可以大于第一平均掺杂浓度的两倍(或者大于10倍或大于100倍)。以该方式，归因于第一纳米线结构120的至少一部分内的高掺杂浓度，可以降低少数电荷载流子(例如，对于n沟道IGBT，空穴)的电流。
可选地，包括第二导电类型(例如，对于n沟道IGBT，p掺杂)的附加区域可以形成在第一纳米线结构120的待由第一栅极结构130控制的一部分(第一栅极结构沿其延伸的、第一纳米线结构的一部分)内。换言之，第一纳米线结构120的至少一部分可以包括布置在漂移区域112与第一纳米线结构120的包括第一导电类型的一部分之间的具有第三平均掺杂浓度的第二导电类型(例如，图2所示)。以该方式，例如，如果栅极-发射极电压等于0，则绝缘栅双极晶体管结构的截止电压或阈值电压可以被影响使得绝缘栅双极晶体管结构处于断态。
例如，第二平均掺杂浓度大于第三平均掺杂浓度(例如，1012至1014)的两倍(或者大于10倍或大于100倍)。
例如，第一纳米线结构120的掺杂剂分布和/或尺寸形成可以选择成，使得：在绝缘栅双极晶体管结构的通态时，可以由第一电荷载流子类型(例如，对于n沟道IGBT结构，电子)的带电载流子引起的通过第一纳米线结构120的电流的电流强度可以比由第二电荷载流子类型(例如，对于n沟道IGBT结构，空穴)的电荷载流子引起的通过第一纳米线结构120的电流大至少10倍(或者100倍或500倍或1000倍)。这样的电连接可以例如视作单极。以该方式，可以显著地降低绝缘栅双极晶体管结构的通态电阻。
为了在关断期间使电荷载流子限制的减少加速或者使漂移区域112内的电子-空穴等离子体耗尽，可以关于漂移区域112形成第二纳米线结构。例如根据关于第一纳米线结构120所提到的可能，绝缘栅双极晶体管结构的第二纳米线结构120可以包括大小和/或可以被形成。
进一步地，第二栅极结构可以沿着第二纳米线结构的至少一部分延伸来实现(例如，图2所示)。通过第二纳米线结构的电流例如可以与通过第一栅极结构130控制通过第一纳米线结构120的电流相似，是可通过施加至第二栅极结构的电压来控制的。
例如，如果绝缘栅双极晶体管结构的至少漂移区域112包括第一导电类型，则第二纳米线结构的至少一部分包括第二导电类型。以该方式，可以在漂移区域112与第二纳米线结构130的包括第二导电类型的部分之间形成pn结。以该方式，可以提供用于与流过第一纳米线结构的电荷载流子相反的载流子类型的电荷载流子的单极电流路径(例如，对于n沟道IGBT，通过第一纳米线结构的电子和通过第二纳米线结构的空穴)。
漂移区域112和第一纳米线结构120的至少一部分可以包括第一导电类型(例如，n或p)，并且第二纳米线结构的至少一部分可以包括第二导电类型(例如，p或n)。第一导电类型可以指示出p掺杂(例如，通过并入铝离子或硼离子而引起)或n掺杂(例如，通过并入氮离子、磷离子或砷离子而引起)。因此，第二导电类型指示出相反的n掺杂或p掺杂。换言之，第一导电类型可以指示出p掺杂并且第二导电类型可以指示出n掺杂，反之亦然。
例如，在绝缘栅双极晶体管结构的通态时通过IGBT结构的基本上全部电流可以流过一个或多个第一纳米线结构120(例如，超过90％、超过95％或超过99％)，而一个或多个第二纳米线结构可以通过将合适的电压施加至一个或多个第二栅极结构230而被保持在非导通状态。在切断期间，例如流过一个或多个第一纳米线结构120的电流可以通过施加至一个或多个第一栅极结构130的合适的电压被截止，而相反电荷载流子类型(例如，对于n沟道IGBT，空穴)的电流通过将合适的电压施加至第二栅极结构230而使得能够流过一个或多个纳米线结构。以该方式，可以使切断期间漂移区域112内的电子-空穴等离子体的减少或耗尽加速。以该方式，可以改善IGBT结构的切断的柔和性(softness)和能量损耗。因此，可以增加器件的耐久性和/或寿命周期。
图2中示出包括至少两个纳米线结构的绝缘栅双极晶体管器件200的实施例。绝缘栅双极晶体管器件200(纳米线IGBT)的实施方式与图1中的实施方式相似，但至少包括如上所述的附加第二纳米线结构220和第二栅极结构230。
例如，第一栅极结构130和第二栅极结构230可以被连接或可连接至配置成将第一栅极电压提供至第一栅极结构130并将第二栅极电压提供至第二栅极结构230的至少一个栅极电压源模块(例如，用于两者的公共内部或外部源，或者用于每一个的分开的内部源或外部源)。第一栅极电压和第二栅极电压可以相同。例如，第一栅极结构130和第二栅极结构230可以被短路。备选地，第一栅极电压和第二栅极电压可以是可彼此独立地选择的。以该方式，通过第二纳米线结构220的沟道可以是独立于通过第一纳米线结构120的沟道可控的。
例如，第一纳米线结构120与第二纳米线结构220之间的距离可以在30nm与50μm之间(或在50nm与1μm之间)。可选地，多个第一纳米线结构和/或多个第二纳米线结构可以一起实现一个或多个绝缘栅双极晶体管结构。用于实现一个绝缘栅双极晶体管结构的纳米线结构的数量和/或第二纳米线结构的数量例如可以根据绝缘栅双极晶体管器件的期望的最大电流来选择。
绝缘栅双极晶体管结构可以包括纳米线结构的一个或多个相同或不同的基本单元。纳米线结构的基本单元可以包括：与彼此具有指定距离的，指定数量(例如，1、2、3、4或更多)的指定形状、掺杂分布、掺杂浓度和/或氧化物厚度(栅极结构与纳米线结构之间)的第一纳米线结构和指定数量(例如，1、2、3、4或更多)的指定形状、掺杂分布、掺杂浓度和/或氧化物厚度(栅极结构与纳米线结构之间)的第二纳米线结构。不同的基本单元可以包括不同数量的第一纳米线结构、不同数量的第二纳米线结构、纳米线结构之间的不同的距离和/或不同形状、掺杂分布、掺杂浓度和/或氧化物厚度的纳米线结构。绝缘栅双极晶体管结构可以只包括纳米线结构的相同的基本单元或者可以包括纳米线结构的不同的基本单元。例如，绝缘栅双极晶体管结构可以包括在半导体衬底的第一区域内(例如，在绝缘栅双极晶体管器件的单元区域内)的第一基本单元类型和在半导体衬底的第二区域内的不同的第二基本单元类型。例如，第一基本单元类型可以包括比第二基本单元类型高的纳米线结构密度(例如，单位面积的纳米线结构)。例如，这样的基本单元可以通过图8中示出的半导体器件的场效应结构来实现。
例如，第一纳米线结构120和第二纳米线结构220可以通过发射极金属结构(例如，铝或铜)而被短路。发射极金属结构可以例如由绝缘栅双极晶体管器件的层堆叠的金属层的一部分实现。纳米线结构的与发射极金属结构接触的端部可以是高度掺杂区域(例如，高于1018/cm3)。以该方式，可以在纳米线结构与发射极金属结构之间形成欧姆接触。备选地，纳米线结构的与发射极金属结构接触的端部可以是较低掺杂区域(例如，低于1018/cm3)。以该方式，可以在纳米线结构与发射极金属结构之间形成肖特基接触。肖特基接触可以进一步降低通过相应的纳米结构的少数电荷载流子的电流。为了进一步改善肖特基接触，有利于n或p型接触的不同的金属可以用于相应的接触类型(例如，用于p型的Al，用于n型的Er)。
在图2中示出的示例中，漂移区域112、第一纳米线结构120和第二纳米线结构220包括如上文所提到的平均掺杂浓度。第一纳米线结构120包括与漂移区域112接触的第一部分，该第一部分包括与漂移区域112相同的第一导电类型和基本上相同的第一平均掺杂浓度(例如，1×1012至1×1014)并且从漂移区域112延伸至第一纳米线结构120的第二部分。第一纳米线结构120的第二部分218包括第二导电类型，使得朝向第一纳米线结构120的第一部分形成第一pn结216，并且朝向第一纳米线结构120的包括第一导电类型的第三部分形成第二pn结214。第一纳米线结构120的第二部分包括第三掺杂浓度(例如，1×1017至1×1021)并且第一纳米线结构120的第三部分包括第二掺杂浓度(例如，1×1017至1×1021)。第一纳米线结构120的第二部分位于第一纳米线结构120沿着其延伸的、第一栅极结构130的区域内。第二纳米线结构220包括第二导电类型并且朝向漂移区域112形成pn结222。pn结222例如位于第二栅极结构230沿着其延伸的、第二纳米线结构220的区域外侧。备选地，pn结222可以位于线内侧(在栅极结构沿着其延伸的纳米线的部分内，或者在栅极结构沿着其延伸的纳米线的部分的上方或下方)。漂移区域112和栅极结构例如通过绝缘层240(例如，氧化硅)与其他导电结构绝缘。
图2中示出的示例可以包括对应于关于所提出的构思提到的一个或多个方面或对应于以上或以下描述的一个或多个实施例(例如，图1)的一个或多个可选的附加特征。
图2示出例如通过所提出的纳米线结构的2D截取的示例。n线在左边，p线在右边。两个线都被栅极绝缘体和栅极包围。
所提出的3D结构(参见图2、图3和图4)例如可以容易地达到硅通态限制和/或可以具有降低的电容和改善的闩锁鲁棒性。一个方面是具有体漂移区域的两个纳米线阵列-MOSFET的组合。纳米线阵列中的一个用作p-MOSFET而另一个用作n-MOSFET。各纳米线阵列可以基本上只容纳用于一个载流子类型的电流，即或者电子或者空穴。模拟(例如，图3和图4)中的纳米线的长度为100nm，直径为10nm并且包围的氧化物厚度为5nm。纳米线的距离例如在150nm的范围内。在该示例中，栅极处于多晶硅环栅(gate-all-around)配置，并且多晶硅厚度为50nm。包括一个n线和一个p线的基本单元大小可以例如是1μm×1μm。
在通态时空穴的导电可以几乎完全被抑制，使得例如可以获得良好或最佳的等离子体分布。VCE(sat)例如可以从对于参考沟槽IGBT的约1.7V下降至具有相似或完全相同的垂直结构的纳米线IGBT中的约0.9V(参见图5)。线中的电压降可以低于1mV，在漂移区中电压降可以是0.2V并且pn结可以由0.7V的电压降占主导。
例如，对于单个栅极配置，在关断期间，n线中的n沟道被关断，而p线中的p沟道同时被接通。因此，例如通过p线的空穴电流使得能够去除等离子体，并且归因于因薄栅极介质而产生的良好静电，闩锁可以是几乎不可能的。在纳米线IGBT中，闩锁可以取决于由栅极控制的线电势，而不是取决于pn结。在这样的小纳米线中该电势可以被非常好地控制，因为它们可以利用体反型的效应。例如，因为量子化效应，对于电子或空穴的电势最小值分别可以从绝缘体界面移动至线的中央，因此使对迁移率不利的表面效应最小化。例如由于n线中的p区域的线电势可以由栅极如此好地固定，所以甚至在n线中流动的假设的大的空穴电流也不能使该结正向偏置。此外，体反型可以确保线用作取决于所施加的栅极电压的基本上纯单极器件。
例如，分开的n线和p线的构思也可以在较大直径的情况下工作，因为单极发射极在线顶端处接触。如果纳米线直径非常小，例如小于20nm，则线和接触电阻可能增加。这可以通过将附加的n线和p线添加至单位单元来补偿，直到电阻率如期望的一样小。
虽然在条状几何结构中小的氧化物厚度将导致大电容，但是纳米线的使用可以使总电容显著降低。这可以确保快速切换和低的切换损耗。在模拟中，可以在具有10nm的直径和5nm厚的包围栅极氧化物的100nm长的线中获得小于500nm的td(off)(切换时间)(例如，对于2D模拟，参见图6)。例如等离子体清扫时间可以与其他IGBT的清扫时间相似，因为它可以由不受使用纳米线影响的漂移区域中的等离子体前沿动力学(front dynamics)来支配。这可以暗示关断损耗是与参考沟槽IGBT可比的。例如在模拟中，沟槽IGBT可以具有22mJ的关断损耗，所提出的纳米线IGBT可以示出25mJ的损耗。因此，可以大大改善Eoff/Vcesat权衡。
可以通过使用用于n线和p线的分开的栅极驱动器而获得进一步的改善。例如如果空穴路径可以在n路径被关闭之前打开几个10ns，则等离子体在等离子体的实际清扫之前开始去饱和。这可以使得能够进一步降低切换损耗和时间。
图3示出可能的基本单元(只有硅)的3D概况的示例。纳米线紧密地布置在一起。
图4示出环栅布置的纳米线上的3D放大的示例。
图5示出对于所提出的纳米线IGBT的在通态时的电势分布和等离子体密度的示例。电子密度520和空穴密度530从半导体衬底的表面(0μm处的漂移区域与纳米线结构之间的界面)和p发射极(110μm处)减小。示出的电子准费米电势(e quasi Fermi Potential)指示出在漂移区域上的电压降。电压降由pn结(漂移区域与p发射极之间)占主导。
图6示出条形晶体管的2D模拟的切换行为的示例。在本文中，2D中的大的电容导致长的td(off)。例如在3D中，td(off)在3D线晶体管中被减小至500ns以下。
图7示出根据实施例的绝缘栅双极晶体管器件的示意性俯视图(没有绝缘体)和两个示意性截面(沿着栅极指截取和沿着n线截取)。图7中示出的绝缘栅双极晶体管器件的实施方式与图2中示出的实施方式相似。然而，纳米线结构水平地(大体平行于半导体衬底的表面)而不是垂直地布置。
第一纳米线结构720从连接至漂移区域112的第一过孔710延伸至连接至发射极金属750的第一发射极结构730。第一纳米线结构720的由栅极结构740包围的部分大体平行于漂移区域112的表面延伸。进一步地，第一纳米线结构720包括对应于图2中示出的第一纳米线结构的垂直掺杂分布的在水平方向上的掺杂分布。例如第一发射极结构730可以包括高n掺杂的硅(例如，高于1018/cm3)或由高n掺杂(例如，高于1018/cm3)的硅构成。
第二纳米线结构722从连接至漂移区域112的第二过孔712延伸至连接至发射极金属750的第二发射极结构732。第二纳米线结构720的由栅极结构740包围的部分大体平行于漂移区域112的表面延伸。进一步地，第二纳米线结构722包括对应于关于图2中示出的器件所提到的第二纳米线结构的垂直掺杂分布的在水平方向上的掺杂分布。例如第二发射极结构732可以包括高p掺杂的硅(例如，高于1018/cm3)或由高p掺杂(例如，高于1018/cm3)的硅构成。
第一纳米线结构720和第二纳米线结构722由通向漂移区域的过孔与发射极结构之间的公共栅极结构740包围或嵌入。备选地，第一纳米线结构720和第二纳米线结构722可以由独立的栅极结构包围或嵌入。
图7示出例如在单个栅极配置中的水平纳米线对的示意图。
图7中示出的示例可以包括对应于关于所提出的构思所提到的一个或多个方面或对应于以上或以下描述的一个或多个实施例(例如，图1或图2)的一个或多个可选的附加特征。
一些实施例涉及具有优异性能的双纳米线型IGBT。例如所公开的构思解决了可能对于下一代IGBT而言是重要的数个特征，即通态损耗的显著降低、即VCE(sat)降低而不增加动态损耗(Eoff)和/或大大改善的抵抗寄生闩锁的鲁棒性。
IGBT结构例如使用μm尺度的平面/沟槽单元或者大于100nm宽的沟槽台面单元。例如，独立于它们的尺寸的这样的单元不能获得最佳的VCE(sat)，因为沟槽底部处的电子-空穴-等离子体浓度受到通过台面逸出的空穴的限制。由于空穴路径可以提供在顶部单元中，所以电子和空穴路径被紧密地一起保持在台面内并且两者经由公共n/p顶部发射极接触离开器件。然而，电流路径的紧密相邻可以导致潜在的闩锁。
例如，IGBT中用于发射极侧等离子体浓度的硅限制可以是基于所提出的构思可达到的。如果该限制可以达到，则VCE(sat)可以是最佳的。使通态时发射极空穴电流消失的限制原理上也可以通过使用条状单元结构来达到。例如与根据所提出的构思的器件相比，条状单元结构因为薄的氧化物和大的沟道宽度而可以具有相对大的氧化物电容。
例如，提出使用即使关断时也以单极传输为特征的两个小直径纳米线MOSFET(金属氧化物半导体场效应晶体管)将电子电流与空穴电流分开。这可以使得能够在通态时阻断空穴电流，这可以导致优异的通态损耗并可以提供用于对漂移区域进行去饱和的低电阻路径。此外，可以通过用纳米线中的栅极控制的势垒替换常见的易于闩锁的pn结来防止闩锁。
例如，模拟(例如，图3和图4)中呈现的实施例使用了1μm×1μm大的基本单元大小，其中各单元包括两个纳米线。然而，如果有必要获得足够大的电流，则可以添加附加的n线和p线。对于给定芯片大小，单元大小可以确定每个芯片的线的数量并因此可以确定沟道宽度。因此，单位单元大小可以根据应用的需要来调整。这些纳米线中的一个纳米线可以用作n-MOSFET，另一个纳米线可以用作p-MOSFET。该行为可以通过实现至一个线的n型接触和至另一个线的p型接触来获得。线的典型长度可以在50nm与1μm之间，直径可以在5nm与100nm之间，其中体反型效应在硅中可以在30nm以下开始。两个纳米线之间的距离可以在50nm与1μm之间的范围内。线的晶体可以与可代表漂移区的体硅具有外延关系。对于1200V器件，漂移区可以具有约120μm的厚度和约5e13/cm3的基础掺杂。两个线可以由高质量的栅极绝缘体和栅极材料包围。栅极绝缘体可以具有在0.5nm与20nm之间的有效电厚度。两个栅极可以连接到一起或者分别接触。
在下述和上面也已经描述的内容中，针对结构的每个部分来阐述若干制作方法和变化。
例如，纳米线可以垂直布置或者水平布置(例如，参见图1或图7)。在垂直布置中，它们可以例如通过气-液-固技术以自下而上途径外延生长。为了获得规则的线布置，线可以使用例如利用了多孔氧化铝的“模版生长”技术来生长。另一途径是通过光刻和刻蚀来创建线。必要的小尺寸可以通过深UV光刻、纳米压印或直接光束光刻(例如，电子束)来获得。刻蚀可以是高度各向异性的，例如特殊RIE(ICP)(反应离子刻蚀电感耦合等离子体)工艺。在刻蚀之后，线的表面可以例如通过使用氢气退火而平滑化。另一选择可以以粗糙光刻开始并且使用氧化和刻蚀以降低硅的直径。例如在自上而下的情况中，n-MOSFET和p-MOSFET的形状不限于圆形纳米线。另外，例如较长的“鳍”型结构也是一种选择，只要总电容不增加太多。
两个不同的线类型的掺杂可以例如在线刻蚀之前或者之后借助结构化的掩模通过非常低的能量的离子注入或等离子体掺杂来完成。对于自下而上生长的线，另一选择是生长期间的原位掺杂。然而，两个连续的生长工艺可以是必要的，其中在第二生长工艺期间，例如通过氧化物层来保护第一组线不受附加的生长的影响。
在线的水平布置中，可以执行自上而下工艺，因为线的位置可以被更加容易地控制。然而，自下而上工艺也是可能的。起始衬底可以是具有BOX过孔(掩埋氧化物)的SOI(绝缘体上硅)衬底或者悬空硅衬底。线可以通过光刻和各向异性刻蚀被结构化。它们可以以如下方式布置，使得线的集电极侧以90°角度坐落在漂移区顶上，而线的栅极部分可以通过SOI或者SON与漂移区隔离。在水平实施例中，发射极接触可以实现为较大焊盘，该较大焊盘可以连接至线并且可以提供良好的大面积接触。此外，例如发射极接触可以如前所述被掺杂或者利用肖特基接触。
例如通态线(在n沟道IGBT中是n线，反之亦然)可以具有体掺杂以使阈值电压偏移至期望值。这在自下而上线或者水平自上而下线中可以是基本上可能的。在垂直自上而下线中，可以进行具有对接触区域的某种屏蔽的带角度的注入或者等离子体掺杂。
n型和p型纳米线可以包括分别具有电子和空穴的最佳迁移率的不同材料或者可以由这样的不同材料制成。例如p线可以包括SiGe或Ge或具有高空穴迁移率的其他材料或者可以由这样的材料制成，并且n线可以包括InAs或类似的HEMT材料(高电子迁移率晶体管)或者可以由这样的材料制成。
例如，第一纳米线结构和/或第二纳米线结构可以包括不同于半导体衬底的半导体材料(例如，硅)的半导体材料(例如，用于p型纳米线结构的硅锗SiGe、锗Ge和/或铟砷InAs)，或由这样的半导体材料构成。
例如栅极绝缘体可以是热生长氧化物或共形沉积的高k或低k材料。该沉积可以例如通过LPCVD(低压化学气相沉积)或ALD(原子层沉积)来完成。
例如栅极可以是多晶硅或者是具有合适的功函数的金属。在两种配置中，例如栅极应当通过LPCVD或者金属ALD(例如，原子气相沉积，AVD)进行共形沉积。如果必要的话，例如可以在沉积之后通过光刻和刻蚀将栅极结构化。例如，如果两个线应当供给有不同的栅极电压，则可以例如通过结构化的栅极来实现可供给这些电压的布线方案。
图8示出根据实施例的半导体器件800的示意性截面。半导体器件800包括半导体衬底810、场效应结构的被连接至半导体衬底810的第一纳米线结构820和场效应结构的沿着第一纳米线结构820的至少一部分延伸的第一栅极结构830。进一步地，半导体器件800包括场效应结构的被连接至半导体衬底810的第二纳米线结构840和场效应结构的沿着第二纳米线结构840的至少一部分延伸的第二栅极结构850。半导体衬底810的被连接至第一纳米线结构820的至少一部分包括第一导电类型并且第一纳米线结构820的至少一部分包括第一导电类型。进一步地，半导体衬底810的被连接至第二纳米线结构840的至少一部分包括第一导电类型并且第二纳米线结构840的至少一部分包括第二导电类型。
由于具有对应的栅极结构的纳米线结构的实施，半导体器件可以借助通过纳米线的基本上单极的电流来控制。由于通过纳米线结构的大体基本上的电流流动，可以显著降低半导体器件的通态电阻。进一步地，可以显著降低不期望的闩锁的发生。以该方式，可以降低功率损耗和/或可以增加半导体器件的耐久性或寿命周期。
场效应结构可以是能够通过施加至控制电极或栅极电极的电势来控制通过结构的电流的结构(例如，场效应晶体管、绝缘栅双极晶体管或可变电阻器)。
关于上面和下面描述的实施例提到更多细节和方面(例如，关于第一纳米线结构、第一栅极结构、第二纳米线结构、第二栅极结构、半导体衬底、导电类型)。图8中示出的实施例可以包括对应于关于所提出的构思提到的一个或多个方面或者以上或以下描述的一个或多个实施例(例如，图1或图2)的一个或多个可选附加特征。
例如，第一纳米线结构820和第二纳米线结构840可以通过金属结构被短路。换言之，第一纳米线结构820和第二纳米线结构840的与连接至半导体衬底810的端部相对的端部可以被连接至相同金属结构(例如，发射极金属)。
一些实施例涉及功率半导体器件。换言之，根据描述的构思或上述一个或多个实施例的半导体器件可以包括超过25V(例如，在100V与10000V之间或者超过500V、超过1000V或超过4000V)的阻断电压。
图9示出用于形成根据实施例的绝缘栅双极晶体管器件的方法900的流程图。方法包括形成910绝缘栅双极晶体管结构的被连接至半导体衬底的漂移区域的第一纳米线结构和形成920绝缘栅双极晶体管结构的围绕第一纳米线结构的至少一部分的第一栅极结构。
由于具有对应的栅极结构的纳米线结构的实施，绝缘栅双极晶体管结构可以通过控制通过纳米线的基本上单极的电流的栅极结构来控制。例如，对于n沟道绝缘栅双极晶体管结构，在绝缘栅双极晶体管结构的通态时，基本上只有电子能够通过纳米线结构。由于通过纳米线结构的基本上单极电流流动，可以显著降低绝缘栅双极晶体管结构的通态电阻。进一步地，可以显著降低不期望的闩锁的发生。以该方式，可以降低功率损耗和/或可以增加绝缘栅双极晶体管器件的耐久性或寿命周期。
关于上面和下面描述的实施例提到更多细节和方面(例如，关于第一纳米线结构、第一栅极结构、半导体衬底、漂移区域)。图9中示出的实施例可以包括对应于关于所提出的概念提到的一个或多个方面或者以上或以下描述的一个或多个实施例(例如，图1至图8)的一个或多个可选附加特征。
例如，方法可以进一步包括形成绝缘栅双极晶体管结构的被连接至漂移区域的第二纳米线结构和形成绝缘栅双极晶体管结构的围绕第二纳米线结构的至少一部分的第二栅极结构。
可选地，方法可以进一步包括将第一导电类型的掺杂剂注入到用于形成第一纳米线结构的半导体材料的至少一部分中，和将第二导电类型的掺杂剂注入到用于形成第二纳米线结构的半导体材料的至少一部分中。
当在计算机或处理器上执行计算机程序时，实施例可以进一步提供具有用于执行以上方法之一的程序代码的计算机程序。本领域技术人员将容易认识到的是，可以通过经过编程的计算机来执行各种上述方法的步骤。在本文中，一些实施例还旨在涵盖机器或计算机可读的并且将指令的机器可执行或计算机可执行的程序进行编码的程序存储装置，例如数字数据存储介质，其中指令执行上述方法的动作中的一些或全部。程序存储器件可以是例如是数字存储器、诸如磁盘和磁带之类的磁存储介质、硬盘驱动器或选择性地可读数字数据存储介质。实施例还旨在涵盖被编程为执行上述方法的动作的计算机或者被编程为执行上述方法的动作的(现场)可编程逻辑阵列((F)PLA)或(现场)可编程门阵列((F)PGA)。
描述和附图仅仅图示出了本公开的原理。因此应该领会到的是，本领域技术人员将能够设想出尽管在本文中没有明确地描述或示出但也体现了公开的原理并被包括在其精神和范围内的各种布置。此外，本文详述的所有示例都在原理上明示地旨在只用于教导的目的以帮助读者理解公开的原理和由发明人贡献的构思以促进现有技术，并且应该被解释为不限于这样具体详述的示例和条件。此外，在本文中详述公开的原理、方面和实施例的所有陈述及其特定示例旨在涵盖其等价方案。
表示为“用于...的装置”的功能块(执行某功能)应该被理解为分别包括被配置成执行某功能的电路的功能性块。因此，“用于某物的装置”也可以被理解为“被配置成或适用于某物的装置”。被配置成执行某功能的装置因此不意味着这样的部件一定进行该功能(在给定时刻)。
包括标注为“装置”、“用于提供传感器信号的装置”、“用于生成传输信号的装置”等等的任何功能块在内的在图中示出的各种元件的功能可以通过诸如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等专用硬件以及能够与适当软件联合执行软件的硬件的使用来提供。此外，本文中描述为“装置”的任何实体可以对应于或被实现为“一个或多个模块”、“一个或多个装置”、“一个或多个单元”，等等。当由处理器提供时，功能可以由单一专用处理器、由单一共享处理器或由多个单独的处理器来提供，它们中的一些可以被共享。此外，术语“处理器”或“控制器”的明确使用不应该被解释为排他性地指代能够执行软件的硬件，并且可以暗含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储装置。也可以包括常规的和/或定制的其他硬件。
本领域技术人员应该领会的是，本文中的任何框图代表体现了本公开的原理的说明性电路的概念性视图。相似地，应该领会的是，任何流程示图、流程图、状态转换图、伪代码等代表可以基本上在计算机可读介质中代表并因此可以由计算机或处理器如此执行的各种处理，而不管这样的计算机或处理器是否明确示出。
此外，下面的权利要求由此被并入到详细描述中，其中每个权利要求可以独立地作为单独的实施例。虽然每个权利要求可以独立地作为单独的实施例，但需要注意的是，尽管从属权利要求可以在权利要求书中指代与一个或多个其他权利要求的特定组合，但其他实施例也可以包括从属权利要求与每个其他从属或独立权利要求的主题的组合。本文中提出这样的组合，除非陈述并不旨在特定组合。此外，旨在还将一权利要求的特征包括到任何其他独立权利要求，即使该权利要求没有直接从属于该独立权利要求。
进一步应当注意的是，说明书或权利要求书中公开的方法可以通过具有用于执行这些方法的相应的动作中的每个动作的装置的设备来实现。
进一步地，应当理解的是，说明书或权利要求书中公开的多个动作或功能可以不解释为在特定顺序内。因此，多个动作或功能的公开不将这些限制为特别的顺序，除非这样的动作或功能出于技术原因而不能互换。此外，在一些实施例中，单个动作可以包括或可以被分为多个子动作。这样的子动作可以被包括并且作为在该单个动作的公开内一部分，除非明确被排除。

Claims (37)

1.一种绝缘栅双极晶体管器件，包括：
半导体衬底，包括绝缘栅双极晶体管结构的漂移区域；
第一鳍结构，从所述半导体衬底的所述漂移区域开始并且垂直于所述半导体衬底的主表面延伸；以及
所述绝缘栅双极晶体管结构的第一栅极结构，沿着所述第一鳍结构的至少一部分延伸，其中在所述绝缘栅双极晶体管结构的通态时，由第一电荷载流子类型的电荷载流子引起的通过所述第一鳍结构的电流的电流强度比由第二电荷载流子类型的电荷载流子引起的通过所述第一鳍结构的电流大至少10倍。
2.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一栅极结构被连接至栅极电压源，所述栅极电压源被配置成将栅极电压提供至所述第一栅极结构。
3.根据权利要求2所述的绝缘栅双极晶体管器件，其中所述栅极电压源被配置成：将第一电压提供至所述第一栅极结构以将所述绝缘栅双极晶体管结构驱动至通态，并且将第二电压提供至所述第一栅极结构以将所述绝缘栅双极晶体管结构驱动至断态。
4.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述绝缘栅双极晶体管结构的至少所述漂移区域包括具有第一平均掺杂浓度的第一导电类型，并且所述第一鳍结构的至少一部分包括具有第二平均掺杂浓度的所述第一导电类型，其中所述第二平均掺杂浓度大于所述第一平均掺杂浓度的两倍。
5.根据权利要求4所述的绝缘栅双极晶体管器件，其中所述第一鳍结构的至少一部分包括布置在所述漂移区域与所述第一鳍结构的包括所述第一导电类型的部分之间的、具有第三平均掺杂浓度的第二导电类型，其中所述第二平均掺杂浓度大于所述第三平均掺杂浓度的两倍。
6.根据权利要求1所述的绝缘栅双极晶体管器件，进一步包括：
第二鳍结构，从所述半导体衬底的所述漂移区域开始并且垂直于所述半导体衬底的所述主表面延伸；以及
所述绝缘栅双极晶体管结构的第二栅极结构，沿着所述第二鳍结构的至少一部分延伸。
7.根据权利要求6所述的绝缘栅双极晶体管器件，其中至少所述漂移区域包括第一导电类型，并且所述第二鳍结构的至少一部分包括第二导电类型。
8.根据权利要求6所述的绝缘栅双极晶体管器件，其中所述第一栅极结构和所述第二栅极结构被连接到至少一个栅极电压源模块，所述至少一个栅极电压源模块被配置成将第一栅极电压提供至所述第一栅极结构并且将第二栅极电压提供至所述第二栅极结构。
9.根据权利要求6所述的绝缘栅双极晶体管器件，其中所述第一栅极结构和所述第二栅极结构被短路。
10.根据权利要求6所述的绝缘栅双极晶体管器件，其中所述第一鳍结构与所述第二鳍结构之间的距离在30nm与50μm之间。
11.根据权利要求6所述的绝缘栅双极晶体管器件，其中所述第一鳍结构和第二鳍结构通过发射极金属结构被短路。
12.根据权利要求6所述的绝缘栅双极晶体管器件，其中所述第一鳍结构包括与所述半导体衬底的半导体材料不同的半导体材料。
13.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一鳍结构具有小于200nm的在所述第一栅极结构的区域内的最小尺寸。
14.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一鳍结构包括在30nm与5μm之间的在所述第一栅极结构的区域内的长度。
15.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一栅极结构通过包括0.5nm与20nm之间的有效电厚度的栅极绝缘层与所述第一鳍结构绝缘。
16.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一鳍结构具有基本上矩形的截面，所述截面在第一方向上具有第一延伸并且在与所述第一方向正交的第二方向上具有所述第一鳍结构的第二延伸，所述第一延伸比所述第二延伸大10倍以上。
17.根据权利要求1所述的绝缘栅双极晶体管器件，其中所述第一鳍结构的底部部分具有与所述半导体衬底的第二区域相同的导电类型，以不在所述第一鳍结构的所述底部部分与所述半导体衬底之间形成pn结，所述第二区域紧接在所述第一鳍结构的所述底部部分的下方。
18.一种半导体器件，包括：
半导体衬底，包括绝缘栅双极晶体管结构的漂移区域，所述漂移区域具有第一导电类型并且被耦合到集电极；
至少一个基本单元，包括：
第一鳍结构，在所述绝缘栅双极晶体管结构的所述漂移区域和发射极金属结构之间延伸并且包括连接至所述发射极金属结构的所述第一导电类型的区域；
所述绝缘栅双极晶体管的第一栅极结构，沿着所述第一鳍结构的至少一部分延伸并且被配置为从栅极电压源模块接收第一电压并且控制所述绝缘栅双极晶体管结构的通态和断态；
第二鳍结构，在所述漂移区域与所述发射极金属结构之间延伸并且包括连接至所述绝缘栅双极晶体管结构的所述发射极金属结构的第二导电类型的部分；以及
所述绝缘栅双极晶体管的第二栅极结构，沿着所述第二鳍结构的至少一部分延伸并且被配置为从栅极电压源模块接收第二电压并且控制所述第二鳍结构中的第二载流子类型的电流流动，
其中所述第二栅极结构和所述第二鳍结构被配置为：在所述绝缘栅双极晶体管结构的通态中，几乎完全抑制所述第二电荷载流子类型的载流子的传导，并且在所述绝缘栅双极晶体管结构的断态期间，允许所述第二电荷载流子类型的载流子的传导，
其中在所述绝缘栅双极晶体管结构的通态中，由第一电荷载流子类型的电荷载流子引起的通过所述第一鳍结构的电流的电流强度比由第二电荷载流子类型的电荷载流子引起的通过所述第一鳍结构的电流大至少10倍。
19.根据权利要求18所述的半导体器件，其中所述绝缘栅双极晶体管结构包括具有多个第一鳍结构的多个基本单元，其中所述第一鳍结构被配置为在所述绝缘栅双极晶体管结构的所述通态中承载总电流的90％以上。
20.根据权利要求18所述的半导体器件，其中所述第二鳍结构形成朝向所述漂移区域的pn结。
21.根据权利要求18所述的半导体器件，其中所述第一栅极结构被配置为在所述绝缘栅双极晶体管结构的所述断态中截断通过所述绝缘栅双极晶体管结构的所述第一电荷载流子类型的电流流动。
22.根据权利要求18所述的半导体器件，其中所述第一栅极结构和所述第二栅极结构被连接到栅极电压源模块，所述栅极电压源模块被配置为向所述第一栅极结构和所述第二栅极结构提供相同的栅极电压。
23.根据权利要求18所述的半导体器件，其中所述第一栅极结构和所述第二栅极结构被短路。
24.根据权利要求18所述的半导体器件，其中施加到所述第一栅极结构的第一栅极电压是能够独立于施加到所述第二栅极结构的第二栅极电压选择的。
25.根据权利要求18所述的半导体器件，进一步包括用于所述第一栅极结构和所述第二栅极结构的分开的栅极驱动器。
26.根据权利要求25所述的半导体器件，其中所述分开的栅极驱动器被配置为在所述绝缘栅双极晶体管结构中的电子路径被关闭之前打开所述绝缘栅双极晶体管结构中的空穴路径。
27.根据权利要求26所述的半导体器件，其中所述分开的栅极驱动器被配置为在所述电子路径被关闭之前打开所述空穴路径超过10ns。
28.根据权利要求18所述的半导体器件，其中至少所述绝缘栅双极晶体管结构的所述漂移区域包括具有第一平均掺杂浓度的第一导电类型，并且所述第一鳍结构的至少一部分包括具有第二平均掺杂浓度的所述第一导电类型，并且其中所述第二平均掺杂浓度大于所述第一平均掺杂浓度的两倍。
29.根据权利要求28所述的半导体器件，其中所述第一鳍结构的至少一部分包括被布置在所述漂移区域与所述第一鳍结构的包括所述第一导电类型的部分之间的、具有第三平均掺杂浓度的第二导电类型，并且其中所述第二平均掺杂浓度大于所述第三平均掺杂浓度的两倍。
30.根据权利要求18所述的半导体器件，其中至少所述漂移区域包括第一导电类型，并且所述第二鳍结构的至少一部分包括第二导电类型。
31.根据权利要求18所述的半导体器件，其中在所述第一鳍结构和所述第二鳍结构之间的距离在30nm和50μm之间。
32.根据权利要求18所述的半导体器件，其中所述第一鳍结构和所述第二鳍结构通过发射极金属结构被短路。
33.根据权利要求18所述的半导体器件，其中所述第一鳍结构包括与所述半导体衬底的半导体材料不同的半导体材料。
34.一种晶体管器件，包括：
与体漂移区域集成的第一硅纳米线阵列MOSFET和第二硅纳米线阵列MOSFET，
其中所述第一硅纳米线阵列MOSFET通过基本上仅容纳电子电流而被配置作为n型MOSFET，
其中所述第二硅纳米线阵列MOSFET通过基本上仅容纳空穴电流而被配置作为p型MOSFET，
其中在所述晶体管器件的通态中，由电子引起的通过所述第一硅纳米线阵列MOSFET的电流的电流强度比由空穴引起的所述第一硅纳米线阵列MOSFET的电流大至少10倍。
35.根据权利要求34所述的晶体管器件，其中在所述晶体管器件的关断期间，在相同的时间点，所述第一硅纳米线阵列MOSFET中的n沟道处于断态，并且所述第二硅纳米线阵列MOSFET中的p沟道处于通态。
36.根据权利要求35所述的晶体管器件，进一步包括用于所述第一硅纳米线阵列MOSFET和所述第二硅纳米线MOSFET的分开的栅极驱动器。
37.根据权利要求36所述的晶体管器件，其中所述分开的栅极驱动器被配置为在所述晶体管器件中的电子路径被关闭之前打开所述晶体管器件中的空穴路径超过10ns。
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